JP2007531920A - 隠されたテストピンを備えた周辺カード - Google Patents

Abstract

周辺カード（２００）には、回路基板、回路基板上の様々な回路素子、ユーザ端子のセット、テスト端子のセット、ならびに回路基板および回路素子の一部を被覆する封止体が含まれる。封止体は、ユーザ端子（２３０）およびテスト端子（２３２）を被覆しない。周辺カードがテストされた後、テスト端子（２３２）は、テスト端子へのアクセスを防ぐために、コンフォーマル接触コーティングで被覆される。
【選択図】 図１２

Description

（関連出願の相互参照）
本出願は、ヘム・Ｐ・タキア（Ｈｅｍ Ｐ．Ｔａｋｉａｒ）（代理人整理番号ＳＤＫ１Ｐ０１４／３７０）によって、２００３年６月２３日に出願された米国特許出願第１０／６０２，３７３号明細書「着脱自在な周辺カードを効率的に製造する方法（Ｍｅｔｈｏｄ Ｆｏｒ Ｅｆｆｉｃｉｅｎｔｌｙ Ｐｒｏｄｕｃｉｎｇ Ｒｅｍｏｖａｂｌｅ Ｐｅｒｉｐｈｅｒａｌ Ｃａｒｄｓ）」に関連し、この出願の全体を参照することにより本明細書に援用される。

（発明の背景）
（発明の属する技術分野）
本発明は、周辺カード用の技術に関する。

（関連技術）
メモリカードは、データ記憶を提供する比較的小さくて着脱自在なカードである。全ての場合に必要になるわけではないが、ほとんどの場合、メモリカードは、集積回路をベースにしている。これらのメモリカードは、計算装置、カメラ、移動電話、ＰＤＡおよび他の装置を始めとする電子装置のポートもしくはコネクタとプラグ接続されるか、またはこれらによって収容される。メモリカードの一例は、不揮発性メモリを用いる。電気的消去書き込み可能ＲＯＭ（ＥＥＰＲＯＭ）およびフラッシュメモリは、最も普及している不揮発性半導体メモリの一つである。メモリカードのいくつかの例として、コンパクトフラッシュ（登録商標）（ＣｏｍｐａｃｔＦｌａｓｈ^ＴＭ）、ＭＭＣ^ＴＭ、スマートメディア、セキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ^ＴＭ）およびメモリスティックがある。

フラッシュメモリカードは、フラッシュメモリセルの１つ以上のアレイを有するメモリカードである。また、フラッシュメモリカードには、ビットラインデコーダ、ワードラインデコーダ、状態機械、コントローラおよび他の回路を含むものがある。多くの場合に、コントローラは第１の半導体ダイに実装され、一方で、フラッシュメモリセルのアレイ、ビットラインデコーダ、ワードラインデコーダおよび状態機械は、第２の半導体ダイに実装される。時が経つにつれて、フラッシュメモリアレイは、個々のメモリセルのサイズを縮小することによって、およびより多くの数のメモリセルをアレイに実装することによって、密度を増加させてきた。

製品の信頼性と顧客の満足感を維持するために、メモリカードの製造業者は、製造欠陥があるかどうかを判断するために製造プロセス中にメモリカードをテストする。多くの場合に、メモリカードのユーザＩ／Ｏピンは、コントローラに接続されている。しかしながら、製造中に行なわれるテストでは、メモリアレイにおける各セルをテストするために、典型的には、メモリアレイに直接（コントローラを迂回して）アクセスしようとする。さらに、より多くのピンがあれば、メモリカードの関連構成要素のより効率的でより完全なテストが可能になるであろう。したがって、多くのメモリカードには、ユーザＩ／Ｏピンに加えて、テストピンが含まれる。テストピンに関連する静電放電からメモリカードを保護し、かつテストピンを介した不当なアクセスからカードのデータを保護するためには、テストピンは、製造プロセスの後、メモリカードのユーザに曝すべきでない。

メモリカードの一例が、参照によりその全体において本明細書に組み込まれている米国特許第６，４１０，３５５号明細書（「３５５特許」）に説明されている。「３５５特許」では、フラッシュメモリを用いるメモリカードが、メモリカードの一端にテストピンのセットを備えて製造される。メモリカードがテストされた後、テストピンはメモリカードから切除され、その後メモリカードはパッケージ化される。「３５５特許」のデバイスはうまく作動するけれども、改良の必要がある。第１に、切除されるテストピンは、回路基板上の面積を利用する。回路基板上の密度は増加する傾向にあるので、顧客に出荷しない部品のためには回路基板の一部を利用しないことが有利であろう。第２に、メモリカードが現場で故障した場合に、なぜメモリカードが故障したかを判断するためにデバイスをテストするためのテストピンが存在しない。デバイス故障に続くこのようなテストによって、メモリカードの製造業者は、デバイスの信頼性および製造プロセスを改善することが可能になる。

フラッシュメモリを用いるメモリカードの別の例が、最近発売されたミニＳＤカードである。ミニＳＤカードの商業的な１タイプでは、メモリアレイは回路基板の上部に実装され、コントローラはメモリアレイ上に実装される。ユーザＩ／Ｏピンおよびテストピンは、回路基板の底部に形成される。メモリカードがテストされた後、（コントローラ、メモリアレイおよび他の構成要素を備えた）回路基板は、上蓋を底蓋に装着することによって封止される。底蓋および上蓋の両方は硬化プラスチックで作製されており、回路基板を封止する前に、鋳型から製造される。上蓋および底蓋を作製した後、上蓋を底蓋に超音波溶着して、（コントローラ、メモリアレイおよび他の構成要素を備えた）回路基板を封止する。底蓋は、ユーザＩ／Ｏピン用の開口部を有する。底蓋はテストピン用の開口部を備えていないので、テストピンはユーザに曝されない。底蓋と回路基板の底部との間には、小さな空隙がある。この設計はうまく作動するけれども、上蓋および底蓋は、製造に比較的費用がかかる。さらに、蓋は比較的かさばっており、それは、どれほど小さなメモリカードを製造できるかを制約する。業界の動向は、メモリカードのサイズをさらに縮小することである。

したがって、上述の制約がない、メモリカード用のテストピンを提供する必要がある。同様の問題は、無線通信装置、ＧＰＳ装置、セルラー装置、ネットワークインターフェース、モデム、ディスク記憶システムおよび他の装置を実装する周辺カードなど、他のタイプの周辺カードに関しても存在する。

（発明の概要）
本発明は、概略すると、隠されたテストピンを備えた周辺カード用の技術に関する。本発明の一実施形態には、回路基板と、回路基板上の回路素子と、少なくとも回路素子のサブセットと通信する、回路基板上のユーザ端子のセットと、１つ以上の回路素子と通信する、回路基板上のテスト端子のセットと、ユーザ端子のセットおよびテスト端子のセットを被覆することなく、回路基板の一部を被覆する封止体と、テスト端子を被覆しかつテスト端子へのアクセスを防ぐ、回路基板の第１の表面上のコンフォーマル接触コーティングが含まれる。

このような周辺カードを製造する一実施形態には、回路基板に回路素子を追加する工程が含まれるが、この場合に、（ある時点における）回路基板には、テスト端子のセットが含まれる。テスト端子を用いて、１つ以上の回路素子がテストされる。その後、テスト端子は、テスト端子へのアクセスを防ぐために、コンフォーマル接触コーティングで被覆される。一実施例では、テスト端子は、回路基板の第１の表面に液体を直接塗布することによって、コンフォーマル接触コーティングで被覆される。別の実施例では、テスト端子は、前記回路基板の第１の表面にフィルムを直接施すことによって、コンフォーマル接触コーティングで被覆される。

本発明のいくつかの実施形態には、一度に周辺カードをバッチで製造し、その後、そのバッチを個々のメモリカードにシンギュレーションすることが含まれる。本発明によって、シンギュレーションの前または後に、テストピンを被覆することが可能になる。たとえば、一実施例には、ストリップの複数の回路基板に回路素子を追加するステップ（複数の回路基板のそれぞれには、テスト端子のセットが含まれる）と、連結された回路基板を分離するステップと、テスト端子を用いて、回路基板の回路素子をテストするステップと、各回路基板の第１の表面にコンフォーマル接触コーティングを施すステップと、が含まれる。個々の回路基板がテストされた後にその回路基板のテスト端子を被覆するように、コンフォーマル接触コーティングは、テスト端子を被覆して、テスト端子へのアクセスを防ぐ。

本発明は、フラッシュメモリカードを始めとするメモリカードの製造に適用することができる。本明細書に開示する技術はまた、他の周辺カードに適用することができる。たとえば、本発明は、無線通信装置、ＧＰＳ装置、セルラー装置、ネットワークインターフェース、モデム、ディスク記憶システムおよび他の装置を始めとする着脱自在な周辺カードと共に用いることができる。本発明は、いずれか１タイプの周辺カードに限定されるのではなく、多くの異なるタイプの周辺カードと共に用いられるように意図されている。

本発明のこれらや他の目的および利点は、本発明の好ましい実施形態を図面に関連して説明している以下の記載から、より明白になるであろう。

図１〜１０は、メモリカードの様々な実施形態を示す。たとえば、図１は、本発明の第１の実施形態によるメモリカードの底部の斜視図である。図２は、本発明の第１の実施形態によるメモリカードの上部の斜視図である。図３は、本発明の第１の実施形態によるメモリカードの側面図である。図１〜３のメモリカードには、上面１０、底面、前面１２、背面１４および２つの側面が含まれる。側面の１つには、角度部分１６がある。上面１０には、背面１４に隣接する隆起部１８がある。隆起部１８によって、メモリカードは、人間の手（または機械装置）でより簡単につかむことが可能になり、またコンデンサおよび／または抵抗器などの受動素子を格納する追加的な場所が提供される。図１の隆起部１８の外形が湾曲していることに留意されたい。底面には、第１の部分２２および第２の部分２４が含まれる。第２の部分２４は、第１の部分２２から隆起している。後述のように、第１の部分２２は、ユーザＩ／Ｏピン２６のセットを含んでおり、回路基板の底面に対応する。

一実施例において、メモリカードは、幅が１２ｍｍであり、長さが１５ｍｍである。角度部分は４５度の角度である。メモリカードの厚さは、第２の部分２４で０．９ｍｍ、隆起部１８で１．０ｍｍ、第１の部分２２で０．８ｍｍである。別の実施形態において、メモリカードの厚さは、第２の部分２４で０．８ｍｍ、隆起部１８で１．０ｍｍ、第１の部分２２で０．７ｍｍである。他の実施形態では、別の寸法もまた用いることができる。

一実施形態では、ラベルが上面に配置される。このラベルは、ステッカやパッド印刷されたインクとすることができる。

図４は、本発明の第２の実施形態によるメモリカードの上部の斜視図である。第２の実施形態には、外形が直線の隆起部１８ａが含まれる。図５は、隆起部１８を含んでいない、本発明の第３の実施形態によるメモリカードの上部の斜視図である。

図６は、本発明の第４の実施形態によるメモリカードの上部の斜視図である。図７は、本発明の第４の実施形態によるメモリカードの底部の斜視図である。第４の実施形態にはノッチ３０が含まれる。カードがホスト装置に接続される場合に、ノッチを用いてカードを所定の位置に固定する。

図８は、本発明の第５の実施形態によるメモリカードの上部の斜視図である。図９は、本発明の第５の実施形態によるメモリカードの底部の斜視図である。図１０は、本発明の第５の実施形態によるメモリカードの側面図である。本発明の第５の実施形態は、上記の他の実施形態とは異なる向きで実現される。たとえば、第５の実施形態におけるメモリカードの上面には、後端部５２に隣接した隆起部５４が含まれるが、この隆起部５４は、メモリカードの幅方向ではなく、長さ方向に沿ってのびている。第５の実施形態のメモリカードには、またメモリカードの長さに沿ってのびる前面５０が含まれる。メモリカードの底面には、第１の部分５４および第２の部分５６が含まれる。後述のように、第１の部分５４は、ユーザＩ／Ｏピンのセット５８を含んでおり、回路基板の底面に対応する。第２の部分５６は、第１の部分５４から隆起されている。

図１１は、本発明の様々な実施形態に用いられる回路基板の上面図を提供する。図１１は回路基板２００を示す。回路基板２００上には、第１のダイ２０２および第２のダイ２０４が実装されている。一実施形態において、ダイ２０２には、関連する回路を備えたフラッシュメモリアレイが含まれ、ダイ２０４には、コントローラが含まれる。いくつかの実施形態において、メモリカードには、１を越えるメモリアレイを含んでもよい。メモリカード以外の周辺カードを含む実施形態において、ダイは、メモリアレイおよびコントローラ以外の、またはそれらに加える構成要素とすることができる。ダイ２０２には、ダイ２０２を他の構成要素に接続するために用いられる接点２１２（たとえばダイボンドパッド）が含まれることに留意されたい。同様に、ダイ２０４には、ダイ２０４を他の構成要素に接続する接点２１４（たとえばダイボンドパッド）が含まれる。回路基板２００にはまた受動部品２２０が含まれるが、これらの部品には、コンデンサおよび／または抵抗器を含むことができるであろう。回路基板２００には、回路基板上に実装されたデバイスを相互接続する多数の導電トレース（図示せず）が含まれる。回路基板上に接続領域（図示せず）を設けて、ダイからのリードを、従来のワイヤボンディングによって回路基板に接続できるようにする。他の実施形態では、ワイヤボンディングとは異なる他の手段を用いて、ダイを回路基板に接続することができる。

図１２は、回路基板２００の底部を示す。一実施形態において、回路基板２００の底部には、ユーザ１／Ｏピン２３０およびテストピン２３２が含まれる。図１２は、８つのユーザＩ／Ｏピン２３０および１６のテストピン２３２を示す。しかしながら、異なる数のピンもまた用いることができる。テストピン２３２には、データピンおよび／または電源ピンを含むことができる。テストピンを用いて、メモリカードの１つ以上の構成要素をテストする。たとえば、テストピンを用いて、メモリアレイにおけるセルのそれぞれをテストすることができる。ユーザＩ／Ｏピン２３０は、メモリカードと通信するために、メモリカードに接続されたホスト装置によって用いられる。たとえば、ユーザ１／Ｏピン２３０を用いて、ダイ２０４上のコントローラと通信することができる。パッケージを小型化するために、本発明の一実施形態には、回路基板の第１の表面（たとえば上面）に集積回路を実装し、回路基板の別の表面（たとえば底面）の導電層に端子（ユーザＩ／Ｏピンおよびテストピン）を形成することが含まれることに、留意されたい。

図１３は、回路基板２００の断面図を示す。図１３は５つの層２６０、２６２、２６４、２６６および２６８を示す。他の実施形態は、５層未満または５層を超える層を有する。中間層である層２６０は、絶縁コア層である。層２６２および２６４はルーティング層であり、これらの層には、導電金属トレースが含まれる。層２６６および２６８には、ソルダーマスクが含まれる。（層２６２と層２６４などの）層と層の間の接続部は、導電性のバイアによって作製することができる。一実施形態において、回路基板はプリント回路基板である。別の実施形態において、回路基板はリードフレームである。また、本発明の趣旨内で他のタイプの回路基板を用いることも可能である。

図１４〜１６は、本発明の一実施形態によるメモリカードを作り出す製造プロセスを図示する。図１４は、被包前の、製造プロセス中のメモリカードの側面図である。図１４は回路基板２００を示す。ダイ２０２が、回路基板２００上に実装されている。ダイ２０４が、ダイ２０２上に実装されている。図１４は、ダイ２０２およびダイ２０４が回路基板２００にワイヤボンディングされていることを示す。図１４はまた受動素子２２０を示すが、この受動素子は、コンデンサおよび／または抵抗器とすることができる。一実施形態において、ダイ２０２は、接着材を用いて、回路基板２００上に実装される。接着材は、エポキシ接着剤、軟質はんだ、またはダイを基板に実装するための他の接着材であってもよい。ダイ２０４は、ダイ２０２の上面およびダイ２０４の底面に塗布された接着材によって、ダイ２０２に実装される。互いの上に２つのダイを積み重ねることについてのより多くの情報は、米国特許第５，５０２，２８９号明細書に見い出すことができる。この特許は、参照によりその全体において本明細書に組み込まれる。一実施形態において、受動素子は、はんだを用いて表面実装される。

図１５は、被包後の図１４のメモリカードを示す。すなわち、射出成形プロセスまたはトランスファ成形法を利用し、成形材料２８０を用いて、メモリカードの構成要素を被包する。被包によって、回路基板２００の側面、前面、背面および上面が被覆されることに留意されたい。被包によって、回路基板２００の上面に実装された全ての構成要素も被覆される。ユーザＩ／Ｏピン２３０およびテストピン２３２を含む、回路基板２００の底面は、被包によっては被覆されない。

被包に続いて、テストピン２３２を被覆するために、コンフォーマル接触コーティング２９０が、回路基板２００の底面の一部に施される。コンフォーマル接触コーティングは、ユーザＩ／Ｏピン２３０を被覆しない。図１６は、コンフォーマル接触コーティング２９０が施された後のメモリカードを示す。たとえば、コンフォーマル接触コーティング２９０は、メモリカードの底面の部分２４（図１を参照）には施されるが、メモリカードの部分２２には施されない。コンフォーマル接触コーティングは、テストピンをブロックすることによって、静電放電からテストピンを保護し、かつテストピンを介した望ましくないアクセスからメモリのデータを保護する。コーティングは、それが施される表面の形状に合致し、かつその表面と直接に接触するので、コンフォーマル接触コーティングである。他のいくつかのメモリカードでは、回路基板の底部を覆う蓋を用いてもよい。この蓋は、回路基板の底面と接触しない。逆に、底蓋と回路基板との間には空隙が存在する。さらに、蓋は、予め作製されるので、回路基板の底部における底面の形状に合致しない。

一実施形態において、コンフォーマル接触コーティングを施すことには、回路基板の底面に液体を直接塗布することが含まれる。その後、コーティングは乾燥して固体になる。別の実施形態において、コーティングは、フィルムとして、回路基板の底面に直接施される。コーティングの例には、フォトレジスト、ソルダーマスク、エポキシ樹脂、熱可塑性材料およびポリイミドが含まれる。適切なコーティングの１つの具体例は、タイヨー・アメリカ・インコーポレイテッド（Ｔａｉｙｏ Ａｍｅｒｉｃａ，Ｉｎｃ．）、ｗｗｗ．ｔａｉｙｏ−ａｍｅｒｉｃａ．ｃｏｍのＰＳＲ−４００ソルダーマスクである。フィルムの例には、接着剤付きマイラーまたは接着剤付きポリイミドが含まれる。適切なポリイミドの一例は、デュポンのカプトン（Ｋａｐｔｏｎ）である。液体コーティングを施す方法の一例は、スクリーン印刷法を用いることである。

図１７は、本発明によるメモリカードの製造プロセスの一実施形態を示すフローチャートである。ステップ４００において、回路基板にバイアがあけられる。ステップ４０２において、上記の導電トレースおよび接続領域を追加するために、上部パターンが回路基板２００に施される。ステップ４０４において、ユーザＩ／Ｏピン２３０、テストピン２３２および導電トレースを追加するために、底部パターンが回路基板２００の底面に施される。ステップ４０６において、ソルダーマスクが、回路基板２００の上面に追加される。ステップ４０８において、ソルダーマスクが、回路基板２００の底面に追加される。ステップ４１０において、第１のダイ２０２が回路基板２００に実装される。ステップ４１２において、第２のダイ２０４が回路基板２００に実装される。ステップ４１４において、受動素子２２０が回路基板２００に実装される。ステップ４１６において、ダイ２０２および２０４を回路基板２００に接続するために、ワイヤボンドが追加される。一実施形態において、保護コーティングが、ワイヤボンドおよび／またはダイに施される。ステップ４１８において、回路基板２００および回路基板２００に実装された構成要素がトランスファ成形法を受け、上記のように回路基板およびその構成要素が被包される。しかしながら、ステップ４１８の被包プロセスは、回路基板２００の底面を被覆しない。

一実施形態において、メモリカードは一体構造として製造される。その場合には、ステップ４２０は省かれ、図１７のプロセスはステップ４２２に進む。しかしながら、他の実施形態において、メモリカードは一度にバッチで製造される。すなわち、メモリカードのストリップを一度に製造して、次にシンギュレーションプロセスを実行して、ストリップを個々のメモリカードに切断する。メモリカードが一度にバッチで製造される場合には、ステップ４２０には、ストリップを切断して様々なメモリカードに分離することが含まれる。ステップ４２０はシンギュレーションと呼ばれる。

ステップ４２２において、メモリカードはテストされる。テストピンは、ステップ４２４において、回路基板２００の底面の一部（たとえば図１の底部の部分２４）にコンフォーマル接触コーティングを施すことによって、上記のように被覆される。

ステップ４２２には、メモリカードをテストすることが含まれる。製造プロセス中に、製造業者は、メモリカードのバーンインテストを行なって、メモリアレイにおけるメモリセルのそれぞれが機能することを確認してもよい。次に、製造業者は、欠陥のあるメモリセルを避けるために、メモリカードをプログラムしてもよい。たとえば、メモリアレイには、欠陥のあるメモリセルのアドレスおよび代替メモリセルへのポインタを格納するメモリの一部を含んでもよい。いくつかの実施形態において、メモリカードの他の構成要素もまたテストしてもよい。シンギュレーションの後に、デバイスがテストされて、コンフォーマル接触コーティングを施されることを、図１７が示すことに留意されたい。別の実施形態において、ステップ４２０は、ステップ４２２の後に実行されるので、シンギュレーションの前に、様々なデバイスがテストされ、コンフォーマル接触コーティングが施される。

図１８は、シンギュレーション前のメモリカードのストリップの平面図である。図１８はストリップ５００を示す。ストリップ５００の上に、メモリカードの様々な具体例がある。各メモリカードは、破線で示されている。一実施形態において、ストリップ５００には、１００のメモリカード（幅方向に５、長さ方向に２０）が含まれる。他の数のメモリカードもまたストリップに製造できることに留意されたい。ストリップ５００は、ストリップ上のメモリカードのそれぞれに対して同時に、ステップ４００〜４１８を実行することによって製造される。すなわち、それらのステップは、全体としてストリップに対して実行される。ステップ４２０は、ストリップを個々のデバイスに切断することによって実行される。本発明の一態様によると、メモリカードは、形状が完全には矩形でない。したがって、個々のメモリカードへのストリップのシンギュレーションには、非線形（たとえば曲線の）ソーイングが含まれる。このようなソーイングは、ソーイング動作が非常に精細になるように、高い精度および細部を備えた非常に薄いソーで効率的に行なうことができる。ソーイング装置の例には、たとえば、ウォータージェット切断装置、レーザ切断装置、ウォーターガイド式レーザ、乾式メディア切断装置およびダイヤモンドコーティングワイヤが含まれる。ウォータージェット切断は、その小さな切断幅（たとえば５０ミクロン）、微細な形状を形作る能力および迅速な切断速度を考えれば、好ましい切断方法であろう。

使用後にメモリカードが故障した場合には、故障したメモリカードは、コンフォーマル接触コーティングを除去しかつメモリカードをテストするためのテストピンを用いることによって、デバッグすることができる。

図１９は、本発明の追加実施形態によるメモリカードの上部の斜視図である。図２０は、図１９の実施形態によるメモリカードの底部の斜視図である。図１９および２０に示すカード６００には、丸いノッチ６０２および６０４、隆起部６０６ならびに角度部分６０８が含まれる。底面６１２には、ピン６２０および部分６２２が含まれる。部分６２２は表面６１２から隆起され、本明細書で説明するように、テストピンを被覆する。

図２１は、本発明の追加実施形態によるメモリカードの上部の斜視図である。図２２は、図２１の実施形態によるメモリカードの底部の斜視図である。図２１および２２に示すカード７００には、ノッチ７０２、隆起部７０６および角度部分７０８が含まれる。底面７１２には、ピン７２０および部分７２２が含まれる。部分７２２は表面７１２から隆起され、本明細書で説明するように、テストピンを被覆する。

上記の説明は、特にメモリカードについて論じている。本発明の１セットの実施形態は特に、フラッシュメモリ技術を利用する１つ以上のメモリアレイを含むフラッシュメモリカードに関する。メモリカードに関する上記の実施形態は、例示を目的としたものであって、本発明を限定することは意図していない。本明細書に開示する技術はまた、計算装置に接続されかつ計算装置で制御または操作される他の周辺カードにも適用できる。着脱自在な周辺カードの一例は、ＰＣＭＣＩＡカードである。メモリシステムに加えて、周辺カードで実現可能な適用例には、無線通信装置、ＧＰＳ装置、セルラー装置、ネットワークインターフェース、モデム、ディスク記憶システム等が含まれる。本発明は、いずれか１タイプの周辺カードに限定されるのではなく、多くの異なるタイプの周辺カードと共に用いられるように意図されている。

本発明の前述の詳細な記載は、図示と説明を目的として提示している。それは、網羅的なものでも、開示と寸分たがわぬ形態に本発明を限定するようにも意図されてはいない。上記の教示に鑑みて、多くの修正および変更が可能である。記載の実施形態が選択されたのは、本発明の原理およびその実際的な適用例を最も良く説明し、それによって、当業者が、様々な実施形態において、および熟慮している特定の使用に適した様々な修正をもって、本発明を最も良く利用できるようにするためである。本発明の範囲は、添付の特許請求の範囲によって定義されるように意図されている。

本発明の第１の実施形態によるメモリカードの底部の斜視図である。 本発明の第１の実施形態によるメモリカードの上部の斜視図である。 本発明の第１の実施形態によるメモリカードの第１の側面図である。 本発明の第２の実施形態によるメモリカードの上部の斜視図である。 本発明の第３の実施形態によるメモリカードの上部の斜視図である。 本発明の第４の実施形態によるメモリカードの上部の斜視図である。 本発明の第４の実施形態によるメモリカードの底部の斜視図である。 本発明の第５の実施形態によるメモリカードの上部の斜視図である。 本発明の第５の実施形態によるメモリカードの底部の斜視図である。 本発明の第５の実施形態によるメモリカードの側面図である。 本発明の様々な実施形態のために用いられる回路基板の上面図である。 本発明の様々な実施形態のために用いられる回路基板の底面図である。 典型的な回路基板の断面図である。 製造プロセス中の回路基板および回路基板上の様々な構成要素の一実施形態の断面図である。 製造プロセス中の回路基板および回路基板上の被包された様々な構成要素の一実施形態の断面図である。 回路基板の表面にコンフォーマル接触コーティングが施された回路基板および回路基板上の様々な構成要素の一実施形態の断面図である。 本発明によるメモリカードを製造するためのプロセスの一実施形態を説明するフローチャートである。 シンギュレーション前のメモリカードのストリップの平面図である。 本発明の追加実施形態によるメモリカードの上部の斜視図である。 図１９の実施形態によるメモリカードの底部の斜視図である。 本発明の追加実施形態によるメモリカードの上部の斜視図である。 図２１の実施形態によるメモリカードの底部の斜視図である。

Claims (51)

1. メモリカードを製造する方法であって、
   テスト端子のセットを含む回路基板に回路素子を追加する工程と、
   前記テスト端子を用いて、前記回路素子のうちの１つ以上をテストする工程と、
   前記テスト端子へのアクセスを防ぐために、コンフォーマル接触コーティングで前記テスト端子を被覆する工程を備える、メモリカードの製造方法。
2. 前記被覆する工程が、前記回路基板の第１の表面に液体を直接塗布する工程を含む、請求項１に記載の方法。
3. 前記液体がソルダーマスクを含む、請求項２に記載の方法。
4. 前記液体がフォトレジストを含む、請求項２に記載の方法。
5. 前記液体が熱可塑性材料を含む、請求項２に記載の方法。
6. 前記液体がエポキシ樹脂を含む、請求項２に記載の方法。
7. 前記液体がポリイミドを含む、請求項２に記載の方法。
8. 前記液体がスクリーン印刷法を用いて塗布される、請求項２に記載の方法。
9. 前記被覆する工程が、前記回路基板の第１の表面にフィルムを直接施す工程を含む、請求項１に記載の方法。
10. 前記フィルムが１つの表面上に接着剤を含む、請求項９に記載の方法。
11. 前記フィルムがマイラーを含む、請求項９に記載の方法。
12. 前記フィルムがポリイミドを含む、請求項９に記載の方法。
13. 前記回路素子を追加する工程が、前記回路基板にフラッシュメモリアレイを追加する工程を含む、請求項１に記載の方法。
14. 前記回路素子を追加する工程が、前記回路基板上に第１のダイを実装する工程と、前記第１のダイ上に第２のダイを実装する工程を含む、請求項１に記載の方法。
15. 前記第１のダイがフラッシュメモリアレイを含み、前記第２のダイがコントローラを含む、請求項１４に記載の方法。
16. 前記第１のダイが前記回路基板にワイヤボンディングされ、前記第２のダイが前記回路基板にワイヤボンディングされる、請求項１４に記載の方法。
17. 前記回路基板が導電層を含み、
    前記導電層の第１の部分が前記テスト端子を形成する、請求項１に記載の方法。
18. 前記導電層の第２の部分がユーザ端子を形成し、
    前記ユーザ端子が前記メモリカードの外側表面上に配置され、
    前記ユーザ端子が少なくとも前記回路素子のサブセットと通信する、請求項１７に記載の方法。
19. 前記回路素子を追加する工程が、前記テスト端子を被覆することなく前記回路素子を被包するようにトランスファ成形法を実施する工程を含む、請求項１に記載の方法。
20. 前記被覆する工程が、前記回路基板が回路基板のストリップから取り出された後に実施される、請求項１に記載の方法。
21. 前記被覆する工程が、前記回路基板が回路基板のストリップから取り出される前に実施される、請求項１に記載の方法。
22. 前記メモリカードがフラッシュメモリカードである、請求項１に記載の方法。
23. 前記被覆する工程が、前記回路基板の第１の表面に液体を直接塗布する工程を含む、請求項２２に記載の方法。
24. 前記被覆する工程が、前記回路基板の第１の表面にフィルムを直接施す工程を含む、請求項２２に記載の方法。
25. 周辺カードを製造する方法であって、
    回路基板のストリップの複数の回路基板であって、それぞれがテスト端子のセットを含む複数の回路基板に、回路素子を追加する工程と、
    前記連結された回路基板を分離する工程と、
    前記テスト端子を用いて、前記回路基板の前記回路素子をテストする工程と、
    前記テスト端子を被覆して、前記テスト端子へのアクセスを防ぐように、前記回路基板のそれぞれの第１の表面にコンフォーマル接触コーティングを施す工程を備え、
    個々の回路基板において、その個々の回路基板がテストされた後に、その回路基板のテスト端子が被覆されることを特徴とする周辺カードの製造方法。
26. 前記分離する工程が、前記施す工程の後に実施される、請求項２５に記載の方法。
27. 前記分離する工程が、前記施す工程の前に実行される、請求項２５に記載の方法。
28. 前記施す工程が、前記回路基板の第１の表面に液体を直接塗布する工程を含む、請求項２５に記載の方法。
29. 前記施す工程が、前記回路基板の第１の表面にフィルムを直接施す工程を含む、請求項２５に記載の方法。
30. 前記回路素子を追加する工程が、第１の回路基板上に第１のダイを実装する工程と、前記第１のダイ上に第２のダイを実装する工程を含み、
    前記第１のダイがフラッシュメモリアレイを含み、
    前記第２のダイがコントローラを含み、
    前記第１のダイが前記第１の回路基板にワイヤボンディングされ、
    前記第２のダイが前記第１の回路基板にワイヤボンディングされる、請求項２５に記載の方法。
31. 前記周辺カードがメモリカードである、請求項２５に記載の方法。
32. テスト端子のセットを含む回路基板に回路素子を追加する工程と、
    前記テスト端子を用いて、前記回路素子のうちの１つ以上をテストする工程と、
    前記テスト端子を被覆し、前記テスト端子へのアクセスを防ぐように、前記回路基板の第１の表面にコンフォーマル接触コーティングを施す工程を備えるプロセスによって製造される周辺カード。
33. 前記施す工程が、前記回路基板の第１の表面に液体を直接塗布する工程を含む、請求項３２に記載の周辺カード。
34. 前記施す工程が、前記回路基板の第１の表面にフィルムを直接施す工程を含む、請求項３２に記載の周辺カード。
35. 前記回路基板が、前記回路基板上に実装された第１のダイと、前記第１のダイ上に実装された第２のダイを含み、
    前記第１のダイがフラッシュメモリアレイを含み、
    前記第２のダイがコントローラを含み、
    前記第１のダイが前記回路基板にワイヤボンディングされ、
    前記第２のダイが前記回路基板にワイヤボンディングされている、請求項３２に記載の周辺カード。
36. 前記回路基板が導電層を含み、
    前記導電層の第１の部分が、前記テスト端子を形成し、
    前記導電層の第２の部分が、ユーザ端子を形成し、
    前記ユーザ端子が、前記周辺カードの外側表面上に配置され、
    前記回路素子が、前記テスト端子を被覆することなくトランスファ成形法によって被包される、請求項３２に記載の周辺カード。
37. 前記周辺カードがメモリカードである、請求項３２に記載の周辺カード。
38. 周辺カードであって、
    回路基板と、
    前記回路基板上の回路素子と、
    前記回路基板上のユーザ端子であって、少なくとも前記回路素子のサブセットと通信するユーザ端子のセットと、
    前記回路基板上のテスト端子であって、前記回路素子のうちの１つ以上と通信するテスト端子のセットと、
    前記ユーザ端子のセットおよび前記テスト端子のセットを被覆することなく、前記回路基板の一部および前記回路素子を被覆する封止体と、
    前記テスト端子を被覆し、前記テスト端子へのアクセスを防ぐ、前記回路基板の第１の表面上のコンフォーマル接触コーティングを備える、周辺カード。
39. 前記コンフォーマル接触コーティングが、前記回路基板の前記第１の表面に液体として直接塗布される、請求項３８に記載の周辺カード。
40. 前記コンフォーマル接触コーティングが、前記回路基板の前記第１の表面に直接施されたフィルムを含む、請求項３８に記載の周辺カード。
41. 前記回路素子が、前記回路基板上に実装された第１のダイと、前記第１のダイ上に実装された第２のダイを含む、請求項３８に記載の周辺カード。
42. 前記第１のダイが前記回路基板にワイヤボンディングされ、
    前記第２のダイが前記回路基板にワイヤボンディングされている、請求項４１に記載の周辺カード。
43. 前記第１のダイがフラッシュメモリアレイを含み、前記第２のダイがコントローラを含む、請求項４２に記載の周辺カード。
44. 前記第１のダイがフラッシュメモリアレイを含み、前記第２のダイがコントローラを含む、請求項４１に記載の周辺カード。
45. 前記回路基板が導電層を含み、
    前記導電層の第１の部分が、前記テスト端子を形成し、
    前記導電層の第２の部分が、前記ユーザ端子を形成し、
    前記ユーザ端子が、前記周辺カードの外側表面上に配置された、請求項３８に記載の周辺カード。
46. 前記周辺カードがメモリカードである、請求項３８に記載の周辺カード。
47. 周辺カードに実施される方法であって、
    第１の周辺カードの１つ以上の回路素子を、前記第１の周辺カードの１つ以上のテスト端子を用いてテストする工程と、
    前記テスト端子へのアクセスを防ぐように、コンフォーマル接触コーティングで前記テスト端子を被覆する工程を備える方法。
48. 前記被覆する工程が、前記第１の周辺カードに液体を直接塗布する工程を含む、請求項４７に記載の方法。
49. 前記被覆する工程が、前記第１の周辺カードにフィルムを直接施す工程を含む、請求項４７に記載の方法。
50. 前記回路素子がフラッシュメモリアレイを含む、請求項４７に記載の方法。
51. 前記第１の周辺カードがメモリカードである、請求項４７に記載の方法。

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