JP2007505492A - 半導体デバイスにおける造形部分のパターン形成技術 - Google Patents

半導体デバイスにおける造形部分のパターン形成技術 Download PDF

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Abstract

【課題】 パターン形成される造形部分の微小寸法を縮小する技術を提供すること。
【解決手段】 半導体の処理のための技術が提供される。１つの態様において、半導体デバイスに１つまたはそれ以上の造形部分をパターン形成するための方法は、以下のステップを含む。反射防止材のエッチング中に、１つまたはそれ以上の造形部分の少なくとも１つの微小寸法が縮小される。リソグラフィ構造もまた提供される。
【選択図】 図２

Description

本発明は、半導体の処理に関し、より具体的には、半導体デバイスにパターン形成される造形部分の微小寸法を縮小することに関する。
技術は、リソグラフィによって可能な以上に微小な造形部分のパターン形成を必要とする場合が多い。例えば、コンタクト・ホールやバイアのような造形部分をパターン形成する際に、リソグラフィでレジストに画定されるよりさらに狭く基板に形成される微小寸法を持った造形部分を有するのが望ましいことがある。造形部分の微小寸法は、用いられる技術によって得られるその造形部分特有の寸法である。パターン形成される造形部分の微小寸法を縮小する従来技術は存在するが、これら技術には幾つかの欠点がある。
微小寸法を縮小する１つの一般的技術は、レジストのリフロー及びオーバーコート膜を用いるもの、例えば、化学的縮小による分解能向上リソグラフィ（ＲＥＬＡＣＳ）プロセスを含む。レジストのリフローを制御するのは極めて難しく、これは、ベークプレート中の非常にわずかな温度のばらつきが、各ウェハ中の微小寸法に大きなばらつきをもたらす可能性があるからである。標準感度は、摂氏１度につき１０ナノメートル（ｎｍ／℃）のオーダーである。オーバーコート膜は光現像され化学的に増幅されたレジストの上にスピン塗布することができる。光酸がレジストからオーバーコート膜内に拡散し、オーバーコート膜を交差結合させる。オーバーコート膜のうちレジストと物理的に接触していない部分、例えば造形部分底部は交差結合されていないため、現像によって除去することができる。この技術は、レジストの種類を極めて限定するために、実行が難しい。さらに、交差結合したオーバーコート膜は、基板のエッチング・ステップの際のエッチング耐性が低く、従って、得られた微小寸法の縮小分を無にしてしまうことになる。レジスト・造形部分を化学的に偏らせるためにレジストのシリル化を用いることもできるが、この場合もまた、クロス・ウェハや入れ子状に孤立した偏りの問題に悩まされる。さらに、前述した技術は、得られる造形部分が鋭角ではなく丸みを帯びた角を有することがある。
別の一般的技術は、重合化学エッチングを用いることによって基板にテーパを生じさせ、それによって造形部分底部における微小寸法を縮小するというものである。基板上部の造形部分の微小寸法は、上に重なる層、例えば、反射防止層をエッチングした後に得られる微小寸法とほぼ同じである。基板に形成される造形部分側壁はわずかにテーパしており、これは多くの用途にとって望ましいものである。例えば、誘電体層にコンタクト・ホールやバイアがパターン形成された後は、完全に垂直ではなくわずかにテーパした誘電体基板の側壁によって、銅シード層の堆積が容易になる。しかしながら、縮小できる微小寸法の最大値は、許容可能な側壁のテーパの度合いに依存する。例として、誘電体層が厚さ約５００ナノメートル（ｎｍ）で、側壁が水平線に対して約８８．５度をなす場合には、造形部分底部は、造形部分上部より約２０ｎｍ狭くなるであろう。もともと造形部分上部の微小寸法が広すぎる場合には、いかに良く見積もってもこの技術の効果は極めて限定される。
従って、広い範囲にわたる微小寸法規格を有する造形部分をパターン形成するために、効果的で、再現性があり、多目的の、パターン形成される造形部分の微小寸法を縮小する技術があれば望ましいであろう。さらに、用いられるレジストの種類に関係なく使用可能であり、ウェハ全体にわたって均一な造形部分を量産するために提供される、パターン形成される造形部分の微小寸法を縮小する技術が必要とされている。
本発明は半導体の処理のための技術を提供する。本発明の１つの態様において、半導体デバイスに１つまたはそれ以上の造形部分をパターン形成する方法は、以下のステップを含む。反射防止材のエッチング中に、１つまたはそれ以上の造形部分の少なくとも１つの微小寸法が縮小される。
本発明の別の態様において、リソグラフィ構造は、中にパターン形成された造形部分を有する反射防止材を含み、造形部分は少なくとも１つの縮小された微小寸法を有する。
以下の詳細な説明と図面を参照することで、本発明のさらなる特徴や利点はもちろん、本発明のさらに十分な理解が得られるであろう。
図１は、従来技術を用いてエッチングされ、微小寸法が縮小された造形部分を有する半導体デバイスを示す図である。図１に示すように、半導体デバイス１００は、反射防止材１０４の上に堆積された放射線感応性画像形成層１０２を含む。反射防止材１０４は基板１０６の上に堆積される。基板１０６は窒化物層１０８の上に堆積される。造形部分１１０は、放射線感応性画像形成層１０２、反射防止材１０４、及び、基板１０６にエッチングされる。
半導体デバイスにエッチングされる造形部分の微小寸法を縮小する従来の方法によると、造形部分１１０の微小寸法は、基板１０６においてのみ変更、すなわち縮小される。従って、造形部分１１０の微小寸法は、放射線感応性画像形成層１０２及び反射防止材１０４のエッチングの際には不変である。半導体デバイス１００のように、両方の層が主に有機種からなる場合には、放射線感応性画像形成層１０２又は反射防止材１０４において造形部分１１０の微小寸法を縮小することは、実質的に不可能である。
以下に説明するように、基板のエッチング時にのみ縮小できる造形部分の微小寸法の度合いは限られている。基板のような単一の層の造形部分の微小寸法を縮小しようとすると、造形部分の損傷という結果につながることがある。
図２は、半導体デバイスの造形部分の微小寸法を縮小するための例示的な技術を示す図である。半導体デバイスを処理するとき、造形部分の微小寸法は、用いられる技術によって得られる、造形部分の特有の寸法を含む。例えば、以下で詳細に説明されるように、造形部分がコンタクト・ホールからなる場合には、微小寸法は、形成されるコンタクト・ホールの直径寸法を表すことができる。
以下に詳細に説明されるように、造形部分の微小寸法を縮小するための技術はまた、造形部分の微小寸法を調整するために用いることができる。ここで用いられる「調整する」という用語は、微小寸法が変更される度合いを制御することに関するものである。
図２に示すように、半導体デバイス２００は、反射防止材２０４の上に堆積された放射線感応性画像形成層２０２を含む。反射防止材２０４は基板２０６の上に堆積される。基板２０６は、窒化物層２０８の上に堆積される。ステップ２１２、２１４、及び２１６にそれぞれ示すように、造形部分２１０は、放射線感応性画像形成層２０２、反射防止材２０４、及び基板２０６にエッチングされる。
図２のステップ２１２において、造形部分２１０は、放射線感応性画像形成層２０２にエッチングされる。以下に詳細に説明されるように、放射線感応性画像形成層２０２に造形部分２１０をエッチングする際に、造形部分２１０の微小寸法は変わる場合もあり、変わらない場合もある。例えば、図２のステップ２１２における造形部分２１０の微小寸法は不変である。
以下でさらに説明されるように、層間のエッチング選択性を望ましいレベルにするために、放射線感応性画像形成層２０２は、該放射線感応性画像形成層２０２の上に堆積される反射防止材２０４とは異なる組成を有するべきである。放射線感応性画像形成層２０２は、これらに限定されるものではないが、スピン塗布堆積法及び／またはプラズマ助長化学気相堆積法（ＰＥＣＶＤ）などの、どの従来の堆積技術を用いて堆積されてもよい。
造形部分２１０は、リソグラフィ技術によって半導体デバイスに設けられるどんな構造を有してもよい。例示的な構造は、これらに限定されるものではないが、コンタクト・ホール、バイア・パターン、線、スペース、楕円、及び、前述の造形部分の少なくとも１つを有する組合せを含む。図３及び図４の説明と関連して以下に詳細に説明されるように、例示的な造形部分２１０はコンタクト・ホールからなる。
ここで開示されるように、造形部分２１０の微小寸法が縮小される。例えば、造形部分２１０がコンタクト・ホールからなるときには、この技術を用いてコンタクト・ホールの直径を縮小することができる。造形部分２１０が線とスペースからなるときには、この技術を用いて線間の間隔を縮小することができる。
図２のステップ２１４において、造形部分２１０が、基板２０６の上に堆積された反射防止材２０４にエッチングされる。反射防止材２０４は、１つまたはそれ以上の無機部分を含む。例示的な実施形態において、反射防止材２０４はＭ：Ｃ：Ｈ：Ｘという構造式を持つ。記号「Ｍ」は、これらに限定されるものではないが、シリコン（Ｓｉ）、チタン（Ｔｉ）、ゲルマニウム（Ｇｅ）、鉄（Ｆｅ）、ホウ素（Ｂ）、スズ（Ｓｎ）、及び、前述の金属成分の少なくとも１つを有する組合せなどの、金属成分を表す。記号「Ｃ」は、炭素成分を表す。記号「Ｈ」は、水素成分を表す。記号「Ｘ」は、これらに限定されるものではないが、酸素（Ｏ）、水素、窒素（Ｎ）、及び、前述の無機成分の少なくとも１つを有する組合せなどの、無機成分を表す。例示的な実施形態において、反射防止材２０４は、Ｓｉ：Ｃ：Ｈ：Ｏという構造式を有する。
反射防止材２０４は、どの従来の堆積技術によって基板２０６の上に堆積されてもよい。例示的な実施形態において、反射防止材２０４は、スピン塗布処理を用いて基板２０６の上に堆積される。例えば、反射防止材２０４がシリコンを含むときには、反射防止材２０４はスピン塗布処理によって基板２０６の上に堆積されることができる。別の例示的な実施形態において、反射防止材２０４は、ＰＥＣＶＤを用いて基板２０６の上に堆積される。例えば、反射防止材２０４は、Ｓｉ、Ｃ、Ｏ、及びＨを含む調整可能な耐エッチング性反射防止（ＴＥＲＡ）膜からなることがある。反射防止材２０４がＴＥＲＡ膜からなるときには、反射防止材２０４はＰＥＣＶＤを用いて基板２０６の上に堆積することができる。ＰＥＣＶＤ膜は共形となる傾向がある。従って、反射防止材２０４は、共形に堆積された材料からなることがある。共形に堆積された材料は、それが加えられる表面の輪郭と一致する。反射防止材２０４が共形に堆積された材料からなるとき、典型的には反射防止材２０４はＰＥＣＶＤを用いて堆積される。
反射防止材２０４の厚さは、反射防止材の組成に依存する。例えば、反射防止材２０４がシリコンを含み、スピン塗布処理を用いて基板２０６の上に堆積されるときには、反射防止材２０４の厚さは約８０ナノメートル、またはそれ以上となるであろう。例示的な実施形態において、反射防止材２０４は、反射防止能力を最大にするために、スピン塗布処理を用いて約８０ナノメートル、約１３０ナノメートル、または、約１９０ナノメートルかそれ以上の厚さまで基板２０６の上に堆積される。
造形部分２１０の微小寸法は、反射防止材２０４のエッチング中に縮小される。反射防止材２０４のエッチング中に造形部分２１０の微小寸法を少なくともある程度縮小することは有益であり、これは、図１の説明と関連して前述したように、可能なら次のエッチング・ステップ、すなわち基板２０６のエッチング時にのみ造形部分２１０の微小寸法を完全に縮小しようとすると、造形部分の損傷という結果をもたらすことがあるからである。例えば、基板のエッチング時にのみ造形部分の微小寸法を縮小しようとすると、造形部分の過度なテーパにつながることがあり、銅めっきなどの際に、隣接する造形部分の電気ショートといった望ましくない結果を引き起こす。
反射防止材２０４のエッチングの際、造形部分２１０の微小寸法を縮小するために、プラズマ・エッチング技術を用いることができる。プラズマ・エッチング技術は、これらに限定されるものではないが、フッ化炭素ガス、アルゴンガス、酸素ガス、窒素ガス、及び、前述の気体の少なくとも１つを有する組合せなどの、気体から構成されるプラズマを含む。例示的な実施形態において、プラズマ重合化学エッチング（以下「プラズマ重合エッチング」と呼ぶ）を用いることができる。プラズマ重合エッチングは、エッチャント及びポリマー種としてＣ４Ｆ６、Ｃ４Ｆ８、またはＣＨ３Ｆ或いはこの両方などの少なくとも１種類のフッ化炭素ガスと、プラズマの状態を変えて重合反応を補助する窒素ガスと、重合反応を制御する酸素ガスと、アルゴンイオンの供給源であるアルゴンガスとを含み、アルゴンイオンは、過度な量の重合及び堆積を防ぐために形成されるフッ素ポリマー部分を除去するのに必要とされる。ここでの教示によると、例示的なプラズマ重合エッチングは、約３００体積部のアルゴンガスと、約１５０体積部の窒素ガスと、約５体積部のＣ４Ｆ８ガスと、約５体積部の酸素ガスと、約５体積部のＣＨ３Ｆガスとを含む。
プラズマ重合エッチングは、典型的には、エッチング中に造形部分２１０の壁に層状（以下「ポリマー層」と呼ぶ）にポリマー材料を堆積する。堆積されるポリマー層の全体の厚さは、依然としてプラズマ重合エッチャント種がポリマー層を通って拡散し反射防止材２０４をエッチングできるように、制御されるべきである。堆積されるポリマー層の厚さは、ポリマー材料の組成と、その特定の表面がイオンの打ち込みにさらされるか否かに依存する。例えば、造形部分２１０のエッチングにおいて、放射線感応性画像形成層２０２のエッチング中に堆積されるポリマー層は、反射防止材２０４のエッチング中に堆積されるポリマー層より厚い。例示的な実施形態において、放射線感応性画像形成層２０２のエッチング中に堆積されるポリマー層の全体の厚さは、一番厚いところで約４ナノメートルまでである。例えば、反射防止材２０４のエッチング中に堆積されるポリマー層の全体の厚さは、一番厚いところで約１から３ナノメートルの間である。プラズマ重合エッチングを用いることによって、反射防止材のエッチング中に約８０ナノメートル分まで造形部分の微小寸法を縮小することができる。
図２のステップ２１４において、造形部分２１０の壁をテーパさせることによって、堆積されるポリマー層の造形部分２１０の微小寸法が縮小する。しかしながら、堆積されるポリマー層が造形部分の微小寸法を縮小する限り、造形部分２１０の縮小、すなわち「狭小化」は、堆積されるポリマー層がそのように徐々にテーパした形状を形成することを必要としない。
図２のステップ２１６において、造形部分２１０は基板２０６にエッチングされる。基板２０６は窒化物層２０８の上に堆積される。窒化物層２０８はエッチング・プロセスの停止層として働く。窒化物層２０８は窒化シリコン（Ｓｉ３Ｎ４）からなる。基板２０６は、これらに限定されるものではないが、フルオロケイ酸塩ガラス、ホウケイ酸塩ガラス、ホウリンケイ酸塩ガラス、及び、前述の酸化物材料の少なくとも１つを有する組合せなどの、酸化物材料を含む誘電体材料からなることがある。さらに、基板２０６は低誘電率誘電体材料からなる。適正な低誘電率誘電体材料は、これらに限定されるものではないが、Ｎｏｖｅｌｌｕｓの商標であるＣＯＲＡＬ、Ｄｏｗ Ｃｈｅｍｉｃａｌの商標であるＳｉＬＫ、Ｈｏｎｅｙｗｅｌｌの商標であるＦＬＡＲＥ、及び、前述の低誘電率誘電体材料の少なくとも１つを有する組合せを含む。
基板２０６は、どの従来の堆積技術を用いて窒化物層２０８に堆積されてもよい。例えば、基板２０６がＣＯＲＡＬからなるときには、基板２０６はＰＥＣＶＤによって堆積されてもよい。さらに、基板２０６がＳｉＬＫまたはＦＬＡＲＥあるいはこの両方からなるときには、基板２０６はスピン塗布処理を用いて堆積されることができる。
造形部分２１０の微小寸法は、基板２０６のエッチング中にさらに縮小することができる。プラズマ重合エッチングを、反射防止材２０４の造形部分２１０の微小寸法を縮小するために用いられたのと同様の方法で基板２０６の造形部分２１０の微小寸法を縮小するためにも用いることができる。用語「Ｌｉｔｈｏ」と付随の両矢印が、リソグラフィの際に形成される造形部分２１０の微小寸法を示すために用いられ、用語「Ｅｔｃｈ」と付随の両矢印が、エッチング・プロセスの際に形成される造形部分２１０の微小寸法を示すために用いられている。
前述したように、２つの層の間のエッチング選択性を向上させるために、放射線感応性画像形成層２０２は、反射防止材２０４とは異なる組成を有することが好ましい。例示的な実施形態において、放射線感応性画像形成層２０２は有機部分を含む。すなわち、放射線感応性画像形成層２０２は、主にＣ、Ｈ、Ｏ、及び、場合によってはフッ素（Ｆ）を含む。放射線感応性画像形成層は、Ｓｉ原子のような、どの金属原子も含まない。
前述したように、ここで述べる教示は、例えば、微小寸法が変更される度合いを制御するなどして、造形部分の微小寸法を調整するために用いることができる。造形部分の微小寸法を調整するための１つの例示的な技術は、反射防止材に存在する無機部分の量を変化させることによるものである。すなわち、反射防止材の無機物含有量が多ければ多いほど、微小寸法の縮小は大きくなるであろう。例えば、ここで述べる反射防止材は、約４原子パーセントまでのＳｉを含むことができる。しかしながら、Ｓｉの量を増やすことによって、造形部分の微小寸法をさらに縮小することができる。例示的な実施形態において、反射防止材は約１０原子パーセントまでのＳｉを含む。さらに進んだ例示的な実施形態において、反射防止材は約２０原子パーセントまでのＳｉを含む。
造形部分の微小寸法を調整するための別の例示的な技術は、反射防止材のエッチングのために用いられるプラズマ重合エッチングの組成を変えることによるものである。前述したように、反射防止材のエッチングのための例示的なプラズマ重合エッチングは、約３００体積部のアルゴンガスと、約１５０体積部の窒素ガスと、約５体積部のＣ４Ｆ８ガスと、約５体積部の酸素ガスと、約５体積部のＣＨ３Ｆガスを含む。その組成を変えて、含まれる気体比率を変えることができる。例えば、Ｃ４Ｆ８を約６体積部まで増やし、酸素ガスを約４体積部まで減らすことで、造形部分の微小寸法をさらに縮小することができる。
造形部分の微小寸法を調整するために、プラズマ重合エッチングにおける流量もまた変えることができる。すなわち、窒素ガスの流量は、通常、フッ化炭素ガスや酸素ガスの流量よりはるかに多い。上記で強調した、例示的なプラズマ重合エッチングの流量は、毎分約５０立方センチメートル（ｓｃｃｍ）であるが、窒素ガスの含有量を変えると、流量を約３００ｓｃｃｍまで増加させることができる。
図３は、ここに示す技術に基づく、半導体デバイスにおける造形部分のエッチングを示す。図３に示すように、半導体デバイス３００は、反射防止材２０４の上に堆積された放射線感応性画像形成層２０２を含む。反射防止材２０４は基板２０６の上に堆積される。造形部分２１０は、放射線感応性画像形成層２０２、反射防止材２０４、及び基板２０６にエッチングされる。
具体的には、図３は、シリコンを含有する反射防止材を用いたコンタクト・ホール・造形部分の進行性パターン形成を示す一連の画像である。図３のステップ３０２において、造形部分２１０、すなわちコンタクト・ホールが放射線感応性画像形成層２０２にエッチングされる。放射線感応性画像形成層２０２のエッチング中に、造形部分２１０の微小寸法が変更されることはない。放射線感応性画像形成層２０２は反射防止材２０４の上に形成される。
図３のステップ３０４において、造形部分２１０はさらに反射防止材２０４にエッチングされる。反射防止材２０４をテーパさせることによって、造形部分２１０の微小寸法が縮小される。図３のステップ３０６において、造形部分２１０はさらに基板２０６にエッチングされる。基板２０６をテーパさせることによって、造形部分２１０の微小寸法がさらに縮小される。
同様に、図４もまた、ここで示す技術に基づく、半導体デバイスにおける造形部分のエッチングを示す。図４に示すように、半導体デバイス４００は、反射防止材２０４の上に堆積された放射線感応性画像形成層２０２を含む。反射防止材２０４は基板２０６の上に堆積される。造形部分２１０は放射線感応性画像形成層２０２、反射防止材２０４、及び基板２０６にエッチングされる。
具体的には、図４は、調整可能な耐エッチング性反射防止材（ＴＥＲＡ）を用いたコンタクト・ホール・造形部分の進行性パターン形成を示す一連の画像である。図４のステップ４０２において、造形部分２１０は放射線感応性画像形成層２０２にエッチングされる。放射線感応性画像形成層２０２をエッチングする間に、造形部分２１０の微小寸法が変更されることはない。すなわち、コンタクト・ホールの直径は、放射線感応性画像形成層２０２全体にわたって約１４０ナノメートルである。図４のステップ４０４において、造形部分２１０はさらに反射防止材２０４及び基板２０６にエッチングされる。反射防止材２０４をエッチングする間、及び基板２０６をエッチングする間に、造形部分２１０の微小寸法が約４０ナノメートル縮小される。
従って、ここで述べる本発明の技術は、結果的に改良されたリソグラフィ構造体をもたらす。リソグラフィ構造体は、基板と、基板の上の反射防止材と、反射防止材の上の放射線感応性画像形成層とを含むことができる。反射防止材はパターン形成された造形部分を有する。その造形部分は縮小された微小寸法を有する。さらに、基板はパターン形成された造形部分を有することができる。その造形部分もまた縮小された微小寸法を有することができる。
これまで本発明の実例となる実施形態を説明してきたが、本発明はそれらの厳密な実施形態に限定されるものではないこと、そして、当業者であれば本発明の範囲または精神から離れることなく様々な他の変更や修正を行うことが可能であることを理解すべきである。
従来技術を用いてエッチングされる、縮小された微小寸法を持つ造形部分を有する半導体デバイスを示す図である。 本発明の実施形態に係る、半導体デバイスの造形部分の微小寸法を縮小するための例示的な技術を示す図である。 本発明の実施形態に係る、シリコン含有反射防止材を用いたコンタクト・ホール・造形部分の進行性パターン形成を示す一連の画像である。 本発明の実施形態に係る、調整可能な耐エッチング性の反射防止材（ＴＥＲＡ）を用いたコンタクト・ホール・造形部分の進行性パターン形成を示す一連の画像である。

Claims (27)

  1. 半導体デバイスに１つまたはそれ以上の造形部分をパターン形成する方法であって、反射防止材のエッチング中に、１つまたはそれ以上の造形部分の少なくとも１つの微小寸法を縮小するステップを含む方法。
  2. 前記反射防止材のエッチングが、プラズマによるポリマーの堆積を伴う、請求項１に記載の方法。
  3. 前記反射防止材が、１つまたはそれ以上の無機部分を含む、請求項１に記載の方法。
  4. 前記反射防止材は、Ｍが金属、Ｘが無機成分からなるものとして、Ｍ：炭素：水素：Ｘという構造式を持つ、請求項１に記載の方法。
  5. 前記Ｍが、シリコン、チタン、ゲルマニウム、鉄、ホウ素、スズ、及び、前記金属の少なくとも１つを有する組合せにより構成される群から選択された金属からなる、請求項４に記載の方法。
  6. 前記Ｘが、酸素、水素、窒素、及び、前記無機成分の少なくとも１つを有する組合せにより構成される群から選択された無機成分を含む、請求項４に記載の方法。
  7. 前記反射防止材が、シリコン：炭素：水素：酸素という構造式を持つ、請求項１に記載の方法。
  8. 前記反射防止材が、調整可能な耐エッチング性反射防止膜を含む、請求項１に記載の方法。
  9. 前記反射防止材がスピン塗布処理を用いて基板の上に堆積される、請求項１に記載の方法。
  10. 前記反射防止材がプラズマ助長化学気相成長法を用いて基板の上に堆積される、請求項１に記載の方法。
  11. １つまたはそれ以上の前記無機部分の量を変えることにより、１つまたはそれ以上の前記造形部分の所望の縮小された微小寸法が得られるようにする、請求項３に記載の方法。
  12. 前記ポリマーの堆積が、１つまたはそれ以上のポリマー層の堆積を含む、請求項２に記載の方法。
  13. １つまたはそれ以上の前記各造形部分が、コンタクト・ホール、バイア・パターン、線、スペース、楕円、及び、前記造形部分の少なくとも１つを有する組合せにより構成される群から選択された造形部分からなる、請求項１に記載の方法。
  14. 特定の前記造形部分のいずれについても、造形部分の微小寸法が約５０ナノメートルまで縮小される、請求項１に記載の方法。
  15. 特定の前記造形部分のいずれについても、造形部分の微小寸法が約８０ナノメートルまで縮小される、請求項１に記載の方法。
  16. 少なくとも１種類のフッ化炭素ガスと、
    アルゴンガスと、
    酸素ガスと、
    窒素ガスと、
    を含むプラズマ・エッチングを用いて前記反射防止材がエッチングされる、請求項１に記載の方法。
  17. フッ化炭素ガス、アルゴンガス、酸素ガス、及び窒素ガスのうちの１つまたはそれ以上の量を変えることにより、１つまたはそれ以上の前記造形部分の所望の縮小された微小寸法が得られるようにする、請求項１６に記載の方法。
  18. 前記ポリマーの堆積が、約１０ナノメートルから約５００ナノメートルまでの１つまたはそれ以上のポリマー層の堆積を含む、請求項２に記載の方法。
  19. 前記反射防止材の上に放射線感応性画像形成層を形成するステップをさらに含み、前記放射線感応性画像形成層が前記反射防止材とは異なる組成を持つ、請求項１に記載の方法。
  20. 前記放射線感応性画像形成層が１つまたはそれ以上の有機部分を含む、請求項１９に記載の方法。
  21. 基板の上に反射防止材を堆積するステップと、
    基板のエッチング中に、１つまたはそれ以上の造形部分の少なくとも１つの微小寸法を縮小するステップと、
    をさらに含む、請求項１に記載の方法。
  22. 前記反射防止材が、誘電体材料からなる基板の上に堆積される、請求項１に記載の方法。
  23. 前記反射防止材が、低誘電率誘電体材料からなる基板の上に堆積される、請求項１に記載の方法。
  24. フルオロケイ酸塩ガラス、ホウケイ酸塩ガラス、ホウリンケイ酸塩ガラス、及び、前記酸化物材料の少なくとも１つを有する組合せにより構成される群から選択された酸化物材料を含む基板の上に、反射防止材が堆積される、請求項１に記載の方法。
  25. リソグラフィ構造であって、パターン形成された造形部分を有する反射防止材を含み、造形部分が少なくとも１つの減少された微小寸法を有するリソグラフィ構造。
  26. 前記反射防止材が基板の上に堆積され、前記基板がパターン形成された造形部分を有し、前記造形部分が少なくとも１つの縮小された微小寸法を有する、請求項２５に記載のリソグラフィ構造。
  27. 半導体デバイスに１つまたはそれ以上の造形部分をパターン形成する方法であって、反射防止材のエッチング中に、１つまたはそれ以上の造形部分の少なくとも１つまたはそれ以上の微小寸法を縮小するステップを含み、前記１つまたはそれ以上の微小寸法が、パターン形成の際に得られる１つまたはそれ以上の造形部分に特有の寸法からなるものである方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188403A (ja) * 2008-02-01 2009-08-20 Tokyo Electron Ltd Ｃｄバイアスの減少したシリコン含有反射防止コーティング層のエッチング方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462371B1 (en) * 1998-11-24 2002-10-08 Micron Technology Inc. Films doped with carbon for use in integrated circuit technology
US20040013971A1 (en) * 2001-11-21 2004-01-22 Berger Larry L Antireflective layer for use in microlithography
KR100615583B1 (ko) * 2004-08-11 2006-08-25 삼성전자주식회사 노드 절연막 패턴에 구속된 상전이막 패턴을 갖는 피이.램의 형성방법들
DE102004052611A1 (de) 2004-10-29 2006-05-04 Infineon Technologies Ag Verfahren zur Herstellung einer mit einem Füllmaterial mindestens teilweise gefüllten Öffnung, Verfahren zur Herstellung einer Speicherzelle und Speicherzelle
US7361588B2 (en) * 2005-04-04 2008-04-22 Advanced Micro Devices, Inc. Etch process for CD reduction of arc material
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7863150B2 (en) * 2006-09-11 2011-01-04 International Business Machines Corporation Method to generate airgaps with a template first scheme and a self aligned blockout mask
US8026180B2 (en) * 2007-07-12 2011-09-27 Micron Technology, Inc. Methods of modifying oxide spacers
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8409457B2 (en) * 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate
US8039399B2 (en) * 2008-10-09 2011-10-18 Micron Technology, Inc. Methods of forming patterns utilizing lithography and spacers
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
WO2010078306A2 (en) 2008-12-30 2010-07-08 3M Innovative Properties Company Method for making nanostructured surfaces
WO2010123528A2 (en) * 2008-12-30 2010-10-28 3M Innovative Properties Company Nanostructured articles and methods of making nanostructured articles
WO2010078071A1 (en) 2008-12-30 2010-07-08 3M Innovative Properties Company Antireflective articles and methods of making the same
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8323871B2 (en) * 2010-02-24 2012-12-04 International Business Machines Corporation Antireflective hardmask composition and a method of preparing a patterned material using same
CN102222640B (zh) * 2010-04-16 2013-08-14 中芯国际集成电路制造(上海)有限公司 通孔形成方法
US20110253670A1 (en) * 2010-04-19 2011-10-20 Applied Materials, Inc. Methods for etching silicon-based antireflective layers
US8232198B2 (en) 2010-08-05 2012-07-31 International Business Machines Corporation Self-aligned permanent on-chip interconnect structure formed by pitch splitting
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8900988B2 (en) 2011-04-15 2014-12-02 International Business Machines Corporation Method for forming self-aligned airgap interconnect structures
US8890318B2 (en) 2011-04-15 2014-11-18 International Business Machines Corporation Middle of line structures
US9054160B2 (en) 2011-04-15 2015-06-09 International Business Machines Corporation Interconnect structure and method for fabricating on-chip interconnect structures by image reversal
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8822137B2 (en) 2011-08-03 2014-09-02 International Business Machines Corporation Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication
US20130062732A1 (en) 2011-09-08 2013-03-14 International Business Machines Corporation Interconnect structures with functional components and methods for fabrication
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US9087753B2 (en) 2012-05-10 2015-07-21 International Business Machines Corporation Printed transistor and fabrication method
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9159581B2 (en) 2012-11-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a semiconductor device using a bottom antireflective coating (BARC) layer
US9153455B2 (en) * 2013-06-19 2015-10-06 Micron Technology, Inc. Methods of forming semiconductor device structures, memory cells, and arrays
US9917027B2 (en) * 2015-12-30 2018-03-13 Globalfoundries Singapore Pte. Ltd. Integrated circuits with aluminum via structures and methods for fabricating the same
US10157773B1 (en) * 2017-11-28 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having layer with re-entrant profile and method of forming the same
US10867842B2 (en) * 2018-10-31 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for shrinking openings in forming integrated circuits
US11398377B2 (en) * 2020-01-14 2022-07-26 International Business Machines Corporation Bilayer hardmask for direct print lithography

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590217A (ja) * 1991-09-27 1993-04-09 Toshiba Corp ドライエツチング方法
JPH0941161A (ja) * 1995-07-26 1997-02-10 Dainippon Printing Co Ltd エッチングを用いた加工方法
JP2000164701A (ja) * 1998-11-25 2000-06-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001242630A (ja) * 2000-01-10 2001-09-07 Internatl Business Mach Corp <Ibm> リソグラフィ構造
JP2003209037A (ja) * 2002-01-11 2003-07-25 Sony Corp アライメントマーク及び半導体装置の製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4814406A (en) 1986-02-28 1989-03-21 Katayama Chemical Works Ltd. Scale inhibitor
EP0263220B1 (en) * 1986-10-08 1992-09-09 International Business Machines Corporation Method of forming a via-having a desired slope in a photoresist masked composite insulating layer
KR100256137B1 (ko) 1996-03-26 2000-05-15 아사무라 타카싯 반도체장치및그제조방법
US5753418A (en) * 1996-09-03 1998-05-19 Taiwan Semiconductor Manufacturing Company Ltd 0.3 Micron aperture width patterning process
US5854503A (en) * 1996-11-19 1998-12-29 Integrated Device Technology, Inc. Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit
KR100280622B1 (ko) * 1998-04-02 2001-03-02 윤종용 반도체 장치의 콘택 형성 방법
US6009888A (en) * 1998-05-07 2000-01-04 Chartered Semiconductor Manufacturing Company, Ltd. Photoresist and polymer removal by UV laser aqueous oxidant
DE19844102C2 (de) * 1998-09-25 2000-07-20 Siemens Ag Herstellverfahren für eine Halbleiterstruktur
US6159863A (en) * 1999-01-22 2000-12-12 Advanced Micro Devices, Inc. Insitu hardmask and metal etch in a single etcher
US6514867B1 (en) * 2001-03-26 2003-02-04 Advanced Micro Devices, Inc. Method of creating narrow trench lines using hard mask
US6828259B2 (en) * 2001-03-28 2004-12-07 Advanced Micro Devices, Inc. Enhanced transistor gate using E-beam radiation
US6387798B1 (en) * 2001-06-25 2002-05-14 Institute Of Microelectronics Method of etching trenches for metallization of integrated circuit devices with a narrower width than the design mask profile
KR100415088B1 (ko) * 2001-10-15 2004-01-13 주식회사 하이닉스반도체 반도체장치의 제조방법
TW550695B (en) 2002-02-26 2003-09-01 Taiwan Semiconductor Mfg Method to remove bottom anti-reflection coating layer
US6743712B2 (en) * 2002-07-12 2004-06-01 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
US6853043B2 (en) * 2002-11-04 2005-02-08 Applied Materials, Inc. Nitrogen-free antireflective coating for use with photolithographic patterning
US6774032B1 (en) * 2003-05-30 2004-08-10 Intel Corporation Method of making a semiconductor device by forming a masking layer with a tapered etch profile
US6765254B1 (en) * 2003-06-12 2004-07-20 Advanced Micro Devices, Inc. Structure and method for preventing UV radiation damage and increasing data retention in memory cells

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0590217A (ja) * 1991-09-27 1993-04-09 Toshiba Corp ドライエツチング方法
JPH0941161A (ja) * 1995-07-26 1997-02-10 Dainippon Printing Co Ltd エッチングを用いた加工方法
JP2000164701A (ja) * 1998-11-25 2000-06-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP2001242630A (ja) * 2000-01-10 2001-09-07 Internatl Business Mach Corp <Ibm> リソグラフィ構造
JP2003209037A (ja) * 2002-01-11 2003-07-25 Sony Corp アライメントマーク及び半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009188403A (ja) * 2008-02-01 2009-08-20 Tokyo Electron Ltd Ｃｄバイアスの減少したシリコン含有反射防止コーティング層のエッチング方法
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