JP2007234979A - シールド基板、半導体パッケージ、及び半導体装置 - Google Patents

シールド基板、半導体パッケージ、及び半導体装置 Download PDF

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Abstract

【課題】熱ストレス対する耐性が向上したシールド基板、半導体パッケージ、及び半導体装置を提供する。
【解決手段】シールド基板は、電磁波ノイズを漏洩しない形状のスリット１０１が形成された導電膜１００を備える。このスリット１０１は、矩形型のスリットであり、前記導電膜上１００にアレイ状に形成されている。この構成により、導電膜１００上の直線の長さがスリット部分で遮断され、導電膜１００上で発生する熱応力もスリット部分で遮断される。よって、導電膜１００上に生じる熱応力が一箇所に過度に集中することが無く、導電膜上に亀裂や剥離が発生するのを防ぐことができる。
【選択図】図１

Description

本発明は、熱ストレスを軽減する形状のシールド膜を有する基板・フレキシブル基板、その基板を有する半導体パッケージ、及び半導体装置に関する。
図９に、従来の電磁波シールド層付けの配線基板を有する半導体パッケージを示す。図９に示す半導体パッケージ９００は、半導体チップ９０１と、第１の配線基板９０２と、第２の配線基板９０３とにより構成されている。
半導体チップ９０１上には、複数の回路が形成されている。そのうち、回路９０４は、ノイズ保護対象となる回路である。また、第２の配線基板９０３から発生する放射ノイズ９０６を遮断するべく、第１の配線基板９０２上には、シールド膜９０５が形成されている。
シールド膜９０５を有する第１の配線基板９０２は、半導体チップ９０１と第２の配線基板９０３との間に形成されている。第１の配線基板９０２のシールド膜９０５が、半導体チップ９０１のノイズ保護対象回路９０４を覆うように形成されている。
図９に示すように、半導体パッケージ９００は、半導体チップ９０１上のノイズ保護対象回路９０４を垂直方向に延長した位置に、第１の配線基板９０２上のシールド膜９０５が形成されているので、第２の配線基板９０３から発生する放射ノイズ９０６が、半導体チップ上の保護対象回路９０４まで伝播しない構成となっている。
また、特許文献１には、プリント配線基板の配線のうち、外部ノイズを受け易い箇所あるいは外部ノイズから遮断する必要性のある要部等に対して、局部的にシールドすべくシールド作用を有するシールドフィルムが被着されたプリント配線基板が記載されている（特許文献１参照）。
特開平６−６９６１２号公報
しかしながら、図１０に示すように、シールド膜として機能する導電膜９０５は、半導体チップ等により熱ストレスが加えられると、熱ストレスが蓄積する熱ストレス作用点２００１に、熱ストレス蓄積線２００２、２００３で示すような応力が発生する。通常、導電膜は一定の耐性を有するよう設計されているものの、熱ストレスが繰り返し加えられると、熱膨張によって導電膜９０５に亀裂が生じたり、又は導電膜９０５が剥離したりする。これによりシールド膜としての機能を十分に発揮することができず電磁波ノイズ（放射ノイズ）を漏洩してしまうことがある。
そして、漏洩した放射ノイズが半導体チップの動作に影響すると、半導体装置、又は半導体パッケージの故障の原因となってしまう。
本発明は、上記事情を鑑みてなされたものであり、熱ストレス対する耐性が向上したシールド基板、半導体パッケージ、及び半導体装置を提供することを目的とする。
本発明のシールド基板は、電磁波ノイズを漏洩しない形状のスリットが形成された導電膜を備える。
この構成により、導電膜上の直線の長さがスリット部分で遮断され、導電膜上で発生する熱応力もスリット部分で遮断される。よって、導電膜上に生じる熱応力が一箇所に過度に集中することが無く、導電膜上に亀裂や剥離が発生するのを防ぐことができる。これにより、亀裂や剥離を原因とする故障が予防され、熱ストレスに対する耐性が向上して信頼性が向上したシールド基板を実現することができる。なお、スリット形状は、電磁波ノイズを漏洩しない形状であるので、シールド機能は損なわれない。
また、本発明のシールド基板は、前記スリットが、矩形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明のシールド基板は、前記スリットが、Ｈ字形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明のシールド基板は、前記スリットが、多角形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明のシールド基板は、前記スリットが、丸型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明のシールド基板は、前記スリットが、Ｌ字型のスリットであり、前記導電膜上にアレイ状に形成されている。
これらの構成により、熱ストレスが蓄積するポイントの全方向に対して導電膜上の直線の長さが有限化され、熱応力も当該スリット部分で遮断される。
また、本発明の半導体パッケージは、電磁波ノイズの発生源となる第１の配線基板と、ノイズ保護対象回路を有する半導体チップと、前記第１の配線基板と前記半導体チップとの間に配置され、前記電磁波ノイズをシールドする導電膜を有する第２の配線基板と、を備え、前記導電膜は、前記電磁波ノイズを漏洩しない形状のスリットが形成されている。
この構成により、導電膜は、半導体チップ等から受ける熱ストレスがスリットにより遮断され、熱応力が過度に集中しないように形成されており、導電膜上に亀裂や剥離が発生するのが防がれる。よって、導電膜の亀裂等から電磁波ノイズが漏洩して、半導体チップの保護対象回路を誤動作させる等の故障を防ぐことができ、信頼性の向上した半導体パッケージを実現することができる。
また、本発明の半導体パッケージは、前記スリットが、矩形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体パッケージは、前記スリットが、Ｈ字形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体パッケージは、前記スリットが、多角形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体パッケージは、前記スリットが、丸型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体パッケージは、前記スリットが、Ｌ字型のスリットであり、前記導電膜上にアレイ状に形成されている。
これらの構成により、熱ストレスが蓄積するポイントの全方向に対して導電膜上の直線の長さが有限化され、熱応力も当該スリット部分で遮断される。
また、本発明の半導体装置は、電磁波ノイズの発生源となる第１の配線層と、ノイズ保護対象回路を有するシリコン基板と、前記第１の配線層と前記シリコン基板との間に配置され、前記電磁波ノイズを前記ノイズ保護対象回路からシールドする導電膜を有する第２の配線層と、を備え、前記導電膜は、前記電磁波ノイズを漏洩しない形状のスリットが形成されている。
この構成により、導電膜は、シリコン基板上の回路等から受ける熱ストレスがスリットにより遮断され、熱応力が過度に集中しないように形成されており、導電膜上に亀裂や剥離が発生するのが防がれる。よって、導電膜の亀裂等から電磁波ノイズが漏洩して、シリコン基板上の保護対象回路を誤動作させる等の故障を防ぐことができ、信頼性の向上した半導体装置を実現することができる。
また、本発明の半導体装置は、前記スリットが、矩形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体装置は、前記スリットが、Ｈ字形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体装置は、前記スリットが、多角形型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体装置は、前記スリットが、丸型のスリットであり、前記導電膜上にアレイ状に形成されている。
また、本発明の半導体装置は、前記スリットが、Ｌ字型のスリットであり、前記導電膜上にアレイ状に形成されている。
これらの構成により、熱ストレスが蓄積するポイントの全方向に対して導電膜上の直線の長さが有限化され、熱応力も当該スリット部分で遮断される。
本発明によれば、熱ストレスに対する耐性が向上し、信頼性の向上したシールド基板、半導体パッケージ、及び半導体装置を提供することができる。
以下、本発明に係る実施の形態について図面を参照して詳細に説明する。
（実施の形態１）
図１（ａ）は、本実施の形態１のシールド基板の外観斜視図である。図１（ａ）に示すように、シールド基板１００１の中央付近には、シールド膜として機能する導電膜１００が形成されている。
次に、図１（ｂ）に、本実施の形態１のシールド基板が有する導電膜を上方から見たときの平面図を示す。図１（ｂ）に示すように、導電膜１００は、面上にスリット１０１をアレイ状に形成されている。
導電膜１００は、公知のシールド作用を有するペーストを印刷等の手段にて印刷塗布して、その後硬化させることで、上述のスリットを有するように形成する。スリットの大きさは、放射ノイズである電磁波が漏洩しないために十分小さい程度の大きさであり、導電膜１００の電磁波遮蔽性能は低下しない。
この構成によれば、熱ストレスが蓄積する熱ストレス作用点１０２に対し、熱ストレス蓄積線１０３はスリット１０５で遮断される。また、熱ストレス蓄積線１０４はスリット１０６で遮断される。このように、スリットをアレイ上に設けることで、導電膜１００上の直線の長さを有限化して熱応力が過度に集中するのを防ぎ、導電膜上に亀裂や剥離が発生するのを防ぐことができる。これにより、亀裂や剥離を原因とする故障を防ぎ、信頼性の向上したシールド基板を実現することができる。
（実施の形態２）
図２は、本実施の形態２のシールド基板が有する導電膜を上方から見たときの平面図である。なお、以下の説明では、上述した構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。本実施の形態の特徴は、図２に示すように、導電膜上に矩形型のスリットが上下左右方向にアレイ上に形成されている点にある。
これらのスリットを形成するために、まず、導電膜２００上に矩形型スリット２０１を形成する。次に、矩形型スリット２０１に９０度回転させた矩形型スリット２０２、２０３、２０４、２０５を隣接配置する。次に、すべての矩形型スリットが、矩形型スリット２０１、２０２、２０３、２０４、２０５の構成をとるよう上下左右方向にアレイ状に配置する。
この構成により、熱ストレス作用点２０６に対し、熱ストレス蓄積線２０７が矩形型スリット２０３で遮断され、熱ストレス蓄積線２０８が矩形型スリット２０５で遮断される。また、熱ストレス作用点２０９に対し、熱ストレス蓄積線２１０が矩形型スリット２１２で遮断され、熱ストレス蓄積線２１１が矩形型スリット２１３で遮断される。このように、熱ストレスが蓄積するポイントの全方向に対し導電膜上の直線の長さを有限化することができる。
（実施の形態３）
図３は、本実施の形態３のシールド基板が有する導電膜を上方から見たときの平面図である。なお、以下の説明では、上述した構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。本実施の形態の特徴は、図３に示すように、導電膜上にＨ字形型のスリットがアレイ上に形成されている点にある。
これらのスリットを形成するために、まず、導電膜３００上にＨ字形型スリット３０１を形成する。つぎに、Ｈ字形型スリット３０１のくぼみ部分に別のＨ字形型スリット３０２および３０３の２個を挟み込むように配置する。次に、すべてのＨ字形型スリットが、Ｈ字形型スリット３０１、３０２、３０３の構成をとるよう上下左右方向にアレイ状に配置する。
この構成により、熱ストレス作用点３０４に対し、熱ストレス蓄積線３０５がＨ字形型スリット３０２で遮断され、熱ストレス蓄積線３０６がＨ字形型スリット３０７で遮断される。また、熱ストレス作用点３０８に対し、熱ストレス蓄積線３０９がＨ字形型スリット３０３で、熱ストレス蓄積線３１０がＨ字形型スリット３０３で遮断される。このように、熱ストレスが蓄積するポイントの全方向に対し導電膜上の直線の長さを有限化することができる。
（実施の形態４）
図４は、本実施の形態４のシールド基板が有する導電膜を上方から見たときの平面図である。なお、以下の説明では、上述した構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。本実施の形態の特徴は、図４に示すように、導電膜上に形成されるスリットが正六角形型である点にある。
これらのスリットを形成するために、導電膜４００上に正六角形型スリット４０１を形成する。次に、前述の正六角形型スリット４０１を正六角形型スリット４０２、４０３、４０４、４０５の様に斜め６０度方向にアレイ状に配置する。
この構成により、熱ストレス作用点４１０に対し、熱ストレス蓄積線４１１が正六角形型スリット４０２で遮断され、熱ストレス蓄積線４１２が、正六角形型スリット４０５で遮断される。
また、熱ストレス作用点４１３に対し、熱ストレス蓄積線４１４が正六角形型スリット４０５で遮断され、熱ストレス蓄積線４１５が、正六角形型スリット４０４で遮断される。また、熱ストレス作用点４１６に対し、熱ストレス蓄積線４１７が正六角形型スリット４０５で遮断され、熱ストレス蓄積線４１８が、正六角形型スリット４０３で遮断される。このように、熱ストレスが蓄積するポイントの全方向に対し導電膜上の直線の長さを有限化することができる。
なお、本実施の形態では、正六角形型のスリットのみを配置している例について説明したが、これに限らず、例えば、三角形等の他の多角形でもよく、また、五角形と六角形の組み合わせのように、複数の多角形の組み合わせでも良い。
（実施の形態５）
図５は、本実施の形態５のシールド基板が有する導電膜を上方から見たときの平面図である。なお、以下の説明では、上述した構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。本実施の形態の特徴は、図５に示すように、導電膜上に形成されるスリットが丸型である点にある。
これらのスリットを形成するために、導電膜５００上に丸型スリット５０１を形成する。次に、前述の丸型スリット５０１を丸型スリット５０２、５０３、５０４の様に斜め６０度方向にアレイ状に配置する。
この構成により、熱ストレス作用点５１０に対し、熱ストレス蓄積線５１１が丸型スリット５０２で遮断され、熱ストレス蓄積線５１２が、丸型スリット５０４で遮断される。また、熱ストレス作用点５１３に対し、熱ストレス蓄積線５１４が丸型スリット５０３で遮断され、熱ストレス蓄積線５１５が、丸型スリット５０２で遮断される。
また、熱ストレス作用点５１６に対し、熱ストレス蓄積線５１７が丸型スリット５０３で遮断され、熱ストレス蓄積線５１８が、丸型スリット５０４で遮断される。このように、熱ストレスが蓄積するポイントの全方向に対し導電膜上の直線の長さを有限化することができる。
（実施の形態６）
図６は、本実施の形態６のシールド基板が有する導電膜を上方から見たときの平面図である。なお、以下の説明では、上述した構成要素と同一の構成要素には同一の符号を付し、その説明を省略する。本実施の形態の特徴は、図６に示すように、導電膜上に形成されるスリットがＬ字型である点にある。
これらのスリットを形成するために、導電膜６００上にＬ字型スリット６０１を形成する。次に前述のＬ字型スリット６０１をＬの字型スリット６０２、６０３、６０４、６０５、６０６、６０７、６０８の様に斜め４５度方向にアレイ状に配置する。
次に、前述のＬ字型スリットを１８０度回転させたＬ字型スリット６０９を前述のＬ字型スリット６１０、６１１、６１２、６１３、６１４、６１５、６１６の様に４５度方向にアレイ状にし、Ｌ字型スリット６０１、６０２、６０３、６０４、６０５、６０６、６０７、６０８を挟み込むように配置する。
この構成により、熱ストレス作用点６１７に対し、熱ストレス蓄積線６１８がＬ字型スリット６０９で遮断され、熱ストレス蓄積線６１９が、Ｌ字型スリット６０２で遮断される。また、熱ストレス作用点６２０に対し、熱ストレス蓄積線６２１がＬ字型スリット６０８で遮断され、熱ストレス蓄積線６２２が、Ｌ字型スリット６０９で遮断される。
また、熱ストレス作用点６２３に対し、熱ストレス蓄積線６２４がＬ字型スリット６０９で、熱ストレス蓄積線６２５が、Ｌ字型スリット６０３で遮断される。また、熱ストレス作用点６２６に対し、熱ストレス蓄積線６２７がＬ字型スリット６０２で遮断され、熱ストレス蓄積線６２８が、Ｌ字型スリット６０３で遮断される。
このように、熱ストレスが蓄積するポイントの全方向に対し導電膜６００上の直線の長さを有限化することができる。
（実施の形態７）
図７に、本実施の形態７の半導体パッケージの概略構成図を示す。図７に示すように、半導体パッケージ７００は、半導体チップ７０１と、第１の配線基板７０２と、第２の配線基板７０３とにより構成されている。
半導体チップ７０１上には、複数の回路が形成されており、そのうち回路７０４が、ノイズ保護対象となる回路である。また、第２の配線基板７０３から発生する放射ノイズ７０６を遮断するべく、第１の配線基板７０２上には、シールド膜として図１（ｂ）で示した導電膜１００が形成されている。
導電膜１００を有する第１の配線基板７０２は、半導体チップ７０１と第２の配線基板７０３との間に形成され、第１の配線基板７０２上の導電膜１００が、半導体チップ７０１のノイズ保護対象回路７０４を覆うように形成されている。
このように、半導体パッケージ７００は、半導体チップ７０１上のノイズ保護対象回路７０４を垂直方向に伸ばした位置と重なるところに、第１の配線基板７０２上の導電膜１００を有しているので、第２の配線基板７０３から発生する放射ノイズ７０６が、半導体チップ上の保護対象回路７０４まで伝播しない。
また、導電膜１００は、上述のように、半導体チップ等から受ける熱ストレスがスリットにより遮断され、熱応力が過度に集中しないように形成されており、導電膜１００上に亀裂や剥離が発生するのを防ぐものである。よって、導電膜１００の亀裂等から放射ノイズ７０６が漏洩して、半導体チップの保護対象回路７０４を誤動作させる等の故障を防ぐことができ、信頼性の向上した半導体パッケージ７００を実現することができる。
なお、導電膜のスリットの形状については、図１（ｂ）に示す形状に限らず、図２から図６で示した、矩形状、Ｈ字型、正六角形型、丸型、Ｌ型等のスリット形状でも良い。
（実施の形態８）
図８に、本実施の形態８の半導体装置の概略構成図を示す。図８に示すように、半導体装置は、シリコン基板８００と、第１の配線層８０１と、第２の配線層８０２とにより構成されている。
シリコン基板８００上には、複数の回路が形成されており、そのうち回路８０４が、ノイズ保護対象となる回路である。また、第２の配線層８０２から発生する放射ノイズ８０５を遮断するべく、第１の配線層８０１上には、シールド膜として図１（ｂ）で示した導電膜１００が形成されている。
導電膜１００を有する第１の配線層８０１は、シリコン基板８００と第２の配線層８０２との間に形成され、第１の配線層８０１上の導電膜１００が、シリコン基板８００のノイズ保護対象回路８０４を覆うように形成されている。
このように、本実施の形態の半導体装置では、シリコン基板８００上のノイズ保護対象回路８０４を垂直方向に伸ばした位置と重なるところに、第１の配線層８０１上の導電膜１００を有しているので、第２の配線層８０２から発生する放射ノイズ８０５が、シリコン基板上の保護対象回路８０４まで伝播しない。
また、導電膜１００は、上述のように、シリコン基板上の回路等から受ける熱ストレスがスリットにより遮断され、熱応力が過度に集中しないように形成されており、導電膜１００上に亀裂や剥離が発生するのを防ぐものである。よって、導電膜１００の亀裂等から放射ノイズ７０６が漏洩して、シリコン基板上の保護対象回路７０４を誤動作させる等の故障を防ぐことができ、信頼性の向上した半導体装置を実現することができる。
なお、導電膜のスリットの形状については、図１（ｂ）に示す形状に限らず、図２から図６で示した、矩形状、Ｈ字型、正六角形型、丸型、Ｌ型等のスリット形状でも良い。
本発明は、シールド基板、半導体パッケージ、及び半導体装置の熱ストレスに対する耐性を向上させて、信頼性を向上させるのに有用である。
（ａ）本実施の形態１のシールド基板の外観斜視図（ｂ）本実施の形態１のシールド基板が有する導電膜を上方から見たときの平面図 本実施の形態２のシールド基板が有する導電膜を上方から見たときの平面図 本実施の形態３のシールド基板が有する導電膜を上方から見たときの平面図 本実施の形態４のシールド基板が有する導電膜を上方から見たときの平面図 本実施の形態５のシールド基板が有する導電膜を上方から見たときの平面図 本実施の形態６のシールド基板が有する導電膜を上方から見たときの平面図 本実施の形態７の半導体パッケージの概略構成図 本実施の形態８の半導体装置の概略構成図 従来の電磁波シールド層付けの配線基板を有する半導体パッケージの概略構成図 従来の導電膜の平面図
符号の説明
１００ 導電膜
１０１、１０５ スリット
１０２ 熱ストレス作用点
１０３、１０４ 熱ストレス蓄積線
９００ 半導体パッケージ
９０１ 半導体チップ
９０２ 第１の配線基板
９０３ 第２の配線基板
９０４ ノイズ保護対象回路
９０５ シールド膜
９０６ 放射ノイズ
２０００ 導電膜
２００１ 熱ストレス作用点
２００２、２００３ 熱ストレス蓄積線

Claims (18)

  1. 電磁波ノイズを漏洩しない形状のスリットが形成された導電膜を備えるシールド基板。
  2. 前記スリットが、矩形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１に記載のシールド基板。
  3. 前記スリットが、Ｈ字形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１に記載のシールド基板。
  4. 前記スリットが、多角形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１に記載のシールド基板。
  5. 前記スリットが、丸型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１に記載のシールド基板。
  6. 前記スリットが、Ｌ字型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１に記載のシールド基板。
  7. 電磁波ノイズの発生源となる第１の配線基板と、
    ノイズ保護対象回路を有する半導体チップと、
    前記第１の配線基板と前記半導体チップとの間に配置され、前記電磁波ノイズをシールドする導電膜を有する第２の配線基板と、を備え、
    前記導電膜は、前記電磁波ノイズを漏洩しない形状のスリットが形成されている半導体パッケージ。
  8. 前記スリットが、矩形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項７に記載の半導体パッケージ。
  9. 前記スリットが、Ｈ字形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項７に記載の半導体パッケージ。
  10. 前記スリットが、多角形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項７に記載の半導体パッケージ。
  11. 前記スリットが、丸型のスリットであり、前記導電膜上にアレイ状に形成されている請求項７に記載の半導体パッケージ。
  12. 前記スリットが、Ｌ字型のスリットであり、前記導電膜上にアレイ状に形成されている請求項７に記載の半導体パッケージ。
  13. 電磁波ノイズの発生源となる第１の配線層と、
    ノイズ保護対象回路を有するシリコン基板と、
    前記第１の配線層と前記シリコン基板との間に配置され、前記電磁波ノイズを前記ノイズ保護対象回路からシールドする導電膜を有する第２の配線層と、を備え、
    前記導電膜は、前記電磁波ノイズを漏洩しない形状のスリットが形成されている半導体装置。
  14. 前記スリットが、矩形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１３に記載の半導体装置。
  15. 前記スリットが、Ｈ字形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１３に記載の半導体装置。
  16. 前記スリットが、多角形型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１３に記載の半導体装置。
  17. 前記スリットが、丸型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１３に記載の半導体装置。
  18. 前記スリットが、Ｌ字型のスリットであり、前記導電膜上にアレイ状に形成されている請求項１３に記載の半導体装置。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821110B2 (en) * 2007-05-11 2010-10-26 International Business Machines Corporation Circuit structures and methods with BEOL layer(s) configured to block electromagnetic interference
US8138563B2 (en) 2008-08-08 2012-03-20 International Business Machines Corporation Circuit structures and methods with BEOL layers configured to block electromagnetic edge interference
JP2010182743A (ja) * 2009-02-03 2010-08-19 Sony Corp 輻射量低減装置
JP4655156B2 (ja) * 2009-02-03 2011-03-23 ソニー株式会社 輻射量低減装置
CN102291967B (zh) * 2010-06-15 2015-11-25 鸿富锦精密工业（深圳）有限公司 具有防电磁辐射功能开孔的壳体及具有该壳体的电子装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5442228A (en) * 1992-04-06 1995-08-15 Motorola, Inc. Monolithic shielded integrated circuit
JP3390875B2 (ja) * 1992-11-12 2003-03-31 日本テキサス・インスツルメンツ株式会社 半導体装置
US5973952A (en) * 1998-03-30 1999-10-26 Lsi Logic Corporation Embedded DRAM with noise protecting shielding conductor
JP4250038B2 (ja) * 2003-08-20 2009-04-08 シャープ株式会社 半導体集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8049412B2 (en) 2008-02-28 2011-11-01 Samsung Mobile Display Co., Ltd. Organic light emitting display device

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