JP2007186784A - 相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法 - Google Patents

相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法 Download PDF

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Abstract

【課題】相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法を提供する。
【解決手段】反応チャンバ内でGeを含む第1前駆体とTeを含む第2前駆体とを同時に供給してGeTe膜を形成する第1工程と、Teを含む第2前駆体とSbを含む第3前駆体とを同時に供給してSbTe膜を形成する第2工程と、第1工程及び第2工程を反復的に行ってGeSbTe膜を形成する第3工程と、を含む相変化物質薄膜の形成方法である。本発明によれば、相変化半導体メモリの製造時に前記形成方法で相変化層を形成すれば、メモリ特性が向上し、また、製造工程が簡単でコストが低減できる。
【選択図】図1

Description

本発明は、相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法に係り、さらに詳細には、有機金属化学気相蒸着(CVD:Chemical Vapor Deposition)方法で優れた薄膜特性を有する相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法に関する。
多様な電子機器の発達及び応用分野の拡大は、これら機器の情報保存を担当するメモリ素子の開発を促進している。
これら機器に適したメモリ素子は、基本的に電源がオフになった後にも、保存された情報が保存される不揮発性の特性を要求する。
また、競争力側面で低コスト、高集積度、低消費電力及び高速動作などの特性を必要とする。
不揮発性メモリ素子の代表的な例として、フラッシュメモリがあるが、動作速度が遅いという短所がある。
したがって、前記不揮発性特性を有し、フラッシュメモリ以上の容量を実現し、高速動作が可能な多様なメモリが開発されている。
代表的な不揮発性メモリ素子には、磁性のスピン方向の相異を利用するMRAM(Magnetoresistance Random Access Memory)、強誘電体の分極現象を利用するFRAM(Ferroelectric RAM)及び外部エネルギーによって薄膜の相が変わる相変化物質を利用するPRAM(Phase−change RAM)がある。
このうち、PRAMは、外部から加えられるエネルギーによってカルコゲニド物質の相転移による非晶質状態と結晶状態との間の抵抗差を利用してデータを保存する。すなわち、前記PRAMは、印加されたパルスの振幅及び長さによって、カルコゲニド化合物であるゲルマニウム(Ge)−アンチモン(Sb)−テルル(Te)(GST)からなる相変化物質層の可逆的な相変化による抵抗差を利用してデータを“0”及び“1”の状態に保存する。
具体的に、抵抗の大きい非晶質状態への転換に要求されるリセット電流と抵抗の少ない結晶状態に変えるセット電流とは、下側に位置するトランジスタから下部電極を経て相変化物質層に伝えられて相変化が起こる。前記下部電極の上部領域は、相変化物質層に連結され、前記下部電極の下部領域は、前記トランジスタのドレインに接触されるコンタクトに連結される。
このような従来のPRAM及びその製造方法は、特許文献1、2、3及び4に開示されている。
前述した従来の文献に開示されたPRAM装置の製造方法においては、スパッタリング工程または蒸発蒸着工程のような物理気相蒸着(Physical Vapor Deposition:PVD)工程を利用して、GSTからなる相変化物質層を形成するため、前記相変化物質層の成長速度を制御し難いという問題がある。
これにより、前記相変化物質層の組織が緻密でないだけでなく、前記相変化物質層が優秀な電気的特性を有する面心立方(Face Centered Cubic:FCC)結晶構造を有し難くなる。また、前記PVD方法を利用して相変化物質層を形成する場合には、前記相変化物質層内のゲルマニウム(Ge)、アンチモン(Sb)及びテルル(Te)の組成比を正確に制御し難いため、前記相変化物質層の特性が低下するという問題点がある。また、前記PVD工程を通じて蒸着される相変化物質の蒸着速度が遅いため、相変化物質層の製造に要求される時間及びコストが増大するという短所がある。また、前記物理蒸着方法は、段差被覆性が良好でなく、3D構造における高集積化のための素子に適用し難い。
したがって、前記製造工程によって形成された相変化物質層を使用するメモリ素子の電気的特性が低下するという問題点がある。
韓国特許第437,458号明細書 韓国特許出願公開第2005−31160号明細書 米国特許第5,825,046号明細書 米国特許第5,596,522号明細書
本発明の目的は、優れた薄膜特性を有する相変化物質薄膜の形成方法を提供することである。
本発明の他の目的は、前記相変化物質薄膜の形成方法を利用した相変化メモリ素子の製造方法を提供することである。
本発明による相変化物質薄膜の形成方法は、反応チャンバ内にGeを含む第1前駆体とTeを含む第2前駆体とを同時に供給して基板上にGeTe薄膜を形成する第1工程と、前記GeTe薄膜上にTeを含む第2前駆体とSbを含む第3前駆体とを同時に供給してSbTe膜を形成する第2工程と、以後第1工程及び第2工程を反復的に行ってGeSbTe薄膜を形成することを含む。
前記第1工程及び第2工程を含む工程を行うとき、反応チャンバ内に不活性ガス及びと反応ガスを常に供給することが望ましく、前記それぞれの第1工程及び第2工程以後には、反応チャンバ内への前駆体供給を遮断して不活性ガス及び反応ガスで物理的に吸着されたまたは未反応の第1、第2及び第3前駆体を除去するパージ工程をさらに含むことが望ましい。
前記第1工程で、前記Ge及びTeのそれぞれの前駆体のキャリアガスの供給量は、10〜400sccmであり、前駆体の望ましい供給比は、1:1であり、望ましい全体キャリアガスの供給量は、200sccmでありうる。
前記第2工程で、前記Te及びSbのそれぞれの前駆体のキャリアガスの供給量は、10〜400sccmであり、前駆体の望ましい供給比は、3:2であり、望ましい全体キャリアガスの供給量は、200sccmでありうる。
前記それぞれの前駆体は、300〜500℃の温度で0.1〜3.0秒間供給し、0.5〜10Torrの圧力下で供給する。
前記それぞれの第1工程、第2工程及びパージ工程で不活性ガス及び反応ガスを常に供給することが望ましく、それぞれの望ましい供給量は、100sccmでありうる。
前記それぞれの第1工程、第2工程及びパージ工程で供給される不活性ガスは、アルゴン(Ar)ガスまたは窒素(N)ガスが望ましく、反応ガスとしては、水素(H)ガスまたはアンモニア(NH)ガスが望ましい。
前記相変化物質薄膜は、パージ工程を含む第1工程及び第2工程を1サイクルとして反復的に行ってなる。
本発明による相変化メモリ素子の製造方法は、メモリの下部構成要素が形成された基板上に下部電極を形成する工程、前記下部電極上に相変化物質薄膜を形成する工程及び前記相変化物質薄膜上に上部電極を形成する工程を含み、前記相変化物質薄膜を形成する工程は、反応チャンバ内にGeを含む第1前駆体とTeを含む第2前駆体とを同時に供給して基板上にGeTe薄膜を形成する第1工程、及び前記GeTe薄膜上にTeを含む第2前駆体とSbを含む第3前駆体とを同時に供給してSbTe膜を形成する第2工程、第1工程及び第2工程を反復的に行ってGeSbTe膜を形成することを含む。
前記第1工程及び第2工程を含む工程を行うとき、反応チャンバ内での不活性ガス及び反応ガスを常に注入することが望ましい。
前記第1工程及び第2工程以後には、反応チャンバ内に前駆体の供給を遮断し、不活性ガス及び反応ガスを供給して物理的に吸着されたまたは未反応の第1、第2及び第3前駆体を除去するパージ工程をさらに含む。
本発明による相変化物質層の形成方法によれば、Ge及びTe前駆体の供給と、Te及びSb前駆体の供給とを独立的かつ順次に行ってGeSbTe薄膜を形成することによって、所望の薄膜の組成が得られ、従来の技術に比べて良質の相変化物質層を形成しうる。
また、前記形成方法によれば、薄膜の蒸着速度が速く、その形成方法が簡単かつ容易である。また、前記方法によれば、優れた段差被覆性を示すので、3D立体構造の高集積素子の具現が可能である。
このように形成された相変化特性及び電気的な特性に優れた相変化物質層が、相変化メモリ素子の記録層として適用されれば、素子の集積化が可能になり、高容量及び高速作動が可能である。
また、単純化された工程を通じて、相変化物質層を備える相変化半導体メモリ装置の製造において前記相変化物質層を形成するためにかかる時間及びコストを大きく低減しうる。
以下、本発明の相変化物質薄膜の形成方法及びそれを利用した相変化メモリ素子の製造方法を添付された図面を参照して詳細に説明する。
本発明は、下記の実施例に制限されるものではなく、当業者ならば、本発明の技術的思想を逸脱しない範囲内で本発明を多様な他の形態で具現できる。
以下の図面で、同じ参照符号は、同じ構成要素を表す。図面で、層及び領域の厚さは、明瞭性のために誇張している。そして、層、領域または基板のような要素が他の要素の‘上’にあると言及されるとき、それは、他の要素上に直接あってもよく、その要素の間に中間要素が介入されてもよい。
[相変化物質薄膜の形成方法]
図1は、本発明の一実施例による相変化物質層の形成方法を説明するための工程フローチャートである。図2は、本発明の一実施例による相変化物質層の形成方法を説明するための工程タイミングシートである。
図1及び図2を参照すれば、まず、Geを含む第1前駆体、Teを含む第2前駆体及びSbを含む第3前駆体を準備する。ここで、第1、第2及び第3前駆体は、それぞれ(CHCH=CHGe、Te(i−C及びSb(i−Cである。
また、前記第1前駆体は、(CHGe、(CGe、(n−CGe、(i−CGe、(CGe、(CH=CH)Ge、(CHCH=CHGe、(CF=CF)Ge、(CCHCHCHGe、(CH(C)Ge、(CH(CCH)Ge、(CH(CGe、(CH(CGe、CH(CGe、(CH(CH=CH)Ge、(CH(CHCH=CH)Ge、(C(CHCH=CH)Ge、(C(C)Ge、(CHGeH、(CGeH、(CGeH、Ge(N(CH、Ge(N(CH)(C))、Ge(N(C、Ge(N(i−C、Ge[N(Si(CHからなるグループから選択された少なくとも一つでありうる。
第2前駆体は、Te(CH、Te(C、Te(n−C、Te(i−C、Te(t−C、Te(i−C、Te(Ch=CH)、Te(CHCH=CH、Te[N(Si(CHからなるグループから選択された少なくとも一つでありうる。
第3前駆体は、Sb(CH、Sb(C、Sb(i−C、Sb(n−C、Sb(i−C、Sb(t−C、Sb(N(CH、Sb(N(CH)(C))、Sb(N(C、Sb(N(i−C、Sb[N(Si(CHからなるグループから選択された少なくとも一つでありうる。
これら前駆体は、単独でまたは2以上を混合して使用しうる。
以後、前記相変化物質層が形成される対象体を反応チャンバ内にローディングさせた後、不活性ガス及び反応ガスを供給して、所望の工程圧力及び工程温度を維持させた後、前記反応チャンバ内に第1前駆体と第2前駆体とを同時にT1時間の間供給してGeTe膜を形成する(工程S10)。このとき、前記第1前駆体と第2前駆体とは、それぞれキャリアガスと共に前記対象体上に提供される。前記キャリアガスは、アルゴンガス、または窒素ガスのような不活性ガスを含む。前記Ge及びTeのそれぞれの前駆体の望ましい供給比は1:1であり、それぞれの前駆体のキャリアガスの供給量は10〜400sccmである。望ましいGe及びTeのそれぞれの前駆体のキャリアガスの供給量は100sccmであり、全体的には、供給される前駆体の総キャリアガスの流量は200sccmである。
また、反応チャンバには、工程ガスとして不活性ガスであるアルゴン(Ar)と反応ガスである水素(H)との混合ガスを供給する。前記混合ガスは、1:1の割合で約10〜1000sccmほどの流量、望ましくは、約400sccmほどの流量で供給する。前記工程ガスは、全体工程が完了するまで供給し続けるものであって、薄膜形成時に反応チャンバ内の工程雰囲気を維持する役割を行う。
前記対象体は、シリコンウェーハまたはSOI基板のような半導体基板やアルミニウム酸化物(Al)単結晶基板またはストロンチウムチタン酸化物(SrTiO)単結晶基板のような金属酸化物単結晶基板を備える。この場合、前記対象体上には、電極、導電膜、導電膜パターン、絶縁膜または絶縁膜パターンが形成されうる。したがって、前記相変化物質層は、前記対象体上に直接形成されるか、または電極、導電膜、導電膜パターン、絶縁膜または絶縁膜パターン上に形成されうる。
前記S10の工程は、300〜500℃の温度で0.1〜3.0秒間供給し、0.5〜10Torrの圧力下で行う。望ましくは、400℃の温度及び2torrの圧力下で0.9秒間行われる。
また、図1及び図2を参照すれば、前記反応チャンバ内への第1前駆体及び第2前駆体の供給を遮断し、工程ガスである不活性ガス及び反応ガスを利用して、前記第1前駆体及び第2前駆体のうち化学的に蒸着されていない部分を前記反応チャンバからT2時間の間に除去するパージ工程を行う(工程S20)。さらに詳細には、前記不活性ガス及び反応ガスは、前記基板上に化学的に蒸着された部分に物理的に付着された部分及び前記反応チャンバ内に漂流する未反応の前駆体を除去する。
また、図1及び図2を参照すれば、前記パージ工程(S20)が終わった後、前記反応チャンバ内に第2前駆体と第3前駆体とを同時にT3時間の間に供給してSbTe膜を形成する(工程S30)。このとき、前記第2前駆体と第3前駆体とは、キャリアガスと共に前記対象体上に提供される。前記キャリアガスは、アルゴンガス、または窒素ガスのような不活性ガスを含む。
前記S30の工程で、前記Te及びSbのそれぞれの前駆体の望ましい供給比は3:2であり、それぞれの前駆体のキャリアガスの供給量は10〜400sccmである。望ましいTe及びSbのそれぞれの前駆体のキャリアガスの供給量は100sccmであり、全体的に供給される前駆体の総キャリアガスの流量は200sccmである。
前記S30の工程は、300〜500℃の温度で0.1〜3.0秒間供給し、0.5〜10Torrの圧力下で行う。望ましくは、400℃温度及び2torrの圧力下で0.5秒間行われる。
また、図1及び図2を参照すれば、第2前駆体及び第3前駆体の供給を遮断して、前記第2前駆体及び第3前駆体のうち化学的に蒸着されていない部分を前記反応チャンバからT4時間の間に除去する(工程S40)。さらに詳細には、前記不活性ガス及び反応ガスは、前記基板上に化学的に蒸着された部分に物理的に付着された部分及び前記反応チャンバ内に漂流する未反応の前駆体を除去する。
これにより、前記基板上には、プラズマ工程を使用せずとも膜質が緻密であり、かつ低抵抗特性を有するGeTe/SbTe構造のGeSbTe相変化物質層が形成される。
本発明の一実施例によれば、前記前駆体の供給時間及び供給量を調節することによって、前記GeSbTe膜の構成成分であるGe、Sb及びTeの含量比を容易に調節しうる。
また、所望の厚さのGeSbTe薄膜の形成のために、前記S10ないしS40工程を反復して行える。
約50回ほど反復的に行う場合には、前記基板上に約1000Åほどの厚さを有する相変化物質薄膜が形成される。
図3は、本発明の前述した相変化膜の形成方法の実施例による相変化物質薄膜のGe、Sb、Teの含量比を示すグラフである。
第2前駆体(Te)及び第3前駆体(Sb)の供給時間を0.5秒に固定させた後、第1前駆体(Ge)及び第2前駆体(Te)の供給時間を変化させた場合の、組成の変化を示すグラフである。
第1前駆体及び第2前駆体の供給時間が0.9秒であるとき、相変化膜であるGeSbTeの組成比は、Ge(14.2)、Sb(29.8)、Te(56.0)である。
図4は、GeSbTeの組成比がGe(14.2)、Sb(29.8)、Te(56.0)である相変化物質薄膜の結晶構造を示すX−線回折パターンである。
TiN基板のX−線回折ピークと共に、GeSbTeの組成が1:2:4であるGeSbTeの結晶構造を有するX−線回折ピークを表す。
図5は、図4の相変化物質層の表面の電子顕微鏡写真である。
図5に示したように、前記方法で製造された相変化物質の表面は、非常に平坦かつ緻密な微細構造を表す。
本発明によるGeSbTe薄膜の形成方法によれば、プラズマ工程を使用せずとも組成の調節が容易であり、薄膜の蒸着速度が速く、その製造方法が簡単かつ容易である。
[相変化メモリ素子の製造方法]
[第1実施例]
図6Aないし図6Hは、本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
まず、図6Aを参照すれば、半導体基板10の素子分離膜11によって分離されたアクティブ領域上にゲート絶縁膜12、ゲート導電膜14及びゲートマスク層16を順次に形成する。
前記ゲート絶縁膜12は、酸化物または高い誘電定数(high−k)を有する金属酸化物を使用して形成される。例えば、前記ゲート絶縁膜12は、シリコン酸化物、ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物、タンタル酸化物またはアルミニウム酸化物を使用して形成される。前記ゲート絶縁膜12は、熱酸化工程、CVD工程、スパッタリング工程、プラズマ強化CVD(Plasma Enhanced CVD:PECVD)工程、原子層積層(ALD:Atomic Layer Deposition)工程または高密度のプラズマCVD工程を利用して形成される。
前記ゲート導電膜14は、ドーピングされたポリシリコン、金属または金属シリサイドを使用して形成される。例えば、前記ゲート導電膜14は、タングステン、アルミニウム、チタン、タンタル、タングステンシリサイド、チタンシリサイドまたはコバルトシリサイドを使用して形成される。前記ゲート導電膜14は、CVD工程、スパッタリング工程、PECVD工程またはALD工程を利用して形成される。
前記ゲートマスク層16は、前記ゲート導電膜14及び前記ゲート絶縁膜12に対してエッチング選択比を有する物質を使用して形成される。例えば、前記ゲートマスク層16は、シリコン窒化物、シリコン酸窒化物またはチタン酸窒化物を使用して形成される。前記ゲートマスク層16は、CVD工程、PECVD工程、スパッタリング工程またはALD工程を利用して形成される。
図6Bを参照すれば、前記ゲートマスク層16、前記ゲート導電膜14及び前記ゲート絶縁膜12をパターニングして半導体基板10上に順次にゲート絶縁膜パターン12a、ゲート電極14a及びゲートマスク16aを形成する。
以後、ゲートマスク16aを覆いつつ、半導体基板10上に第1絶縁膜18を形成する。
図6Cを参照すれば、前記第1絶縁膜18を異方性エッチングしてゲート絶縁膜パターン12a、ゲート電極14a及びゲートマスク16aの側壁上にゲートスペーサ18aを形成する。これにより、半導体基板10のアクティブ領域上には、ゲート絶縁膜パターン12a、ゲート電極14a、ゲートマスク16a及びゲートスペーサ18aを備えるゲート構造物20が形成される。前記第1絶縁膜18は、シリコン窒化物のような窒化物を使用して形成される。
図6Dを参照すれば、前記ゲート構造物20を、イオン注入マスクとして利用するイオン注入工程を通じて、露出された前記半導体基板10に第1及び第2コンタクト領域22,24を形成する。その結果、前記半導体基板10上には、前記ゲート構造物20と第1及び第2コンタクト領域22,24とを備えるトランジスタが形成される。例えば、第1及び第2コンタクト領域22,24は、それぞれ前記トランジスタのソース及びドレイン領域に該当する。このようなトランジスタは、P−N接合ダイオードに代替されうる。
図6Eを参照すれば、前記基板10上に前記トランジスタを覆う第1層間絶縁膜26を形成する。次いで、前記第1層間絶縁膜26に第1及び第2コンタクト領域22,24が露出されるコンタクトホール28を形成する。第1層間絶縁膜26は、BPSG、PSG、TEOS、PE−TEOS、USG、FOX、SOGまたは高密度プラズマCVD(High Density Plasma CVD:HDP−CVD)酸化物のような酸化物が望ましい。前記第1層間絶縁膜26は、CVD工程、PECVD工程、ALD工程またはHDP−CVD工程を利用して形成する。前記コンタクトホール28は、異方性エッチング工程を利用して形成する。
図6Fを参照すれば、前記コンタクトホール28を導電体30で充填する。前記導電体30は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、前記導電体30は、タングステン(W)、チタン(Ti)、タンタル(Ta)、アルミニウム(Al)、銅(Cu)、タングステン窒化物(WN)、チタン窒化物(TiN)、タンタル窒化物(TaN)、アルミニウム窒化物(AlN)またはチタンアルミニウム窒化物(TiAlN)を使用して形成される。また、前記導電体30は、スパッタリング工程、CVD工程、ALD工程、電子ビーム蒸着工程、またはパルスレーザ蒸着(PLD:Pluse Laser Deposition)工程を利用して形成される。化学機械的研磨(CMP:Chemical Mechanical Polishing)工程、エッチバック工程または化学機械的研磨とエッチバックとを組合わせた工程を利用して、前記第1層間絶縁膜26が露出されるまで前記導電体30を除去する。
図6Gを参照すれば、前記導電体30を備える前記第1層間絶縁膜26上にパッド導電膜32を形成する。前記パッド導電膜32は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、前記パッド導電膜は、チタンアルミニウム窒化物、タングステン窒化物、チタン窒化物、タンタル窒化物、アルミニウム窒化物、タングステン、チタン、タンタル、アルミニウムまたは銅を使用して形成される。パッド導電膜32は、スパッタリング工程、CVD工程、ALD工程、電子ビーム蒸着工程、またはPLD工程を利用して形成される。本発明の前記導電体30と前記パッド導電膜32とは、前述したドーピングされたポリシリコン、金属または導電性金属窒化物のうち実質的に同じ物質を使用して形成されうる。
図6Hを参照すれば、前記パッド導電膜を写真及びエッチング工程を通じてパッドパターン32aを形成する。
図6Iを参照すれば、前記パッドパターン32aを備える第1層間絶縁膜26上に第2層間絶縁膜34を形成する。次いで、前記第2層間絶縁膜34上に前記パッドパターン32aが露出されるようにコンタクトホール35を形成した後、前記コンタクトホール35に導電体を充填して下部電極36を形成する。
前記第2層間絶縁膜34は、少なくとも一つの酸化膜及び/または窒化膜を備える。例えば、前記酸化膜は、PSG、BPSG、USG、SOG、TEOS、PE−TEOS、FOXまたはHDP−CVD酸化物を使用して形成され、前記窒化膜は、シリコン窒化物を使用して形成される。前記第2層間絶縁膜34は、CVD工程、PECVD工程、ALD工程、またはHDP−CVD工程を利用して形成される。本発明の一実施例によれば、第1層間絶縁膜26と第2層間絶縁膜34とは、前述した酸化物及び/または窒化物のうち実質的に同じ物質を使用して形成される。または、本発明の第1及び第2層間絶縁膜26,34は、前記酸化物及び/または窒化物のうち異なる物質を使用して形成されうる。
前記下部電極36は、ドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、下部電極36は、タングステン、チタン、チタン窒化物、タンタル、タンタル窒化物、モリブデン窒化物(MoN)、ニオブ窒化物(NbN)、チタンシリコン窒化物(TiSiN)、アルミニウム、チタンアルミニウム窒化物、チタンボロン窒化物(TiBN)、ジルコニウムシリコン窒化物(ZiSiN)、タングステンシリコン窒化物(WSiN)、タングステンボロン窒化物(WBN)、ジルコニウムアルミニウム窒化物(ZrAlN)、モリブデンシリコン窒化物(MoSiN)、モリブデンアルミニウム窒化物(MoAlN)、タンタルシリコン窒化物(TaSiN)またはタンタルアルミニウム窒化物(TaAlN)を使用して形成される。これらは、単独にまたは混合して使われうる。また、下部電極36は、スパッタリング工程、CVD工程、電子ビーム蒸着工程、ALD工程またはPLD工程を利用して形成される。
次いで、エッチバック工程またはCMP工程を利用して、第2層間絶縁膜34が露出されるまで下部電極36用の導電体を部分的に除去する。これにより、前記下部電極36とパッドパターン32aとが第2層間絶縁膜34内で相互連結される。
図6Jを参照すれば、前記下部電極36を備える第2層間絶縁膜34上に相変化物質層38及び導電体膜40を順次に形成する。
前記相変化物質層38は、ゲルマニウム−アンチモン−テルル(GST)を含有する。前記相変化物質層38の製造工程は、図1及び図2を参照して説明した工程と実質的に同一であるので、ここで詳細な説明は省略する。
前記導電体膜40は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物を使用して形成される。例えば、前記導電体膜40は、タングステン、チタン、チタン窒化物、タンタル、タンタル窒化物、モリブデン窒化物、ニオブ窒化物、チタンシリコン窒化物、アルミニウム、チタンアルミニウム窒化物、チタンボロン窒化物、ジルコニウムシリコン窒化物、タングステンシリコン窒化物、タングステンボロン窒化物、ジルコニウムアルミニウム窒化物、モリブデンシリコン窒化物、モリブデンアルミニウム窒化物、タンタルシリコン窒化物またはタンタルアルミニウム窒化物を使用して形成される。これらは、単独にまたは相互混合されて使われうる。前記導電体膜40は、スパッタリング工程、CVD工程、電子ビーム蒸着工程、ALD工程またはPLD工程を利用して形成される。
図6Kを参照すれば、写真エッチング工程を利用して前記導電体膜40及び相変化物質層38をエッチングすることによって、下部電極36及び第2層間絶縁膜34上に順次に相変化物質層パターン38a及び上部電極40aを形成する。さらに詳細には、下部電極36及び前記第2層間絶縁膜34上には、相変化物質層パターン38aが形成され、相変化物質層パターン38a上には、上部電極40aが位置する。相変化物質層パターン38aと上部電極40aとは、それぞれ下部電極36より実質的に大きい面積を有する。以後、追加的な工程を行ってメモリ素子を完成する。ここでは、以後工程の記述は省略する。
[第2実施例]
図7Aないし図7Eは、本発明の他の実施例による相変化半導体メモリ装置の製造方法を説明するための断面図である。
図7Aを参照すれば、半導体基板100に素子分離膜103を形成して半導体基板100にアクティブ領域を定義する。
半導体基板100上にゲート絶縁膜、ゲート導電膜及びゲートマスク層を順次に形成した後、前記ゲートマスク層、ゲート導電膜及びゲート絶縁膜をパターニングしてゲート絶縁膜パターン106、ゲート電極109及びゲートマスク112を形成する。本発明の一実施例によれば、ゲート電極109は、ドーピングされたポリシリコン膜、金属膜または導電性金属窒化膜のような単一膜構造を有しうる。本発明の他の実施例において、ゲート電極109は、ドーピングされたポリシリコン膜、金属膜及び/または導電性金属窒化膜を備える二重膜構造を有しうる。ゲートマスク112は、ゲート電極109とゲート絶縁膜パターン106とに対してエッチング選択比を有する物質を使用して形成される。
ゲートマスク112を覆いつつ、半導体基板100上に第1絶縁膜を形成した後、前記第1絶縁膜を異方性エッチングしてゲート絶縁膜パターン106、ゲート電極109及びゲートマスク112の側壁上にゲートスペーサ115を形成する。これにより、半導体基板100上には、ゲート絶縁膜パターン106、ゲート電極109、ゲートマスク112及びゲートスペーサ115を備えるゲート構造物118が形成される。
ゲート構造物118をイオン注入マスクとして利用するイオン注入工程を通じてゲート構造物118の間に露出される半導体基板100に第1及び第2コンタクト領域121,124を形成する。その結果、ゲート構造物118と第1及び第2コンタクト領域121,124とを備えるトランジスタが半導体基板100上に形成される。
ゲート構造物118を覆いつつ、半導体基板100上に第1層間絶縁膜127を形成する。第1層間絶縁膜127は、酸化物をCVD工程、PECVD工程、ALD工程またはHDP−CVD工程で蒸着して形成される。
写真エッチング工程で第1層間絶縁膜127を部分的にエッチングして、第1層間絶縁膜127に第1及び第2コンタクト領域121,124をそれぞれ露出させるコンタクトホール138を形成する。
前記第1及び第2下部コンタクトホールを充填しつつ、第1層間絶縁膜127上に第1導電膜(図示せず)を形成する。前記第1導電膜は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物をスパッタリング工程、CVD工程、PECVD工程、ALD工程、電子ビーム蒸着工程またはPLD工程で蒸着して形成される。
化学機械的研磨工程またはエッチバック工程を利用して前記第1導電膜を部分的に除去することによって、前記コンタクトホール138内にそれぞれ第1及び第2下部コンタクト139,142を形成する。第1下部コンタクト139は、第1コンタクト領域121上に形成され、第2下部コンタクト142は、第2コンタクト領域124上に位置する。
図7Bを参照すれば、第1及び第2下部コンタクト139,142と第1層間絶縁膜127上に第2導電膜(図示せず)と第2絶縁膜(図示せず)とを順次に形成する。前記第2絶縁膜は、窒化物または酸窒化物をCVD工程、PECVD工程、ALD工程または高密度HDP−CVD工程で蒸着して形成される。また、前記第2導電膜は、不純物でドーピングされたポリシリコン、金属または導電性金属窒化物をスパッタリング工程、CVD工程、ALD工程、電子ビーム蒸着工程またはPLD工程で蒸着して形成される。
写真エッチング工程で前記第2絶縁膜をエッチングすることによって、前記第2導電膜上に第1絶縁膜パターン145と第1絶縁膜パターン146とを同時に形成する。第1絶縁膜パターン145は、前記第2導電膜のうち下側に第1下部コンタクト139が位置する部分上に形成され、第2絶縁膜パターン146は、前記第2導電膜のうち下側に第2下部コンタクト142が位置する部分上に形成される。
第1及び第2絶縁膜パターン145,146をエッチングマスクとして利用して前記第2導電膜を部分的にエッチングすることによって、下部電極148及び下部配線149を形成する。下部電極148は、第1下部コンタクト139上に位置し、第1下部コンタクト139を通じて第1コンタクト領域121に電気的に連結される。下部配線149は、第2下部コンタクト142上に形成され、第2下部コンタクト142を通じて第2コンタクト領域124に電気的に連結される。
第1及び第2絶縁膜パターン145,146を覆いつつ、第1層間絶縁膜127上に第2層間絶縁膜151を形成する。第2層間絶縁膜151は、酸化物をCVD工程、PECVD工程、ALD工程またはHDP−CVD工程で蒸着して形成される。
第1及び第2絶縁膜パターン145,146が露出されるまでエッチバック工程またはCMP工程を利用して第2層間絶縁膜151を部分的に除去する。例えば、第2層間絶縁膜151は、酸化物と窒化物との間に高いエッチング選択比を有するセリアを含有する研磨剤を含むスラリーを使用して研磨され、第1及び第2絶縁膜パターン145,146がそれぞれ研磨阻止膜として機能する。
図7Cを参照すれば、第2層間絶縁膜151、第1絶縁膜パターン145及び第2絶縁膜パターン146上に第3絶縁膜154を形成する。第3絶縁膜154は、窒化物や酸窒化物をCVD工程、PECVD工程、ALD工程またはHDP−CVD工程で蒸着して形成される。
第3絶縁膜154上に犠牲膜157を形成する。犠牲膜157は、酸化物をCVD工程、PECVD工程、ALD工程またはHDP−CVD工程で蒸着して形成される。
写真エッチング工程を利用して、犠牲膜157、第3絶縁膜154及び第1絶縁膜パターン145を部分的にエッチングすることによって、下部電極148を露出させる開口158を形成する。
開口158を埋め込みつつ、下部電極148及び犠牲膜157上に第4絶縁膜を形成した後、前記第4絶縁膜を異方性エッチング工程でエッチングして開口158の側壁上に予備スペーサ166を形成する。
下部電極148及び犠牲膜157上に開口158を埋め込みつつ相変化物質層163を形成する。前述したように、相変化物質層163は、複数の第1複合物質膜160a,160bと複数の第2複合物質膜161a,161bとを備える。第1複合物質膜160a,160bは、ゲルマニウム及びテルルを含有し、第2複合物質膜161a,161bは、アンチモン及びテルルを含む。相変化物質層163は、図1及び図2を参照して説明した工程と実質的に同じ工程を利用して形成される。
図7Dを参照すれば、犠牲膜157が露出されるまでCMP工程で相変化物質層163を部分的に除去して、開口158に埋め込まれる予備相変化物質層パターン169を形成する。この場合、予備相変化物質層パターン169の側壁と開口158の側壁との間には、予備スペーサ166が位置する。
エッチング工程を通じて犠牲膜157を除去することによって、第3絶縁膜154を露出させる。犠牲膜157が除去されれば、予備相変化物質層パターン169及び予備スペーサ166が第3絶縁膜154の上部に突出する。
図7Eを参照すれば、CMP工程及び/またはエッチバック工程を利用して突出した予備相変化物質層パターン169及び予備スペーサ166の上部を除去することによって、下部電極148上に相変化物質層パターン175とスペーサ172とを同時に形成する。例えば、相変化物質層パターン175とスペーサ172とは、セリアを含有する研磨剤を含むスラリーを使用して形成され、第3絶縁膜154が研磨阻止膜の機能を行う。本発明の他の実施例によれば、前記CMP工程を十分に進行することによって、相変化物質層パターン175とスペーサ172とを形成する間に第3絶縁膜154を除去しうる。
第3絶縁膜154、スペーサ172及び相変化物質層パターン175上に上部電極178を形成する。上部電極178は、ドーピングされたポリシリコン、金属または導電性金属窒化物をスパッタリング工程、ALD工程、電子ビーム蒸着工程、CVD工程またはPLD工程で蒸着して形成される。
上部電極178を覆いつつ、第3絶縁膜154上に第3層間絶縁膜181を形成する。第3層間絶縁膜181は、酸化物をCVD工程、PECVD工程、ALD工程またはHDP−CVD工程で蒸着して形成される。
写真エッチング工程を利用して第3層間絶縁膜181に上部電極178を露出させる上部コンタクトホール182を形成した後、上部電極178上に前記上部コンタクトホール182を充填する上部コンタクト184を形成すると同時に、上部コンタクト184及び第3層間絶縁膜181上に上部配線187を形成する。上部コンタクト184及び上部配線187は、金属または導電性金属窒化物を使用して一体に形成される。
以後、追加的な工程を行ってメモリ素子を完成する。ここでは、以後工程の記述を省略する。
このように製造された相変化物質層は、相変化メモリ素子の記録層として適用される。前記相変化物質層は、減少したリセット電流を有するところ、これを備えたメモリ素子は、集積化が可能になり、高容量及び高速作動が可能である。
このような本願発明の理解を助けるために、いくつかのの模範的な実施例が説明され、添付された図面によって示されたが、このような実施例は、単に広い発明を例示し、これを制限しないという点が理解されねばならない。そして、本発明は、図示されて説明された構造及び配列に限定されないという点が理解されねばならないが、これは、多様な他の修正が当業者によってなされうるためである。
本発明は、半導体メモリ素子関連の技術分野に好適に適用可能である。
本発明の相変化物質薄膜の形成方法を示す工程フローチャートである。 本発明の相変化物質層の形成方法を説明するための工程タイミングシートである。 本発明の一実施例による相変化物質薄膜のGe、Sb、Teの含量比を示すグラフである。 本発明の一実施例による相変化物質層の結晶構造をX−線回折分析を通じて示すグラフである。 本発明の一実施例による相変化物質層の平面電子顕微鏡写真である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。 本発明の他の実施例による相変化半導体メモリ素子の製造方法を説明するための工程断面図である。
符号の説明
10 半導体基板
20 ゲート構造物
32a パッドパターン
36 下部電極
38 相変化物質層
38a 相変化物質層パターン
40a 上部電極
100 半導体基板
118 ゲート構造物
148 下部電極
149 下部配線
160a、160b 第1複合物質膜
161a、161b 第2複合物質膜
163 相変化物質層
169 予備相変化物質層パターン
175 相変化物質層パターン
178 上部電極
187 上部配線

Claims (27)

  1. 反応チャンバ内にGeを含む第1前駆体とTeを含む第2前駆体とを同時に供給して、基板上にGeTe薄膜を形成する第1工程と、
    前記GeTe薄膜上にTeを含む第2前駆体とSbを含む第3前駆体とを同時に供給して、SbTe薄膜を形成する第2工程と、を含む相変化物質薄膜の形成方法。
  2. 前記第1工程及び第2工程を含む工程を行うとき、反応チャンバ内に不活性ガス及び反応ガスを常に供給することを特徴とする請求項1に記載の相変化物質薄膜の形成方法。
  3. 前記第1ないし第3前駆体は、それぞれアルゴン(Ar)を含むキャリアガスと共に供給することを特徴とする請求項1に記載の相変化物質薄膜の形成方法。
  4. 前記第1工程及び第2工程以後には、反応チャンバ内への前駆体の供給を遮断し、不活性ガス及び反応ガスを供給して物理的に吸着されたまたは未反応の第1、第2及び第3前駆体を除去するパージ工程をさらに含むことを特徴とする請求項2に記載の相変化物質薄膜の形成方法。
  5. 前記不活性ガスは、アルゴン(Ar)または窒素(N)であり、前記反応ガスは、水素(H)またはアンモニア(NH)であることを特徴とする請求項4に記載の相変化物質薄膜の形成方法。
  6. 前記不活性ガスであるアルゴン(Ar)と前記反応ガスである水素(H)との混合供給量は、10〜1000sccmであることを特徴とする請求項5に記載の相変化物質薄膜の形成方法。
  7. 前記アルゴン(Ar)及び水素(H)の望ましい混合供給量は、400sccmであることを特徴とする請求項6に記載の相変化物質薄膜の形成方法。
  8. 前記第1前駆体は、(CHGe、(CGe、(n−CGe、(i−CGe、(CGe、(CH=CH)Ge、(CHCH=CHGe、(CF=CF)Ge、(CCHCHCHGe、(CH(C)Ge、(CH(CCH)Ge、(CH(CGe、(CH(CGe、CH(CGe、(CH(CH=CH)Ge、(CH(CHCH=CH)Ge、(C(CHCH=CH)Ge、(C(C)Ge、(CHGeH、(CGeH、(CGeH、Ge(N(CH、Ge(N(CH)(C))、Ge(N(C、Ge(N(i−C、Ge[N(Si(CHからなるグループから選択された少なくとも一つを含むことを特徴とする請求項1に記載の相変化物質薄膜の形成方法。
  9. 前記第2前駆体は、Te(CH、Te(C、Te(n−C、Te(i−C、Te(t−C、Te(i−C、Te(Ch=CH)、Te(CHCH=CH、Te[N(Si(CHからなるグループから選択された少なくとも一つを含むことを特徴とする請求項1に記載の相変化物質薄膜の形成方法。
  10. 前記第3前駆体は、Sb(CH、Sb(C、Sb(i−C、Sb(n−C、Sb(i−C、Sb(t−C、Sb(N(CH、Sb(N(CH)(C))、Sb(N(C、Sb(N(i−C、Sb[N(Si(CHからなるグループから選択された少なくとも一つを含むことを特徴とする請求項1に記載の相変化物質薄膜の形成方法。
  11. 前記第1工程で、前記Ge及びTeのそれぞれの前駆体のキャリアガスの供給量は、10〜400sccmであることを特徴とする請求項3に記載の相変化物質薄膜の形成方法。
  12. 前記Ge及びTeのそれぞれの前駆体の供給比は、1:1であり、望ましい全体キャリアガスの供給量は、200sccmであることを特徴とする請求項11に記載の相変化物質薄膜の形成方法。
  13. 前記Ge及びTeのそれぞれの前駆体は、300〜500℃の温度で0.1〜3.0秒間供給し、0.5〜10Torrの圧力下で行うことを特徴とする請求項11に記載の相変化物質薄膜の形成方法。
  14. 前記第2工程で、前記Te及びSbのそれぞれの前駆体のキャリアガスの供給量は、10〜400sccmであることを特徴とする請求項3に記載の相変化物質薄膜の形成方法。
  15. 前記Te及びSbのそれぞれの前駆体の供給比は、3:2であり、望ましい全体キャリアガスの供給量は、200sccmであることを特徴とする請求項14に記載の相変化物質薄膜の形成方法。
  16. 前記Te及びSbのそれぞれの前駆体は、300〜500℃の温度で0.1〜3.0秒間供給され、0.5〜10Torrの圧力下で行うことを特徴とする請求項14に記載の相変化物質薄膜の形成方法。
  17. 第1工程及び第2工程を1サイクルとして反復的に行って前記相変化物質薄膜を形成することを特徴とする請求項1に記載の相変化物質薄膜の形成方法。
  18. メモリの下部構成要素が形成された基板上に下部電極を形成する工程と、
    前記下部電極上に相変化物質薄膜を形成する工程と、
    前記相変化物質薄膜上に上部電極を形成する工程と、を含み
    前記相変化物質薄膜を形成する工程は、反応チャンバ内にGeを含む第1前駆体とTeを含む第2前駆体とを同時に供給して基板上にGeTe薄膜を形成する第1工程と、前記GeTe薄膜上にTeを含む第2前駆体とSbを含む第3前駆体とを同時に供給してSbTe薄膜を形成する第2工程と、を含む相変化メモリ素子の製造方法。
  19. 前記第1工程と第2工程とを含む工程を行うとき、反応チャンバ内に不活性ガス及び反応ガスを常に注入することを特徴とする請求項18に記載の相変化メモリ素子の製造方法。
  20. 前記第1工程及び第2工程以後には、反応チャンバ内への前駆体供給を遮断し、不活性ガス及び反応ガスを供給して物理的に吸着されたまたは未反応の第1、第2及び第3前駆体を除去するパージ工程をさらに含むことを特徴とする請求項19に記載の相変化メモリ素子の製造方法。
  21. 前記不活性ガスは、アルゴン(Ar)または窒素(N)であり、反応ガスは、水素(H)またはアンモニア(NH)であることを特徴とする請求項18に記載の相変化メモリ素子の製造方法。
  22. 前記第1工程及び第2工程を1サイクルとして反復的に行って相変化物質薄膜を形成することを特徴とする請求項19に記載の相変化メモリ素子の製造方法。
  23. 前記Ge、TeまたはSbのそれぞれの前駆体は、アルゴン(Ar)を含むキャリアガスと共に10〜400sccmの供給量で供給されることを特徴とする請求項18に記載の相変化メモリ素子の製造方法。
  24. 前記Ge及びTeのそれぞれの前駆体の供給比は、1:1であり、望ましい全体キャリアガスの供給量は、200sccmであることを特徴とする請求項23に記載の相変化メモリ素子の製造方法。
  25. 前記前駆体は、300〜500℃の温度で0.1〜3.0秒間供給され、0.5〜10Torrの圧力下で行うことを特徴とする請求項24に記載の相変化メモリ素子の製造方法。
  26. 前記Te及びSbのそれぞれの前駆体の供給比は、3:2であり、望ましい全体キャリアガスの供給量は、200sccmであることを特徴とする請求項23に記載の相変化メモリ素子の製造方法。
  27. 前記前駆体は、300〜500℃の温度で0.1〜3.0秒間供給され、0.5〜10Torrの圧力下で行うことを特徴とする請求項26に記載の相変化メモリ素子の製造方法。
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