JP2014222767A - 完全アモルファスの相変化メモリ細孔セルの化学機械研磨ストップ層 - Google Patents

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Abstract

【課題】相変化メモリ細孔セルを製造する方法を提供する。【解決手段】下部電極１０４を形成するステップと、下部電極上に第１の誘電体層１０５を形成するステップと、第１の誘電体層上に犠牲層を形成するステップと、犠牲層上に絶縁層を形成するステップと、絶縁層上に第２の誘電体層を形成するステップとを含む。さらに、下部電極の上方に位置し犠牲層まで延在するビアを形成するステップと、犠牲層及び第１の誘電体層を貫いて延在する画定された細孔１２０を形成するために、犠牲層を貫いて第１の誘電体層までをエッチングするステップと、犠牲層上及び細孔の中に相変化物質を堆積させ、細孔の外に形成された相変化物質を除去するステップと、細孔を露出させるために犠牲層を除去するステップであって、細孔は垂直配向されている、該ステップと、細孔の上に上部電極１２６を形成するステップとを含む。【選択図】図１９

Description

本発明は、相変化メモリ・セルに関し、特に、完全アモルファスの相変化メモリ細孔セ
ル（ｆｕｌｌｙ ａｍｏｒｐｈｏｕｓ ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｐｏ
ｒｅ ｃｅｌｌ）の化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ
ｐｏｌｉｓｈｉｎｇ）ストップ層に関する。完全アモルファスの相変化メモリ細孔セルと
は、細孔（ｐｏｒｅ）内に位置する相変化物質が、リセット動作の間、部分的に結晶の相
変化物質を細孔の体積内に少しも残さずに完全にアモルファス相に変わることを意味する
（リセット動作は、メモリ・セルの状態を高抵抗状態に変える動作である）。
高温データ保持は、相変化メモリの望まれる特徴である。保持は、アモルファス化した
相変化物質の意図されない再結晶化により制限される。結晶化は、アモルファス−結晶化
境界で生じることがある。相変化物質内にアモルファス−結晶境界がなければ、このデー
タ損失の原因が解消される。したがって、リセット動作中に相変化物質のすべてをアモル
ファス状態に変える相変化メモリ・セルは、より優れたデータ保持特徴を有する。相変化
メモリでは、電流を使用して、相変化物質においてアモルファス状態と結晶状態との間の
移行を生じさせることによって、データが記憶される。電流は、物質を加熱し、２つの状
態間の移行を生じさせる。アモルファス状態から結晶状態への変化は、結晶状態からアモ
ルファス状態への変化（リセット電流と呼ばれる）と比較すると低電流の動作である。リ
セット電流を最小限に抑えることが望ましい。
図１〜９は、従来の相変化メモリ細孔セル１を製造する方法を示す。具体的には、図１
〜９は、典型的なキーホール転移（ｋｅｙｈｏｌｅ ｔｒａｎｓｆｅｒ）方法を示す。図
１では、下部電極層１０と、下部電極層１０の上のメモリ・セル層１２とが設けられてい
る。下部電極層１０は、誘電体充填層１３と、誘電体充填層１３内の、典型的にはタング
ステン又は窒化チタンで作られた下部電極１４とを含む。第１の誘電体層１５が、下部電
極層１０上に形成され、絶縁層１６が、第１の誘電体層１５上に形成され、第２の誘電体
層１７が、絶縁層１６上に形成される。フォトレジスト層１８が、第２の誘電体層１７の
上に形成される。ビア２０が、第１の誘電体層１５に向かって延在するよう形成される。
図２では、フォトレジスト層１８が除去され、絶縁層１６が窪まされ、第２の誘電体層１
７の突出部１７ａ及び１７ｂが作られている。図３では、コンフォーマル膜（ｃｏｎｆｏ
ｒｍａｌ ｆｉｌｍ）２２が、ビア２０内に堆積され、ビア２０の下方の領域に空隙（す
なわちキーホール構造２４）を形成するようピンチされる（ｐｉｎｃｈｅｄ）。図４では
、コンフォーマル膜２２が窪まされ、キーホール構造２４が、細孔２６を形成するよう第
１の誘電体層１５の中へと、下方へ転移される。図５では、絶縁層１６、第２の誘電体層
１７、及びコンフォーマル膜２２が除去され、その結果、第１の誘電体層１５内に形成さ
れた細孔２６が露出する。図６では、相変化物質２８が、第１の誘電体層１５上に堆積さ
れ、細孔２６内に充填されている。次に、図７では、平坦化プロセスが実行されて、細孔
２６の外に形成された相変化物質２８が除去される。次に、続いて図８では、第１の誘電
体層１５上に上部電極層３０が形成される。続いて図９では、上部電極層３０がエッチン
グされて、上部電極３１が形成され、これは細孔２６及び下部電極１４と電気的に連絡（
ｅｌｅｃｔｒｉｃａｌ ｃｏｍｍｕｎｉｃａｔｉｏｎ）する。
図１〜９に示した製造方法に関連する問題がいくつかある。例えば、細孔２６がエッチ
ングされ、絶縁層１６、第２の誘電体層１７、及びコンフォーマル膜２２が除去された後
、相変化物質２８と、下部電極１４との十分な電気伝導を確保するために、相変化物質２
８の堆積の前にスパッタリング・プロセスが利用される。図６に示されているように、ス
パッタリング・プロセスは、細孔２６のテーパ角度２６ａ及び２６ｂ、並びに上部の角部
２６ｃの丸みを大きくする。細孔２６の丸みが大きいほど、相変化メモリ細孔セル１を完
全にアモルファスにするために必要なリセット電流が高くなる。細孔２６の丸みが大きす
ぎると、セル１は完全アモルファスとなることができないこともある。
本発明は、相変化メモリ細孔セル、及びそれを製造する方法を提供し、犠牲層が、相変
化物質堆積の実行前に実行されるスパッタリング・プロセスによって生じる、細孔の角部
が丸みを帯びる影響を吸収する層としての機能を果たし、制御可能なＣＭＰストップ層と
なる。したがって、本発明は、改善された相変化メモリ細孔構造を提供する。
本発明の一実施形態によれば、相変化メモリ細孔セルを製造する方法が提供される。本
方法は、下部電極を形成するステップと、下部電極上に第１の誘電体層を形成するステッ
プと、第１の誘電体層上に犠牲層を形成するステップと、犠牲層上に絶縁層を形成するス
テップと、絶縁層上に第２の誘電体層を形成するステップとを含む。本方法はさらに、下
部電極の上方に位置し（ｏｖｅｒｌｉｅ）犠牲層に向かって延在するビアを形成するステ
ップと、犠牲層及び第１の誘電体層を貫いて延在する画定された細孔を形成するために、
犠牲層を貫いて第１の誘電体層までをエッチングするステップと、犠牲層上及び細孔の中
に相変化物質を堆積させ、細孔の外に形成された相変化物質を除去するステップと、細孔
を露出させるために犠牲層を除去するステップであって、細孔は垂直配向されている（ｖ
ｅｒｔｉｃａｌｌｙ ａｌｉｇｎｅｄ）、該ステップと、細孔の上に上部電極を形成する
ステップとを含む。
本発明の別の実施形態によれば、相変化メモリ細孔セルが提供される。相変化メモリ細
孔セルは、下部電極を含む下部電極層と、下部電極層の上に形成されたメモリ・セル層と
を含む。メモリ・セル層は、下部電極層の上に形成された誘電体層と、誘電体層の上に形
成された上部電極とを含み、上部電極は、下部電極から離れている。誘電体層は、垂直配
向され上部電極及び下部電極により境界を付けられている細孔を含み、細孔は、上部電極
及び下部電極と電気的に連絡しており、電気特性状態間を切り替え可能な相変化物質を含
む。
本発明の別の実施形態によれば、相変化メモリ・デバイスが提供される。相変化メモリ
・デバイスは、１つ以上の相変化メモリ要素と、該１つ以上の相変化メモリ要素のうちの
１つと接触している下部電極と、該１つ以上の相変化メモリ要素のうちの１つと接触し、
下部電極から離れている上部電極とを含む。相変化メモリ要素はそれぞれ、下部電極の上
に形成された誘電体層を含み、誘電体層は、垂直配向され上部電極及び下部電極によって
境界を付けられている細孔を含み、細孔は、上部電極及び下部電極と電気的に連絡してお
り、細孔は、電気特性状態間を切り替え可能な相変化物質を含む。
さらなる特徴及び利点が、本発明の技術によって実現される。本発明の他の実施形態及
び側面が、本願明細書に詳しく記載され、請求される発明の一部と見なされる。利点及び
特徴と併せて本発明をより深く理解するには、本記載及び図面を参照されたい。
本発明と見なされる主題は、本明細書の終わりにある特許請求の範囲において詳しく挙
げられ、明確に請求されている。本発明の前述の特徴及び利点、並びに他の特徴及び利点
は、添付の図面と併せて以下の詳細な説明を理解することによって明らかとなる。
従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 従来の相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。 本発明の実施形態の中で実施可能な、相変化メモリ細孔セルを製造する製造方法を示す図である。
以下、図１０〜１９を参照する。本発明は、本発明の実施形態による相変化メモリ細孔
セル１００を製造する製造方法を提供する。図１０では、メモリ細孔セル１００が、下部
電極層１０１と、下部電極層１０１の上のメモリ・セル層１０２を含む。下部電極層１０
１は、典型的には二酸化ケイ素で作られる誘電体充填層１０３と、誘電体充填層１０３の
中の、典型的にはタングステン（Ｗ）又は窒化チタン（ＴｉＮ）で作られる下部電極１０
４とを含む。メモリ・セル層１０２は、下部電極層１０１の上面上に第１の誘電体層１０
５（すなわち分離層）を含む。第１の誘電体層１０５は、窒化ケイ素で作られてもよく、
従来の薄膜堆積技術を使用して形成される。本発明は、窒化ケイ素の使用に限定されず、
二酸化ケイ素など、他の誘電物質が使用されてもよい。犠牲層１０６が、第１の誘電体層
１０５上に形成される。本発明の実施形態によれば、犠牲層１０６は、摂氏２００度の加
工温度（ｐｒｏｃｅｓｓ ｔｅｍｐｅｒａｔｕｒｅ）で形成される、窒化ケイ素などの誘
電物質から形成されてもよい。犠牲層１０６は、約１０ｎｍ〜約５０ｎｍの所定の厚さで
ある。本発明は、窒化ケイ素に限定されず、ケイ素又は二酸化ケイ素など、他の誘電体が
使用されてもよい。
二酸化ケイ素を含む絶縁層１０７が、犠牲層１０６上に形成され、第２の誘電体層１１
０が、絶縁層１０７上に形成される。第２の誘電体層１１０は、例えば、窒化ケイ素で作
られる。フォトレジスト層１１２が、第２の誘電体層１１０の上に形成される。次に、ビ
ア１１４が、下部電極１０４の上に延在するように、リソグラフィ・プロセスによって、
フォトレジスト層１１２、第２の誘電体層１１０、絶縁層１０７を貫いて犠牲層１０６ま
で形成される。犠牲層１０６は、この動作中、エッチング・ストップ層としての機能を果
たす。下部電極１０４は、誘電体充填層１０３を貫き、トランジスタ又はダイオード・タ
イプの絶縁デバイスなどの絶縁デバイス（図示せず）まで延在する。現在の実施形態で示
されているように、第１の誘電体層１０５は、単一の分離層であるが、本発明の別の実施
形態によれば、第１の誘電体層１０５は、２つの層を含んでもよい。
図１１は、製造プロセスの次の段階を示す。具体的には、図１１は、本発明の実施形態
の中で実施可能な、相変化メモリ細孔セルの絶縁層１０７を窪ませる動作を示す図である
。図１１では、フォトレジスト層１１２が除去され、絶縁層１０７が窪まされている（す
なわち、希薄ＢＯＥ又はフッ化水素酸を塗布して二酸化ケイ素を除去するなどの、選択的
エッチング・プロセスを使用して、第２の誘電体層１１０に対し後退するようエッチング
され、その結果、第２の誘電体層１１０の突出部１１０ａ及び１１０ｂが作られる）。フ
ォトレジスト層１１２は、典型的には、ストリッピング技術を使用して除去される。
図１２は、製造プロセスの次の段階を示す。具体的には、図１２は、本発明の実施形態
の中で実施可能な、相変化メモリ細孔セルの中でのコンフォーマル膜の堆積を示す図であ
る。図１２に示されているように、アモルファス・シリコンを含むコンフォーマル膜１１
６が、化学蒸着（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）を使
用してビア１１４の中に形成され、ビア１１４の下方の領域に空隙（すなわちキーホール
構造１１８）を形成するようピンチされる。キーホール構造１１８のサイズは、第２の誘
電体層１１０に対して絶縁層１０７が窪まされる量によって決まる。原子層堆積、物理層
堆積、低圧化学蒸着（ＬＰＣＶＤ：ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、又は高密度プラズマ化学蒸着（ＨＤＰＣＶＤ：ｈｉｇ
ｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉ
ｏｎ）などの他の手段がコンフォーマル膜１１６の堆積に使用されてもよい。
図１３では、コンフォーマル膜１１６が、反応性イオン・エッチング（ＲＩＥ：ｒｅａ
ｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）プロセスを使用して窪まされ、キーホール構造１
１８が、細孔１２０を形成するよう第１の誘電体層１０５の中へと、下方へ転移されてい
る。すなわち、コンフォーマル膜１１６は、キーホール構造１１８の幅によって決定され
る穴を有する。図のように、第１の誘電体層１０５は、コンフォーマル膜１１６を使用し
てエッチングされ、その結果、下部電極１０４の上面が露出する。
図１４では、絶縁層１０７及びコンフォーマル層１１６が、ウェット・エッチング・プ
ロセスによって除去されている。したがって、犠牲層１０６及び第１の誘電体層１０５の
中に形成された細孔１２０が露出している。図１４に示されているように、絶縁層１０７
、第２の誘電体層１１０及びコンフォーマル層１１６の除去後、細孔１２０は、犠牲層１
０６と、第１の誘電体層１０５との高さの合計に相当する高さである。
図１５は、本発明の実施形態の中で実施可能な、相変化メモリ細孔セルにおける相変化
物質の堆積動作を示す図である。相変化物質１２２の電着より前に、相変化物質１２２と
、下部電極１０４との十分な電気伝導を確保するために、スパッタリング・プロセスが実
行される。本発明の実施形態によれば、スパッタリング・プロセスの結果として、最上部
の角部の丸み及びテーパ状の角度は、第１の誘電体層１０５ではなく犠牲層１０６にある
。したがって、本発明の実施形態によれば、スパッタリング・プロセスによって生じるこ
とがある、細孔の角部が丸みを帯びる影響を吸収する層としての機能を、犠牲層１０６は
果たす。図１５に示されているように、相変化物質１２２が、犠牲層１０６の上に堆積さ
れ、細孔１２０内に充填される。相変化物質１２２は、エネルギーの印加によって電気特
性状態間を切り替え可能な物質である。本発明の実施形態によれば、相変化物質１２２は
、ゲルマニウム・アンチモン・テルル（ＧｅＳｂＴｅ）、又はガリウム（Ｇａ）／Ｓｂ、
インジウム（Ｉｎ）／Ｓｂ、Ｉｎ／セレン（Ｓｅ）、Ｓｂ／Ｔｅ、Ｇｅ／Ｔｅ、Ｉｎ／Ｓ
ｂ／Ｔｅ、Ｇａ／Ｓｅ／Ｔｅ、Ｓｎ／Ｓｂ／Ｔｅ、Ｉｎ／Ｓｂ／Ｇｅ、銀（Ａｇ）／Ｉｎ
／Ｓｂ／Ｔｅ、Ｇｅ／Ｓｂ／Ｓｅ／Ｔｅ、Ｔｅ／Ｇｅ／Ｓｂ／硫黄（Ｓ）の合金のうちの
１つで作られていてもよい。広範囲の合金組成物が使用され得る。
本発明の実施形態によれば、犠牲層１０６は、上のマスキング層（すなわち、絶縁層１
０７及び第２の誘電体層１１０）と比較して、選択的なウェット・エッチング速度を有す
る。本発明の実施形態によれば、犠牲層１０６は、摂氏約２００度の加工温度を有する窒
化ケイ素（ＳｉＮ）から形成され、第１の誘電体層１０５は、摂氏約４００度の加工温度
を有する窒化ケイ素から形成される。なお、本発明はこれに限定されず、適宜変化させて
よい。
図１６は、本発明の実施形態の中で実施可能な、相変化メモリ細孔セルの製造中に実行
される平坦化動作を示す図である。図１６では、化学機械研磨（ＣＭＰ）動作などの平坦
化動作（すなわち、第１のＣＭＰストップ・プロセス）が、細孔１２０の外の相変化物質
１２２を除去するために実行され、細孔１２０は相変化物質１２２で充填されたままにさ
れる。犠牲層１０６は、この動作中、ＣＭＰストップ層としての機能を果たす。犠牲層１
０６は、選ばれた相変化物質１２２よりも遅いＣＭＰ速度、及び細孔１２０を含む第１の
誘電体層１０５よりも速いＣＭＰ速度を有する物質から成る。第１の誘電体層１０５及び
犠牲層１０６がどちらも窒化ケイ素を含む場合、これはより強いＣＭＰストップ層を作る
。
図１７では、第２のＣＭＰストップ・プロセスが、犠牲層１０６を除去するために実行
されている。第２のＣＭＰストップ・プロセスは、犠牲層１０６を徐々に研磨除去して、
第１の誘電体層１０５を残す。図１７に示されているように、細孔１２０は、垂直配向さ
れ、これにより、相変化メモリ細孔セル１００を完全アモルファス状態に変えるために必
要なリセット電流の量が削減される。本発明の実施形態によれば、細孔１２０は均一な幅
である。細孔１２０の均一な幅は、約１ｎｍ〜約４０ｎｍである。本発明の実施形態によ
れば、細孔１２０は、実質的に垂直な側壁１２０ａ及び１２０ｂを含む。一実施形態によ
れば、側壁１２０ａ及び１２０ｂそれぞれの角度は、約７５度〜約９０度である。さらに
示されているように、第２のＣＭＰストップ・プロセスの結果として、細孔１２０は、第
１の誘電体層１０５の高さと同じ高さである。本発明の細孔１２０は、改善されたプロフ
ァイルを有する。すなわち、角部の丸みが軽減され、従来技術のものよりも強く垂直配向
される。
図１８は、製造プロセスの次の段階を示す。具体的には、図１８では、上部電極層１２
４がメモリ細孔セル１００の上に形成されている。本発明の実施形態によれば、上部電極
層１２４は、例えば窒化チタンから形成される。図１９では、続いて上部電極層１２４が
、分離のためにパターニングされ、その結果、上部電極１２６が形成される。細孔１２０
は、上部電極１２６及び下部電極１０４と直接接触している。
本発明は、相変化物質を堆積させる前に実行されるスパッタリング動作の実行によって
通常生じる、細孔の角部が丸みを帯びる影響を吸収する層としての機能を果たす、犠牲層
を用いる製造方法の結果として、改善された垂直の細孔構造を有する相変化メモリ細孔セ
ルを提供する。さらに、犠牲層は、制御可能なＣＭＰストップ層ともなる。
本願明細書で使用される専門用語は、特定の実施形態を説明するためのものでしかなく
、本発明の限定となることは目的としていない。本願明細書で使用される、単数形「ａ」
、「ａｎ」及び「ｔｈｅ」は、文脈によりそうでないことが明確に示されていない限り、
複数形も含むものとする。さらに、当然のことながら、「含む」若しくは「含んでいる」
又はその両方の用語は、本明細書で使用されるとき、記載された機能、完全体、ステップ
、動作、構成要素、若しくは部品、又はその何れかの組み合わせの存在を指定するが、１
つ以上の他の機能、完全体、ステップ、動作、構成部品、若しくはそのグループ、又はそ
の何れかの組み合わせの存在又は追加を除外するものではない。
以下の特許請求の範囲のミーンズ又はステップ・プラス・ファンクション構成要素すべ
ての対応する構造、物質、動作、及び等価物は、明確に請求されている他の請求される構
成要素とともに機能を実行する任意の構造、物質、又は動作を含むものとする。本発明の
記載は、例証及び説明のために示されたものであるが、包括的であることも、開示された
形態の発明に限定されることも目的としていない。当業者には、本発明の範囲及び意図か
ら逸脱することのない、多数の変更及び変形が明らかであろう。実施形態は、本発明の原
理及び実際の用途をもっともよく説明して、当業者が、意図される特定の用途に適する様
々な変更を用いた様々な実施形態に関して、本発明を理解できるように選ばれ、記載され
た。
本願明細書で示されたフロー図は、１つの例にすぎない。この図又はそこに記載されて
いるステップ（若しくは動作）には、本発明の意図から逸脱することのない、多数の変形
があり得る。例えば、ステップが、異なる順序で実行されてもよく、又はステップが追加
、削除、若しくは変更されてもよい。こうした変形のすべてが、請求される発明の一部と
見なされる。
本発明の好適な実施形態が記載されたが、当然のことながら、現在及び将来の両方にお
いて、当業者が、続く特許請求の範囲に記載の範囲内に入る様々な改良及び強化を行うこ
とがあり得る。この特許請求の範囲は、最初に記載された本発明の適切な保護を維持する
と解釈されるべきである。

Claims (12)

  1. 下部電極を含む下部電極層と、
    前記下部電極層の上に形成されたメモリ・セル層と、
    を含む相変化メモリ細孔セルであって、前記メモリ・セル層は、
    前記下部電極層の上に形成された誘電体層と、
    前記誘電体層の上に形成され、前記下部電極から離れている上部電極と、
    を含み、前記誘電体層は、垂直配向され前記上部電極及び前記下部電極により境界を付けられている細孔を含み、前記細孔は、前記上部電極との境界の角部が丸みを帯びる影響が吸収されて垂直配向されていて、前記上部電極及び前記下部電極と電気的に連絡しており、前記細孔は、電気特性状態間を切り替え可能な相変化物質を含む、相変化メモリ細孔セル。
  2. 前記細孔は、前記上部電極及び前記下部電極と直接接触している、請求項１に記載の相変化メモリ細孔セル。
  3. 前記細孔は、均一な幅である、請求項２に記載の相変化メモリ細孔セル。
  4. 前記細孔の前記均一な幅は、１ｎｍ〜４０ｎｍの間である、請求項３に記載の相変化メモリ細孔セル。
  5. 前記細孔は、垂直な側壁を含み、側壁はそれぞれ、前記上部電極との境界の面に対して７５度〜９０度の角度を有する、請求項２に記載の相変化メモリ細孔セル。
  6. 前記細孔は、前記誘電体層の高さと同じ高さである、請求項２に記載の相変化メモリ細孔セル。
  7. １つ以上の相変化メモリ要素と、
    前記１つ以上の相変化メモリ要素のうちの１つと接触している下部電極と、
    前記１つ以上の相変化メモリ要素のうちの１つと接触し、前記下部電極から離れている上部電極と、
    を含むメモリ・デバイスであって、
    相変化メモリ要素はそれぞれ、
    前記下部電極の上に形成された誘電体層
    を含み、前記誘電体層は、垂直配向され前記上部電極及び前記下部電極により境界を付けられている細孔を含み、前記細孔は、前記上部電極との境界の角部が丸みを帯びる影響が吸収されて垂直配向されていて、前記上部電極及び前記下部電極と電気的に連絡しており、前記細孔は、電気特性状態間を切り替え可能な相変化物質を含む、メモリ・デバイス。
  8. 前記細孔は、前記上部電極及び前記下部電極と直接接触している、請求項７に記載のメモリ・デバイス。
  9. 前記細孔は、均一な幅である、請求項８に記載のメモリ・デバイス。
  10. 前記細孔の前記均一な幅は、１ｎｍ〜４０ｎｍの間である、請求項９に記載のメモリ・デバイス。
  11. 前記細孔は、垂直な側壁を含み、側壁はそれぞれ、前記上部電極との境界の面に対して７５度〜９０度の角度を有する、請求項８に記載のメモリ・デバイス。
  12. 前記細孔は、前記誘電体層の高さと同じ高さである、請求項８に記載のメモリ・デバイス。
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