JP2007173725A - 積層型電子部品およびその製造方法 - Google Patents
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Abstract
【解決手段】層間誘電体層の積層数をn(ただし、n≧100)とした場合に、電極端部Wfeにおける電極厚みの平均値Tfeと、電極中央部Wfcにおける電極厚みの平均値Tfcとに関し、下側外層部側および上側外層部側から、それぞれ15層目までの合計30層の各内部電極層において、0.4≦Tfe/Tfc≦0.8の関係であり、前記下側外層部側から、n/2層目(ただし、nが奇数の場合には、n/2+0.5層目)の層間誘電体層を中心とした上下15層の合計30層の各内部電極層において、0.9≦Tfe/Tfc≦1.0の関係である積層型電子部品。
【選択図】図2
Description
内部電極層と層間誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品であって、
前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成され、前記内部電極層が露出している一対の端面には、一対の端子電極が形成されており、
一対の前記端子電極が形成された端面と平行な面で前記素子本体を切断した際における切断面において、
前記層間誘電体層の積層数をn(ただし、n≧100)、
前記切断面における前記内部電極層の長さ方向において、全電極長さに対し、前記内部電極層の端部から、それぞれ10%の長さを占める部分を電極端部Wfeとし、それ以外の部分を電極中央部Wfcとし、
前記電極端部Wfeにおける電極厚みの平均値をTfe、前記電極中央部Wfcにおける電極厚みの平均値をTfcとした場合に、
前記下側外層部側および前記上側外層部側から、それぞれ15層目までの合計30層の各内部電極層において、前記Tfe、Tfcが、0.4≦Tfe/Tfc≦0.8の関係であり、
前記下側外層部側から、n/2層目(ただし、nが奇数の場合には、n/2+0.5層目)の層間誘電体層を中心とした上下15層の合計30層の各内部電極層において、前記Tfe、Tfcが、0.9≦Tfe/Tfc≦1.0の関係であることを特徴とする。
内部電極層と層間誘電体層とが交互に積層された内層部、前記内層部の積層方向の上端面に配置され、外側誘電体層から構成される上側外層部、および、前記内層部の積層方向の下端面に配置され、外側誘電体層から構成される下側外層部、からなる素子本体と、
前記素子本体の積層方向に平行な一対の対向する端面に形成された一対の端子電極と、
を有する積層型電子部品を製造する方法であって、
焼成後に前記層間誘電体層となる層間グリーンシートを形成する工程と、
焼成後に前記外側誘電体層となる外側グリーンシートを形成する工程と、
前記層間グリーンシートの表面に、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
前記電極ペースト膜を有する層間グリーンシートを、前記層間グリーンシートの合計の積層数がn(ただし、n≧100)層となるように積層し、内層部用積層体を得る工程と、
前記内層部用積層体の積層方向の上端面および下端面に前記外側グリーンシートを積層し、グリーンチップを得る工程と、
前記グリーンチップを焼成し、素子本体を得る工程と、
前記素子本体の積層方向に平行な一対の対向する端面に、一対の端子電極を形成する工程と、を有し、
前記素子本体において、一対の前記端子電極を形成した面と垂直な方向を長さ方向とし、前記素子本体の積層方向および長さ方向と垂直な方向を幅方向とした場合に、
前記内層部用積層体の積層方向の上端面および下端面から、それぞれm層目(ただし、mは、3以上、30以下)までに位置することとなる電極ペースト膜に関し、
前記電極ペースト膜の幅方向端部から、所定の長さを占める部分を電極ペースト膜端部Wge、それ以外の部分を電極ペースト膜中央部Wgc(ただし、0.05≦Wge/Wgc≦0.3)とし、前記電極ペースト膜端部Wgeにおける電極ペースト膜の厚みの平均値をTge、前記電極ペースト膜中央部Wgcにおける電極ペースト膜の厚みの平均値をTgcとした場合に、前記Tge、Tgcを0.2≦Tge/Tgc≦0.7の関係とする。
図1は本発明の一実施形態に係る積層セラミックコンデンサの断面図、
図2は図1に示すII−II線に沿う積層セラミックコンデンサの概略断面図、
図3(A)、図3(B)、図3(C)は内部電極層の微細構造を示す要部拡大図、
図4(A)、図4(B)は積層セラミックコンデンサの平側クラックを説明するための図である。
図1に示すように、本発明の一実施形態に係る積層セラミックコンデンサ1は、層間誘電体層2と内部電極層3とが交互に積層された構成のコンデンサ素子本体10を有する。このコンデンサ素子本体10の両側端部には、素子本体10の内部で交互に配置された内部電極層3と各々導通する一対の端子電極4,4が形成してある。内部電極層3は、各側端面がコンデンサ素子本体10の対向する2端部の表面に交互に露出するように積層してある。一対の端子電極4,4は、コンデンサ素子本体10の両端部に形成され、交互に配置された内部電極層3の露出端面に接続されて、コンデンサ回路を構成する。
層間誘電体層2および外側誘電体層20は、誘電体磁器組成物で構成される。誘電体層2,20を構成する誘電体磁器組成物の組成は、特に限定されないが、たとえば、{(Ba(1−x−y) Cax Sry )O}A (Ti(1−z) Zrz )B O2 で表される誘電体酸化物を含む主成分を有するものが挙げられる。なお、A,B,x,y,zは、いずれも任意の範囲である。誘電体磁器組成物中に主成分と共に含まれる副成分としては、Sr,Y,Gd,Tb,Dy,V,Mo,Ho,Yb,Zn,Cd,Ti,Sn,W,Ba,Ca,Mn,Mg,Cr,Si,およびPの酸化物から選ばれる1種類以上を含む副成分が例示される。
内部電極層3に含有される導電材は特に限定されないが、誘電体層2,20の構成材料として、耐還元性を有する材料を使用する場合には、卑金属を用いることができる。導電材として用いる卑金属としては、Ni、Cu、Ni合金またはCu合金が好ましい。内部電極層3の主成分をNiなどの卑金属にした場合には、誘電体が還元されないように、低酸素分圧(還元雰囲気)で焼成するという方法がとられている。
次いで、内部電極層3の微細構造について、図2、図3(A)〜図3(C)を使用して説明する。図2は、図1に示すII−II線に沿う概略断面図(長さ方向の断面図)であり、図3(A)〜図3(C)は、内部電極層3の微細構造を示す要部拡大図である。なお、図2においては、図1と比較して、素子本体10の内部の構造を簡素化して表してある。また、図2に示す断面においては、内部電極層3は各側端面に露出することなく、両側面に配置された側面余白部22により保護された構成となっている。この側面余白部22は、層間誘電体層2や外側誘電体層20と同様に誘電体磁器組成物で構成されている。
すなわち、外層側に位置する内部電極層に関し、図2、図3(A)に示す、電極端部Wfeにおける電極厚みの平均値をTfe[μm]、電極中央部Wfcにおける電極厚みの平均値をTfc[μm]とした場合に、これらTfe、Tfcの比である電極厚み比(Tfe/Tfc)を、0.4≦Tfe/Tfc≦0.8の関係、好ましくは0.45≦Tfe/Tfc≦0.75の関係とする。つまり、本実施形態では、外層側に位置する内部電極層を図3(A)に示すように、幅方向(W方向)の端部に向かって厚みが薄くなっていくような構成とする。なお、図3は内部電極層3の要部拡大断面図である。
すなわち、中心部に位置する内部電極層における電極厚み比(Tfe/Tfc)を、0.9≦Tfe/Tfc≦1.0の関係、好ましくは0.91≦Tfe/Tfc≦0.99の関係とする。つまり、中心部に位置する内部電極層は、図3(A)〜図3(C)に示すような、電極端部Wfeに向かって、その厚みが除々に薄くなるような構成ではなく、実質的にその厚みが平坦となるように形成する。
端子電極4に含有される導電材は特に限定されないが、通常、CuやCu合金あるいはNiやNi合金等を用いる。なお、AgやAg−Pd合金等も、もちろん使用可能である。なお、本実施形態では、安価なNi,Cuや、これらの合金を用いることができる。
端子電極4の厚さは用途等に応じて適宜決定されればよいが、通常、10〜50μm程度であることが好ましい。
次に、本発明の一実施形態に係る積層セラミックコンデンサの製造方法について説明する。
(1)まず、焼成後に図1に示す層間誘電体層2を構成することになるセラミックグリーンシート(層間グリーンシート)を製造するために、層間グリーンシート用ペーストを準備する。
層間グリーンシート用ペーストは、誘電体磁器組成物原料を塗料化することにより調製される。層間グリーンシート用ペーストは、誘電体磁器組成物原料と有機ビヒクルとを混練した有機系の塗料であってもよく、水系の塗料であってもよい。
このようにして製造された本発明の積層セラミックコンデンサは、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。
たとえば、上述した実施形態では、本発明に係る積層型電子部品として積層セラミックコンデンサを例示したが、本発明に係る積層型電子部品としては、積層セラミックコンデンサに限定されず、上記構成を有するものであれば何でも良い。
層間グリーンシート用ペースト、外側グリーンシート用ペーストの作製
まず、出発原料として、主成分原料としてのBaTiO3 粉末と、副成分原料としてのMgO、MnO、Y2 O3 、V2 O5 、SiO2 およびCr2 O3 とを準備した。そして、これらの出発原料をボールミルにより16時間湿式混合することにより、誘電体磁器組成物原料を調製した。
Ni粒子:44.6重量部と、テルピネオール:52重量部と、エチルセルロース:3重量部と、ベンゾトリアゾール:0.4重量部とを、3本ロールにより混練し、スラリー化して電極層用ペーストを作製した。
まず、層間グリーンシート用ペーストを用いて、PETフィルム上に、乾燥後の厚みが2.5μmとなるように層間グリーンシートを形成した。そして、この上に電極層用ペーストを用いて、電極ペースト膜を所定パターンで印刷した後、PETフィルムからシートを剥離した。
すなわち、まず、図2に示す幅方向(W方向)における、外側電極ペースト膜の幅方向端部から、所定の長さを占める部分を電極ペースト膜端部Wgeと、それ以外の部分である電極ペースト膜中央部Wgcとの比である、外側電極ペースト膜長さ比(Wge/Wgc)をWge/Wgc=0.10とした。さらに、電極ペースト膜端部Wgeの厚みTgeと、電極ペースト膜中央部Wgcの厚みTgcとの比である、外側電極ペースト膜厚み比(Tge/Tgc)がTge/Tgc=0.5となるように設定した。
具体的には、電極ペースト膜端部Wgeにおける電極ペースト膜の厚みTgeが0.6μm、電極ペースト膜中央部Wgcにおける電極ペースト膜の厚みTgcが1.2μmとなるように、2種類の印刷製版を用いて2度印刷する方法により、外側電極ペースト膜を形成した。本実施例では、このような方法により形成した外側電極ペースト膜の積層数をそれぞれ変化させ、複数の試料(表1に示す試料番号1〜6)を調製した。
脱バインダ処理条件は、昇温速度:30℃/時間、保持温度:250℃、温度保持時間:8時間、雰囲気:空気中とした。
焼成条件は、昇温速度:200℃/時間、保持温度:1250℃、温度保持時間:2時間、冷却速度:300℃/時間、雰囲気ガス:加湿したN2 +H2 混合ガス(酸素分圧:10−2Pa)とした。
アニール条件は、昇温速度:200℃/時間、保持温度:1000℃、温度保持時間:2時間、冷却速度:300℃/時間、雰囲気ガス:加湿したN2 ガス(酸素分圧:10−1Pa)とした。
なお、焼成およびアニールの際の雰囲気ガスの加湿には、水温を5〜75℃としたウエッターを用いた。
得られたコンデンサ試料を、その切断面が、図2に示す断面(端子電極4を形成した端面に平行な面)となるように切断し、その切断面を研磨した。そして、その研磨面について、顕微鏡により観察を行い、上述した実施形態に記載した方法に従い、図2に示す外層側に位置する各内部電極層の電極厚み比(Tfe/Tfc)と、中心部に位置する各内部電極層の電極厚み比(Tfe/Tfc)と、をそれぞれ測定した。結果を表1に示す。
容量ばらつきは、まず、10000個のコンデンサ試料に対し、基準温度25℃において、デジタルLCRメータにて、周波数1kHz、入力信号レベル1.0Vrmsの条件下で静電容量を測定した。そして、10000個の試料の測定結果を平均することにより、平均容量を求めた。次いで、平均容量に対し、静電容量が±10%の範囲から外れた試料の割合を求め、これを容量ばらつきとした。本実施例においては、容量ばらつきが0%(すなわち、10000個の試料のうち、静電容量が±10%の範囲から外れた試料が0個)であった試料を良好と判断した。結果を表1に示す。なお、表1においては、容量ばらつきが0%となった試料を「○」で示し、一方、容量ばらつきが0%を超えた試料(すなわち、容量ばらつきが発生した試料)を「×」で示した。
得られた各コンデンサ試料について、焼上げ素地を研磨し、図2に示す断面(端子電極4を形成した端面に平行な面)を目視にて観察することにより、平側クラックの発生の有無を確認した。本実施例では、図4(A)または図4(B)に示すような、平面(上面または下面)から、素子本体内部を経て、側面(端子電極4を形成していない端面)にかけて発生したクラックを平側クラックとし、その発生の有無を確認した。平側クラックの有無の確認は、100個のコンデンサ試料について行った。外観検査の結果、100個のコンデンサ試料に対する、平側クラックの発生した試料の数を求めた。結果を表1に示す。
層間グリーンシート上に電極ペースト膜を形成する際に、内層部積層体の積層方向の上端面および下端面から、それぞれ15層目(すなわち、m=15)までを、以下の条件により作製される外側電極ペースト膜で形成した以外は、実施例1の試料番号4と同様にして、積層セラミックコンデンサの試料(試料番号7〜10)を作製した。すなわち、実施例2においては、外側電極ペースト膜厚み比をTge/Tgc=0.5に固定し、外側電極ペースト膜長さ比(Wge/Wgc)を表2のように変化させることにより、複数の積層セラミックコンデンサの試料(試料番号7〜10)を作製した。そして、得られたコンデンサ試料について、実施例1と同様にして評価を行った。結果を表2に示す。
層間グリーンシート上に電極ペースト膜を形成する際に、内層部積層体の積層方向の上端面および下端面から、それぞれ15層目(すなわち、m=15)までを、以下の条件により作製される外側電極ペースト膜で形成した以外は、実施例1の試料番号4と同様にして、積層セラミックコンデンサの試料(試料番号11〜14)を作製した。すなわち、実施例3においては、外側電極ペースト膜長さ比をWge/Wgc=0.10に固定し、外側電極ペースト膜厚み比(Tge/Tgc)を表3のように変化させることにより、複数の積層セラミックコンデンサの試料(試料番号11〜14)を作製した。なお、実施例3においては、電極ペースト膜中央部Wgcの厚みTgcを1.2μmに固定し、電極ペースト膜端部Wgeの厚みTgeを変化させることにより、Tge/Tgcを調整した。そして、得られたコンデンサ試料について、実施例1と同様にして評価を行った。結果を表3に示す。
10… コンデンサ素子本体
2… 層間誘電体層
20… 外側誘電体層
22… 側面余白部
3… 内部電極層
4… 端子電極
100… 内層部
200… 外層部
Claims (5)
- 内部電極層と層間誘電体層とが交互に積層された内層部と、
前記内層部の積層方向の上端面および下端面に配置され、外側誘電体層から構成される上側外層部および下側外層部と、からなる素子本体を有する積層型電子部品であって、
前記内部電極層は、前記素子本体の積層方向に平行な一対の対向する端面に、交互に露出するように形成され、前記内部電極層が露出している一対の端面には、一対の端子電極が形成されており、
一対の前記端子電極が形成された端面と平行な面で前記素子本体を切断した際における切断面において、
前記層間誘電体層の積層数をn(ただし、n≧100)、
前記切断面における前記内部電極層の長さ方向において、全電極長さに対し、前記内部電極層の端部から、それぞれ10%の長さを占める部分を電極端部Wfeとし、それ以外の部分を電極中央部Wfcとし、
前記電極端部Wfeにおける電極厚みの平均値をTfe、前記電極中央部Wfcにおける電極厚みの平均値をTfcとした場合に、
前記下側外層部側および前記上側外層部側から、それぞれ15層目までの合計30層の各内部電極層において、前記Tfe、Tfcが、0.4≦Tfe/Tfc≦0.8の関係であり、
前記下側外層部側から、n/2層目(ただし、nが奇数の場合には、n/2+0.5層目)の層間誘電体層を中心とした上下15層の合計30層の各内部電極層において、前記Tfe、Tfcが、0.9≦Tfe/Tfc≦1.0の関係であることを特徴とする積層型電子部品。 - 前記層間誘電体層の厚みが3μm以下である請求項1に記載の積層型電子部品。
- 前記内部電極層の平均厚みが2μm以下である請求項1または2に記載の積層型電子部品。
- 前記内部電極層に含まれる導電材がNiまたはNi合金である請求項1〜3のいずれかに記載の積層型電子部品。
- 内部電極層と層間誘電体層とが交互に積層された内層部、前記内層部の積層方向の上端面に配置され、外側誘電体層から構成される上側外層部、および、前記内層部の積層方向の下端面に配置され、外側誘電体層から構成される下側外層部、からなる素子本体と、
前記素子本体の積層方向に平行な一対の対向する端面に形成された一対の端子電極と、
を有する積層型電子部品を製造する方法であって、
焼成後に前記層間誘電体層となる層間グリーンシートを形成する工程と、
焼成後に前記外側誘電体層となる外側グリーンシートを形成する工程と、
前記層間グリーンシートの表面に、焼成後に内部電極層となる電極ペースト膜を形成する工程と、
前記電極ペースト膜を有する層間グリーンシートを、前記層間グリーンシートの合計の積層数がn(ただし、n≧100)層となるように積層し、内層部用積層体を得る工程と、
前記内層部用積層体の積層方向の上端面および下端面に前記外側グリーンシートを積層し、グリーンチップを得る工程と、
前記グリーンチップを焼成し、素子本体を得る工程と、
前記素子本体の積層方向に平行な一対の対向する端面に、一対の端子電極を形成する工程と、を有し、
前記素子本体において、一対の前記端子電極を形成した面と垂直な方向を長さ方向とし、前記素子本体の積層方向および長さ方向と垂直な方向を幅方向とした場合に、
前記内層部用積層体の積層方向の上端面および下端面から、それぞれm層目(ただし、mは、3以上、30以下)までに位置することとなる電極ペースト膜に関し、
前記電極ペースト膜の幅方向端部から、所定の長さを占める部分を電極ペースト膜端部Wge、それ以外の部分を電極ペースト膜中央部Wgc(ただし、0.05≦Wge/Wgc≦0.3)とし、前記電極ペースト膜端部Wgeにおける電極ペースト膜の厚みの平均値をTge、前記電極ペースト膜中央部Wgcにおける電極ペースト膜の厚みの平均値をTgcとした場合に、前記Tge、Tgcを0.2≦Tge/Tgc≦0.7の関係とする積層型電子部品の製造方法。
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