JP2007155729A - 特にマイクロ電気機械形式の容量センサを読み取るための装置及び方法 - Google Patents

Abstract

【課題】従来の問題を解決可能な装置及び方法を提供する。
【解決手段】容量センサの読取装置は、容量センサ（１０１）を駆動する電気読取信号（Ｖ_ＲＤ）を供給する信号発生源（１０４，Ｃ１，Ｃ２）と、電気読取信号（Ｖ_ＲＤ）の変化に応答して、容量センサ（１０１）の容量変化（ΔＣ_Ｓ）と関連付けられた電気出力信号（Ｖ_ＯＭ）を発生させる離散時間検知回路（１０７）とを有する。装置は、電気読取信号（Ｖ_ＲＤ）を基に、変調された電気読取信号（Ｖ_ＲＤＭ）を発生させて、それを容量センサ（１０１）へ供給する変調器段（１０５，１０６）と、検知回路（１０７）へ接続され、電気出力信号（Ｖ_ＯＭ）を復調して、復調された電気出力信号（Ｖ_ＯＤ）を発生させる復調器段（１１０）と、その電気出力信号（Ｖ_ＯＤ）を基に、フィルタ処理された電気出力信号（Ｖ_ＯＣ）を発生させる低域通過フィルタ処理段（１１２）とを更に有する。
【選択図】図７

Description

本発明は、特にマイクロ電気機械形式の容量センサを読み取るための装置及び方法に関する。

知られているように、容量センサの使用は、消費量の低減が基本的な目標であるところの多数の用途に広がり続けている。例えば、様々な形式の容量性慣性マイクロ電気機械システム（ＭＥＭＳ）センサが、バッテリーによって自立的に電源供給される、例えば携帯電話、パームトップ・コンピュータ、デジタル式のカムコーダ及びカメラといった、幅広い持ち運び可能な電子装置でますます頻繁に使用されている。明らかに、この分類の場合には、消費量の低減が装置の自立性を高めるために必須である。

電力吸収を最低限とするために、非常に頻繁に、容量センサ用の従来の連続時間読取回路は、低い供給電圧及び極めて低い電流消費を伴う動作に、より一層適するスイッチキャパシタ（ＳＣ）読取回路によって置換されてきた。同じ方法で、読取技術は、読取の精度及び感度を最適化するために発展してきた。例えば、所謂「相関二重サンプリング（ＣＤＳ）」技術は、用いられる電子機器（通常、荷電増幅器を含む荷電電圧変換器）の起こり得るオフセット及び低周波雑音（１／ｆ雑音、又はフリッカ雑音）によって引き起こされる外乱の有効な除去を可能にする。

一例として、図１〜３は、ＣＤＳ技術を用いて差動ＭＥＭＳ形式の容量性慣性センサ１を読み取るための様々なステップを示す。具体的には、図１〜３において、慣性センサ１は、等価回路図により表され、慣性センサ１の駆動端子１ｃを形成する第１の共通端子を有する第１の検知キャパシタ２ａ及び第２の検知キャパシタ２ｂを有する。第１の検知キャパシタ２ａ及び第２の検知キャパシタ２ｂの第２の端子は、夫々、慣性センサ１の第１の検知端子１ａと第２の検知端子１ｂとを形成する。具体的には、２つのキャパシタ２ａ、２ｂは、差動的に変化する容量を有する。即ち、それらは、慣性センサ１が検知されるべき量を受けていない停止時には同じ容量Ｃ_Ｓを有し、慣性センサ１が所定の軸に沿って量を検知する場合には等しい振幅及び逆符号の容量変化を示す。

読取回路３は、慣性センサ１へ結合され、信号発生源４と、荷電電圧変換器５と、キャンセリング段７とを有する。

信号発生源４は、慣性センサ１の駆動端子１ｃへ接続されており、ステップ読取電圧Ｖ_ＲＤを供給する。

荷電電圧変換器５は、第１の入力と第１の出力との間に接続された積分キャパシタ１１ａと、第２の入力と第２の出力との間に接続された積分キャパシタ１１ｂとを有する完全差動スイッチキャパシタ荷電増幅器１０を有する。更に、荷電増幅器１０の第１の入力及び第２の入力は、夫々、慣性センサ１の第１の検知端子１ａ及び第２の検知端子１ｂへ接続されている。

キャンセリング段７は、荷電増幅器１０の第１の出力へ及び第２の出力へ直列に夫々接続された第１の保持キャパシタ１２ａ及び第２の保持キャパシタ１２ｂを有する。更に、第１の保持キャパシタ１２ａ及び第２の保持キャパシタ１２ｂの端子は、夫々、読取回路３の第１の出力３ａと、第２の出力３ｂとを形成する。

第１のステップ、即ちリセットステップで、信号発生源４（ここでは、点線により示される。）は、慣性センサ１の駆動端子１ｃへ接地値を送る。荷電増幅器１０の第１の入力及び第２の入力は、代わりに、一定基準電圧Ｖ_ＲＥＦを供給する基準ライン１５へ至らされ、一方、第１の出力及び第２の出力は短絡される。この目的のために、基準ライン１５と、荷電増幅器１０の夫々の入力との間に接続された第１のリセットスイッチ１６ａ、１６ｂと、荷電増幅器１０自体の出力の間に配置された第２のリセットスイッチ１６ｃとは、閉じられた状態となる。

第２のステップ、即ちオフセット相殺（キャンセリング）ステップで、第１のリセットスイッチ１６ａ、１６ｂ及び第２のリセットスイッチ１６ｃは開かれた状態であり、一方、慣性センサ１の駆動端子１ｃは、依然として接地電圧に保たれたままである。更に、基準ライン１５と第１の出力３ａとの間に接続された第１のキャンセリングスイッチ１８ａと、基準ライン１５と第２の出力３ｂとの間に接続された第２のキャンセリングスイッチ１８ｂとは閉じられる。この方法では、荷電増幅器１０によって導入される起こり得るオフセットや、例えば１／ｆ雑音などの如何なる起こり得る外乱も、荷電増幅器１０自体によって出力間にキャンセリング電圧Ｖ_Ｃを生ずる。キャンセリング電圧Ｖ_Ｃは、実際には、第１の保持キャパシタ１２ａで及び第２の保持キャパシタ１２ｂで蓄えられる。

最後に、第３のステップ、即ち検知ステップが実行される。この場合に、第１のリセットスイッチ１６ａ、１６ｂ、第２のリセットスイッチ１６ｃ、及びキャンセリングスイッチ１８ａ、１８ｂは開かれ、（実線で表される）信号発生源は、慣性センサ１の駆動端子１ｃへステップ読取電圧Ｖ_ＲＤを供給する。第１の検知キャパシタ２ａ及び第２の検知キャパシタ２ｂを介して、慣性センサ１の容量不均衡に関連付けられた第１の検知電荷Ｑ_Ａ及び第２の検知電荷Ｑ_Ｂは、夫々、荷電増幅器１０の入力へ供給され、荷電増幅器１０によるオフセット及び雑音の寄与を含むラフ出力電圧Ｖ_ＯＤに変換される。キャンセリング段７は、第１の保持キャパシタ１２ａ及び第２の保持キャパシタ１２ｂによって蓄えられたキャンセリング電圧Ｖ_Ｃを引く。読取電圧Ｖ_ＲＤのステップに応答して、次に、読取回路３は、電子機器によって導入されるオフセット及び低周波雑音の寄与による影響を実質的に受けない補正出力電圧Ｖ_ＯＣを供給する。

しかし、前出の外乱を除去した効果にも関わらず、ＣＤＳ技術は、荷電増幅器１０の上流で発生した低周波外乱の抑制をすることができない。この外乱は、異なる起源を有するが、基本的に、慣性センサ１によって実行される電荷（Ｑ_Ａ、Ｑ_Ｂ）の注入による電流と並行して供給される差動外乱電流Ｉ_Ｄの形をとる（外乱は、図４において電流発生源２０によって概略的に表される。）。具体的には、外乱の重要な発生源は、開かれた場合でさえ（数ナノアンペアまでの強さの）分散電流を有する第１のリセットスイッチによって表される。更に、問題は、全体的な寸法をも低減する必要性が、漏れ電流により悩まされるところの非常に短いチャネルを有するＭＯＳトランジスタをスイッチとして用いる方向に後押しするので、ますますより一層重大となる。外乱の他の原因は、構成要素の必然の温度ドリフト及び経年変化であり、疑似的な抵抗経路が慣性センサ１内に形成されうる。

本発明は、前出の欠点が解決されることを可能にする、容量センサを読み取るための装置及び方法を提供することを目的とする。

本発明に従って、容量センサを読み取るための装置及び方法は、夫々、請求項１及び１８で定められるように提供される。

本発明により、従来問題であった荷電増幅器の上流で発生する外乱を抑制することが可能な装置及び方法を提供することが可能となる。

本発明のより良い理解のために、以下、限定されない例として提供されるそれらの実施例について、添付の図面を参照して説明する。

加速度を検出すための機器が、図５に表されており、参照番号１００によって示されている。この機器は、差動容量ＭＥＭＳ形式の慣性センサ１０１と、慣性センサ１０１へ結合された読取装置１０３とを有する。しかし、後述される例は、本発明が如何なる形式の容量センサをも読み取るために使用されうる範囲で限定されると考えられてはいけない。

慣性センサ１０１は、それ自体は知られているものであって、実際には第１の検知キャパシタ１０２ａ及び第２の検知キャパシタ１０２ｂを形成するように（図７参照。）、固定物体（図示せず。）に対して移動可能で、その固定物体へ容量的に結合された可動物体（図示せず。）を有する。第１の検知キャパシタ１０２ａ及び第２の検知キャパシタ１０２ｂの容量は、固定物体に対する可動物体の相対的な位置に依存し、微分式（ｄｉｆｆｅｒｅｎｔｉａｌ ｗａｙ）に変化する。実際には、第１の検知キャパシタ１０２ａ及び第２の検知キャパシタ１０２ｂは、慣性センサ１が検知されるべき量を受けていない場合に同じ停止（ｒｅｓｔ）容量Ｃ_Ｓを有し、慣性センサ１が所定の軸に沿って加速度を検知する場合には等しい振幅及び逆符号の容量変化ΔＣ_Ｓを示す。図５には、慣性センサ１により引き起こされる外乱が電流発生器によって概略的に表される。電流発生器は、外乱電流Ｉ_Ｄを読取装置１０３の入力に注入する。

読取装置１０３は、離散時間形式の装置であって、信号発生源１０４と、変調器段１０５と、検知回路１０７と、復調器回路１１０と、低域通過フィルタ１１２とを有する。更に、位相発生器段１１３は、読取装置１０３の異なる構成要素の協調動作に必要な複数のタイミング信号Ｓ_１〜Ｓ_６を発生させる。より詳細には、位相発生器段１１３は、発振器１１３ａと、発振器１１３によって制御される複数のタイマモジュールＣ１〜Ｃ６とを有する。タイマモジュールの夫々は、夫々のタイミング信号Ｓ_１〜Ｓ_６を発生させる。

信号発生源１０４は、望ましくは、本実施例では供給電圧Ｖ_ＤＤ（例えば３Ｖ）に等しい、利用可能な最大ダイナミクスに等しい振幅のステップ読取電圧Ｖ_ＲＤを供給する。

変調器段１０５は、信号発生源１０４と慣性センサ１０１との間に配置されており、読取電圧Ｖ_ＲＤを変調して、それを＋１及び−１で交互に夫々の読取周期で乗算する（例えば、読取周波数は１０から１００ｋＨｚの間に含まれる。）。実際には、方形波変調された読取電圧Ｖ_ＲＤＭが、変調器段１０５の出力には存在し、慣性センサ１０１へ供給される。慣性センサ１０１の読取は、変調された読取電圧Ｖ_ＲＤＭの夫々の端（立ち上がり区間及び立ち下がり区間）で実行される。

検知回路１０７は、荷電電圧変換器１０８及びキャンセリング段１０９を有する。

スイッチキャパシタ形式の荷電電圧変換器１０８は、慣性センサ１０１の下流に設置される。具体的には、荷電電圧変換器１０８は、第１の検知電荷Ｑ_Ａ及び第２の検知電荷Ｑ_Ｂを受ける。これらの電荷は、変調された読取電圧Ｖ_ＲＤＭへ応答して慣性センサ１０１によって供給され、第１の検知キャパシタ１０２ａ及び第２の検知キャパシタ１０２ｂの容量の差動変化ΔＣ_Ｓへ関連付けられる。

キャンセリング段１０９は、荷電電圧変換器１０８の出力へ直列に接続されており、荷電電圧変換器１０８自体によって導入された低周波雑音及びオフセットを相殺するために用いられる。変調出力電圧Ｖ_ＯＭは、キャンセリング段１０９の出力の間に存在する。

復調器１１０は、変調出力電圧Ｖ_ＯＭを受けるために、キャンセリング段１０９へカスケード接続される。変調出力電圧Ｖ_ＯＭは、先と同じく夫々の読取周期で＋１及び−１で交互に乗算され、復調出力電圧Ｖ_ＯＤに変換される。

最後に、低域通過フィルタ１１２は、復調出力電圧Ｖ_ＯＤを受け、高周波成分を除去し、補正出力電圧Ｖ_ＯＣを供給する。

読取装置１０３は、荷電電圧変換器１０８によって導入されたオフセット及び低電圧雑音に加えて、慣性センサ１０１による外乱の抑制も可能にする。実際には、変調は、慣性センサ１０１によって引き起こされた外乱の変化からの、容量の変化ΔＣ_Ｓ及び読取電圧Ｖ_ＲＤの高調波成分の分離を可能にする。具体的には、変調は、慣性センサ１０１によって検出された量（即ち、有効信号。図６ａ及び６ｂ参照。）に関連する容量の変化ΔＣ_Ｓのスペクトラムを高周波で変換し、一方、荷電電圧変換器１０８の下流にある外乱成分は、ベースバンドに残る（図６ｃ参照。変調出力電圧Ｖ_ＯＭ。）。実際には、復調は、その内容を逆にし、従って、慣性センサ１０１の容量の変化ΔＣ_Ｓに関する情報を含む有効成分は、ベースバンドに戻される。一方、外乱成分は、高周波で変換される（図６ｄ参照。復調出力電圧Ｖ_ＯＤ。）。その場合に、外乱は、読取周波数が十分に高い場合に、低域通過フィルタ１１２によって容易に除去可能である（図６ｅ参照。補正出力電圧Ｖ_ＯＣ。抑制される外乱及び低域通過フィルタ１１２の伝達関数へ関連付けられた高調波成分は、夫々、破線及び破点線によって表される）。

図７は、加速度検出機１０１の更に詳細な回路実施を示す。

慣性センサ１０１は、第１の検知キャパシタ１０２ａ及び第２の検知キャパシタ１０２ｂによって概略的に表される。これらのキャパシタは、駆動入力１０１ｃを形成する共通端子と、第１の検知端子１０１ａ及び第２の検知端子１０１ｂを形成する夫々の第２の端子とを有する。

信号発生源１０４及び変調器段１０５は、以下で変調発生源１０６と呼ばれる信号回路によって形成されており、接地電圧Ｖ_ＧＮＤ（０Ｖ）で設定されたライン１１５と、供給電圧Ｖ_ＤＤを供給する供給ライン１１６と、第１のタイミング信号Ｓ_１及び第２のタイミング信号Ｓ_２（第１のタイミング信号Ｓ_１及び第２のタイミング信号Ｓ_２は、夫々、第１のタイマモジュールＣ１及び第２のタイマモジュールＣ２によって発生する。）によって各々制御される第１の読取スイッチ１１８ａ及び第２の読取スイッチ１１８ｂとを有する。更に正確には、第１の読取スイッチ１１８ａ及び第２の読取スイッチ１１８ｂは、慣性センサ１０１の駆動端子１０１ｃへ共通して接続された端子を有し、更に、第１の読取スイッチ１１８ａは接地ライン１１５へ接続され、第２の読取スイッチ１１８ｂは供給ライン１１６へ接続されている。

荷電電圧変換器１０８は、第１の入力と第１の（非反転）出力との間に接続された第１の積分キャパシタ１２１ａと、第２の入力と第２の（反転）出力との間に接続された第２の積分キャパシタ１２１ｂとを有する完全差動スイッチキャパシタ荷電増幅器１２０を有する。荷電増幅器１２０の第１の入力及び第２の入力は、夫々、慣性センサ１０１の第１の検知端子１０１ａ及び第２の検知端子１０１ｂへ接続されている。更に、荷電増幅器１２０の第１の入力及び第２の入力は、夫々、第１のリセットスイッチ１２５ａ及び第２のリセットスイッチ１２５ｂによって基準ライン１２３へ選択的に接続されて、一定基準電圧Ｖ_ＲＥＦを供給される。第３のリセットスイッチ１２５ｃは、荷電増幅器１２０の出力の間に接続されている。全てのリセットスイッチ１２５ａ、１２５ｂ、１２５ｃは、位相発生器段１１３の第３のタイマモジュールＣ３によって発生した同一の第３のタイミング信号Ｓ_３によって制御される。

キャンセリング段１０９は、荷電増幅器１２０の第１の出力及び第２の出力へ各々直列に接続された第１の保持キャパシタ１２２ａ及び第２の保持キャパシタ１２２ｂを有する。

復調器段１１０は、第１の入力１１０ａと、第２の入力１１０ｂと、第１の出力１１０ｃと、第２の出力１１０ｄとを有する。第１の直接結合スイッチ１２７ａ及び第２の直接結合スイッチ１２７ｂは、夫々、第１の入力１１０ａと第１の出力１１０ｃとの間及び第２の入力１１０ｂと第２の出力１１０ｄとの間に接続されており、第４のタイマモジュールＣ４によって発生した同じ第４のタイミング信号Ｓ_４によって制御される。第１の交差結合スイッチ１２７ｃ及び第２の交差結合スイッチ１２７ｄは、夫々、第１の入力１１０ａと第２の出力１１０ｄとの間及び第２の入力１１０ｂと第１の出力１１０ｃとの間に接続されており、第５のタイマモジュールＣ５によって発生した同じ第５のタイミング信号Ｓ_５によって制御される。具体的には、直接結合スイッチ１２７ａ、１２７ｂ及び交差結合スイッチ１２７ｃ、１２７ｄは、復調器段１１０の入力１１０ａ、１１０ｂと出力１１０ｃ、１１０ｄとの間の接続が連続的な読取周期で逆にされるように制御される。言い換えると、読取周期ＲＤ_Ｋで、第１の入力１１０ａが第１の出力１１０ｃへ接続され、第２の入力１１０ｂが第２の出力１１０ｄへ接続される場合には、直後の読取周期ＲＤ_Ｋ＋１では、第１の入力１１０ａは第２の出力１１０ｄへ接続され、第２の入力１１０ｂは第１の出力１１０ｃへ接続される。その場合に、連続的な読取周期ＲＤ_Ｋ、ＲＤ_Ｋ＋１では、復調出力電圧Ｖ_ＯＤの符号は、変調出力電圧Ｖ_ＯＭの符号と、一方で等しく（＋１による乗算。）、他方で逆となる（−１による乗算。）。

復調器段１１０の第１の出力１１０ｃ及び第２の出力１１０ｄは、更に、夫々、第１のキャンセリングスイッチ１２８ａ及び第２のキャンセリングスイッチ１２８ｂによって基準ライン１２３へ選択的に接続可能である。第１のキャンセリングスイッチ１２８ａ及び第２のキャンセリングスイッチ１２８ｂは、位相発生器段１１３の第６のタイマモジュールＣ６によって発生した同じ第６のタイミング信号Ｓ_６によって制御される。

最後に、本実施例で、低域通過フィルタ１１２は、離散時間アナログ形式から成り、実質的に、復調出力電圧Ｖ_ＯＤの連続サンプルの組（又は、如何なる場合にも、偶数）の相加平均を計算するように構成される。従って、補正出力電圧Ｖ_ＯＣは、この相加平均に比例する。

加速度検出機１００の動作について、以下、更に図８ａ〜８ｇを参照して説明する。図８ａ〜８ｇは、２つの連続的な読取周期ＲＤ_Ｋ、ＲＤ_Ｋ＋１の間の、変調された読取電圧Ｖ_ＲＤＭ（図８ａ）及びタイミング信号Ｓ_１〜Ｓ_６（図８ｂ〜８ｇ）に対応する時間プロットを表す。参照により、図８ｈは、読取電圧Ｖ_ＲＤの理論上の展開を表す。読取電圧Ｖ_ＲＤは、信号発生源１０４及び変調器段１０５が単一回路で設けられるので、図７に表された読取装置１０３では見られない。読取周期ＲＤ_Ｋ、ＲＤ_Ｋ＋１の夫々で、リセット、オフセット相殺（キャンセリング）、及び検知のステップは、夫々、Ｒ、Ｃ、及びＳによって示される。更に、明らかであるように、タイミング信号Ｓ_１〜Ｓ_６が論理値“１”及び“０”を取る場合に、対応するスイッチは、夫々、閉成状態及び開成状態にある。

図９ａ〜９ｆは、２つの読取周期ＲＤ_Ｋ、ＲＤ_Ｋ＋１のリセット、相殺及び検知の様々なステップにおける加速度検出機１００の状態を簡単な方法で示す。具体的には、夫々のステップで用いられる部分のみが表される。

読取周期ＲＤ_Ｋの間中、復調器段１１０の直接結合スイッチ１２７ａ、１２７ｂは閉じられており、交差結合スイッチ１２７ｃ、１２７ｄ（図示せず。）は開かれている。

読取周期ＲＤ_Ｋのリセットステップでは、直流電圧の開始レベルは検知回路１０７に対して一定である。詳細には、スイッチ源１０６は、慣性センサ１０１の駆動端子１０１ｃを接地に保つ（図９ａで、第１の読取スイッチ１１８ａは閉じられ、一方、第２の読取スイッチ１１８ｂ（図示せず。）は開かれている。）。リセットスイッチ１２５ａ、１２５ｂ、１２５ｃは、全て閉じられ、結果として、慣性センサ１０１の出力１０１ａ、１０１ｂ及び荷電増幅器１２０の入力は基準ライン１２３へ接続され、一方、荷電増幅器１２０の出力は短絡される（リセット構成）。また、キャンセリングスイッチ１２８ａ、１２８ｂは閉じられており、従って、復調器段１１０の出力１１０ｃ、１１０ｄ及びキャンセリング段１０９のキャパシタ１２２ａ、１２２ｂを基準ライン１２３へ接続する。

次の相殺ステップ（図９ｂ）では、リセットスイッチ１２５ａ、１２５ｂ、１２５ｃ（図示せず。）は開かれ、キャンセリングスイッチ１２８ａ、１２８ｂは閉じられたままである。荷電増幅器１２０によって導入される如何なる起こり得るオフセットも、キャンセリング段１０９のキャパシタ１２２ａ、１２２ｂに蓄えられる。

次に、検知ステップが実行される（図９ｃ）。詳細には、第１の読取スイッチ１１８ａ及びキャンセリングスイッチ１２８ａ、１２８ｂ（本図ではもはや示されない。）は開かれ、一方、第２の読取スイッチ１１８ｂは閉じられる。このようにして、慣性センサ１０１の駆動端子１０１ｃは、供給ライン１１６へ接続されて、（図９ｃで概略的に示された）Ｖ_ＤＤに等しい振幅を有する正電圧ステップを受ける。正電圧ステップに応答して、キャンセリング段１０９の出力は、慣性センサ１０１の容量の変化ΔＣ_Ｓに関連付けられた変調出力電圧Ｖ_ＯＭの値を供給する。しかし、この値は一定のままではない。実際には、外乱電流Ｉ_Ｄ（実質的に一定。）が荷電増幅器１２０によって一体化されて、その影響は慣性センサ１０１の荷電の注入に重ねられ、第１の符号を有する変調出力電圧Ｖ_ＯＭのドリフトを生ずる。更に、復調出力電圧Ｖ_ＯＤは、絶対値及び符号の両面で、変調された出力電圧Ｖ_ＯＭに等しい。

読取周期ＲＤ_Ｋが終わり、次の読取周期ＲＤ_Ｋ＋１が実行される。この場合に、変調発生源１０６は、リセット及びキャンセリングのステップの間、供給電圧Ｖ_ＤＤに慣性センサ１０１の駆動端子１０１ｃを保ち、検知ステップでは負電圧ステップを供給する。

更に詳細には、リセットステップ（図９ｄ）では、第２の読取スイッチ１１８ｂ、リセットスイッチ１２５ａ、１２５ｂ、１２５ｃ、及びキャンセリングスイッチ１２８ａ、１８ｂは閉じられ、一方、第１の読取スイッチ１１８ａ（図示せず。）は開かれる。更に、復調器段１１０の交差結合スイッチ１２７ｃ、１２７ｄは閉じられ、直接結合スイッチ１２７ａ、１２７ｂ（図示せず。）は開かれる。結果として、復調器段１１０の第１の入力１１０ａ及び第２の入力１１０ｂは、夫々、第２の出力１１０ｄ及び第１の出力１１０ｃへ接続されている（実際には、その接続は、直前の読取周期ＲＤ_Ｋに対して逆にされている。）。代替的に、直接結合スイッチ１２７ａ、１２７ｂ及び交差結合スイッチ１２７ｃ、１２７ｄの切替えは、リセットステップの開始時ではなく終了時に、夫々の周期で起こり得る。

次の相殺ステップ（図９ｅ）では、リセットスイッチ１２５ａ、１２５ｂ、１２５ｃ（図示せず。）は切り替わり、一方、キャンセリングスイッチ１２８ａ、１２８ｂは閉じられたままである。即ち、オフセット及び低周波雑音による寄与は、このようにして、キャンセリング段１０９の保持キャパシタ１２２ａ、１２２ｂに蓄えられる。

検知ステップ（図９ｆ）では、第１の読取スイッチ１１８ａは閉じられ、一方、第２の読取スイッチ１１８ｂ（図示せず。）は開かれる。結果として、変調された読取電圧Ｖ_ＲＤＭは負ステップを示し、−Ｖ_ＤＤに等しい振幅を有する。用いられる読取周波数で、キャンセリング段１０９からの出力における変調出力電圧Ｖ_ＯＭは、実質的に、直前の読取周期ＲＤ_Ｋで有したのと同じ絶対値を有するが、それは負電圧ステップに応答して発生しているので、反対の符号を有する。外乱電流Ｉ_Ｄの影響は、その代わりに同じである。更に、復調器段１１０は、復調出力電圧Ｖ_ＯＤが変調出力電圧Ｖ_ＯＭに対して同じ絶対値を有するが、符号が反対であるように、第１の出力１１０ｃ及び第２の出力１１０ｄとの第１の入力１１０ａ及び第２の入力１１０ｂの接続を逆にする。

実際には、変調発生源１０６及び復調器１１０の作動により、復調出力電圧Ｖ_ＯＤへの外乱電流Ｉ_Ｄの影響は、如何なる２つの連続した読取周期においても反対の符号を有する。低域通過フィルタ１１２は、復調出力電圧Ｖ_ＯＤのサンプルの偶数の相加平均を実行するので、外乱電流Ｉ_Ｄ、ひいては、荷電増幅器１２０の上流で起こり得るばらつきの全ての影響は実質的に取り除かれる。変調発生源１０６及び復調器段１１０は、タイミング信号（第１、第２、第４、及び第５のタイミング信号Ｓ_１、Ｓ_２、Ｓ_４、Ｓ_５）によって制御される。これらのタイミング信号は、リセット及び相殺のために用いられるもの（第３及び第６タイミング信号Ｓ_３、Ｓ_６）の２倍の周期を有する。このようにして、同じ論理シーケンスのステップを有する連続的な読取周期で、符号において、変調された読取電圧Ｖ_ＲＤＭと復調出力電圧Ｖ_ＯＤとの間の相互関係を反転されることが可能である。

本実施例の装置は、読取電圧の変調及び出力電圧の復調を実行するために、離散時間アナログ回路、特にスイッチキャパシタ回路の特性を特に有利な方法で利用する。変調発生源１０６及び復調器段１１０は、実際には位相発生器段１１３によって適切に制御されるスイッチが用いられるので、特に簡単且つ効率的な回路解決法によって設けられる。この解決法は、速度及び電力消費の観点からも相当な利点をもたらす。

図１０は、本発明の第２の実施例を示す。この場合に、加速度検出機２００は、既に述べられたような差動容量性ＭＥＭＳ形式の慣性センサ２０１と、慣性センサ２０１へ結合された読取装置２０３とを有する。読取装置２０３は、離散時間形式の装置であって、既に述べられたものと実質的に同一である、信号発生源２０４と、変調器段２０５と、荷電電圧変換器２０８を有する検知段２０７と、キャンセリング段２０９と、復調器段２１０と、位相発生器段２１３とを有する。更に、読取装置２０３は、低域通過フィルタ形式のシグマ−デルタ・アナログ−デジタル変換器を有する。この変換器は、より簡単に、シグマ−デルタ変換器２１２と呼ばれる。この変換器は、復調器段２１０の下流に接続されている。この場合に、シグマ−デルタ変換器２１２は、有利に低域通過フィルタの機能も組み込み、従って、荷電電圧変換器２０８の上流のばらつきによる外乱電流Ｉ_Ｄの影響を抑制する。シグマ−デルタ変換器２１２の出力は、復調器段２１０によって供給される復調出力電圧Ｖ_ＯＤから直接的に開始する補正数値加速度信号Ａ_Ｃを発生させる。

（図１１で表される）本発明の第３の実施例に従って、加速度検出機３００は、既に述べられたような差動容量ＭＥＭＳ形式の慣性センサ３０１と、慣性センサ３０１へ結合された読取装置３０３とを有する。読取装置３０３は、離散時間形式の装置であって、既に述べられたものと実質的に同一である、信号発生源３０４と、変調器段３０５と、荷電電圧変換器３０８を有する検知段３０７と、キャンセリング段３０９と、復調器段３１０と、位相発生器段３１３とを有する。更に、読取装置３０３は、復調器段３１０のもう一方の下流へカスケード接続された、数値型のシグマ−デルタ変換器３１１及び低域通過フィルタ３１２を有する。

シグマ−デルタ変換器３１１の出力は、復調器段３１０によって供給される復調出力電圧Ｖ_ＯＤから開始する復調数値加速度信号Ａ_Ｄを発生させる。復調数値加速度信号Ａ_Ｄには、荷電電圧変換器３０８の上流のばらつきに起因する離散電流Ｉ_Ｄの影響が依然として存在する。

低域通過フィルタ３１２は、復調数値加速度信号Ａ_Ｄを受信し、サンプルの偶数に関してその平均値を計算して、補正数値加速度信号Ａ_Ｃを発生させる。

図１２に概略的に表されるように、低域通過フィルタ３１２は、例えば、幾つかの例として挙げると、携帯電話、持ち運び可能な電子コンピュータ若しくはパームトップ・コンピュータ、コンピュータシステム用の指向性周辺機器若しくはハードディスクドライブの制御ユニットといった、加速度検出機３００を内蔵する電子機器３２０の処理ユニット３１８に有利に統合されても良い。更に、低域通過フィルタ３１２は、適切に構成されたマイクロプロセッサによって、あるいは、代替的に、専用の加算器及び除算器回路によって得られても良い。後者の場合には、２の累乗に等しい多数のサンプルで復調数値加速度信号Ａ_Ｄの平均を行うことが特に有利である。

最後に、明らかであるように、変更及び変形は、添付の特許請求の範囲で定められるように、本発明の適用範囲を逸脱しない範囲内で上記装置及び読取方法に対してなされうる。具体的には、信号発生源及び変調器段は、別々の回路によって設けられても良い。

既知の読取方法の３つの連続したステップのうちの１つにおける既知の読取回路の簡単化された回路図を示す。 既知の読取方法の３つの連続したステップのうちの１つにおける既知の読取回路の簡単化された回路図を示す。 既知の読取方法の３つの連続したステップのうちの１つにおける既知の読取回路の簡単化された回路図を示す。 図１〜３で表された回路と、更に、外乱の発生源とを示す。 本発明の第１の実施例に従う容量センサの読取装置の簡単化されたブロック図である。 ａ〜ｅは、図５で表された装置に存在する夫々の信号の周波数スペクトラムを表すグラフである。 図５で表された装置の簡単化された回路図である。 ａ〜ｇは、図５で表された装置に存在する夫々の信号の時間プロットを表すグラフである。 ２つの連続した読取周期の間の夫々の動作構成のうちの１つにおける図５で表された装置を示す。 ２つの連続した読取周期の間の夫々の動作構成のうちの１つにおける図５で表された装置を示す。 ２つの連続した読取周期の間の夫々の動作構成のうちの１つにおける図５で表された装置を示す。 ２つの連続した読取周期の間の夫々の動作構成のうちの１つにおける図５で表された装置を示す。 ２つの連続した読取周期の間の夫々の動作構成のうちの１つにおける図５で表された装置を示す。 ２つの連続した読取周期の間の夫々の動作構成のうちの１つにおける図５で表された装置を示す。 本発明の第２の実施例に従う容量センサの読取装置の簡単化されたブロック図である。 本発明の第３の実施例に従う容量センサの読取装置の簡単化されたブロック図である。 図１１で表された読取装置を組み込む電気機器の簡単化されたブロック図である。

符号の説明

１００，２００，３００ 加速度検出機
１０１，２０１，３０１ 慣性センサ
１０１ａ，１０１ｂ 検知端子
１０１ｃ 駆動入力
１０２ａ，１０２ｂ 検知キャパシタ
１０３，２０３，３０３ 読取装置
１０４，２０４，３０４ 信号発生源
１０５，２０５，３０５ 変調器段
１０６ 変調発生源
１０７，２０７，３０７ 検知回路
１０８，２０８，３０８ 荷電電圧変換器
１０９，２０９，３０９ キャンセリング段
１１０，２１０，３１０ 復調器回路
１１２，３１２ 低域通過フィルタ
１１３，２１３，３１３ 位相発生器
１１３ａ 発振器
１１８ａ，１１８ｂ 読取スイッチ
１２０ 荷電増幅器
１２１ａ，１２１ｂ 積分キャパシタ
１２５ａ，１２５ｂ，１２５ｃ リセットスイッチ
１２７ａ，１２７ｂ 直接結合スイッチ
１２７ｃ，１２７ｄ 交差結合スイッチ
１２８ａ，１２８ｂ キャンセリングスイッチ
２１２，３１１ シグマ−デルタ変換器
Ｃ１〜Ｃ６ タイマモジュール
外乱電流 Ｉ_Ｄ
容量変化 ΔＣ_Ｓ

Claims (26)

1. 容量センサ（１０１；２０１；３０１）を駆動するための第１の電気読取信号（Ｖ_ＲＤ）を供給する信号発生源（１０４，Ｃ１，Ｃ２；２０４；３０４）と、
   前記容量センサ（１０１；２０１；３０１）へ接続可能であって、前記第１の電気読取信号（Ｖ_ＲＤ）の変化に応答して、前記容量センサ（１０１；２０１；３０１）の容量変化（ΔＣ_Ｓ）と関連付けられた第１の電気出力信号（Ｖ_ＯＭ）を発生させるための離散時間検知回路（１０７；２０７；３０７）とを有する、前記容量センサの読取装置であって、
   前記信号発生源（１０４，Ｃ１，Ｃ２；２０４；３０４）へ結合され、前記第１の電気読取信号（Ｖ_ＲＤ）を基に、変調された第２の電気読取信号（Ｖ_ＲＤＭ）を発生させて、該第２の電気読取信号（Ｖ_ＲＤＭ）を前記容量センサ（１０１；２０１；３０１）へ供給するための変調器段（１０５，１０６；２０５；３０５）と、
   前記検知回路（１０７；２０７；３０７）へ接続され、前記第１の電気出力信号（Ｖ_ＯＭ）を復調して、復調された第２の電気出力信号（Ｖ_ＯＤ）を発生させるための復調器段（１１０；２１０；３１０）と、
   該復調器段（１１０；２１０；３１０）へ接続され、前記第２の電気出力信号（Ｖ_ＯＤ）を基に、フィルタ処理された第３の電気出力信号（Ｖ_ＯＣ）を発生させるための低域通過フィルタ処理段（１１２；２１２；３１２）とを有することを特徴とする装置。
2. 前記変調器段（１０５，１０６；２０５；３０５）は、前記第２の電気読取信号（Ｖ_ＲＤＭ）が第１の読取周期（ＲＤ_Ｋ）では正ステップ変化を表し、前記第１の読取周期（ＲＤ_Ｋ）に続く第２の読取周期（ＲＤ_Ｋ＋１）では負ステップ変化を表すように制御される、請求項１記載の装置。
3. 前記信号発生源（１０４，Ｃ１，Ｃ２）及び前記変調器段（１０５）は、変調信号発生源（１０６）を形成する単一回路によって形成される、請求項２記載の装置。
4. 前記変調信号発生源（１０６）は、第１の電圧（Ｖ_ＧＮＤ）に設定された第１のライン（１１５）と、第２の電圧（Ｖ_ＤＤ）を供給する第２のライン（１１６）と、端子（１０１ｃ）と、該端子を前記第１のライン（１１５）へ及び前記第２のライン（１１６）へ選択的に接続するための読取接続手段（１１８ａ，１１８ｂ）と、該読取接続手段（１１８ａ，１１８ｂ）を制御するための検知タイミング手段（Ｃ１，Ｃ２）とを有する、請求項３記載の装置。
5. 前記読取接続手段（１１８ａ，１１８ｂ）は、前記第１の読取周期（ＲＤ_Ｋ）の間に前記第１のライン（１１５）へ及び前記第２のライン（１１６）へ順に前記端子（１１０ｃ）を接続するように、且つ、前記第２の読取周期（ＲＤ_Ｋ＋１）の間に前記第２のライン（１１６）へ及び前記第１のライン（１１５）へ順に前記端子（１１０ｃ）を接続するように、前記第１のタイミング手段（Ｃ１，Ｃ２）によって制御される、請求項４記載の装置。
6. 前記第１の読取周期（ＲＤ_Ｋ）の間及び前記第２の読取周期（ＲＤ_Ｋ＋１）の間に前記検知回路（１０７；２０７；３０７）をリセット構成に選択的に至らせるためのリセット接続手段（１２５ａ，１２５ｂ，１２５ｃ）及びリセットタイミング手段（Ｃ３）を有する、請求項２乃至５のうちいずれか一項記載の装置。
7. 前記復調器段（１１０）は、第１の入力（１１０ａ）及び第２の入力（１１０ｂ）と、第１の出力（１１０ｃ）及び第２の出力（１１０ｄ）と、前記第１の入力（１１０ａ）を前記第１の出力（１１０ｃ）へ及び前記第２の入力（１１０ｂ）を前記第２の出力（１１０ｄ）へ選択的に接続するための直接結合手段（１２７ａ，１２７ｂ）と、前記第１の入力（１１０ａ）を前記第２の出力（１１０ｄ）へ及び前記第２の入力（１１０ｂ）を前記第１の出力（１１０ｃ）へ選択的に接続する交差結合手段（１２７ｃ，１２７ｄ）とを有する、請求項２乃至６のうちいずれか一項記載の装置。
8. 前記復調器段（１１０）は、前記第１の読取周期（ＲＤ_Ｋ）の間に前記第１の入力（１００ａ）を前記第１の出力（１１０ｃ）へ及び前記第２の入力（１１０ｂ）を前記第２の出力（１１０ｄ）へ接続し、且つ、前記第２の読取周期（ＲＤ_Ｋ＋１）の間に前記第１の入力（１１０ａ）を前記第２の出力（１１０ｄ）へ及び前記第２の入力（１１０ｂ）を前記第１の出力（１１０ｃ）へ接続するよう前記直接結合手段（１２７ａ，１２７ｂ）及び前記交差結合手段（１２７ｃ，１２７ｄ）を制御する復調タイミング手段（Ｃ４，Ｃ５）を有する、請求項７記載の装置。
9. 前記フィルタ処理段（１１２；２１２；３１２）は、偶数サンプルで前記第２の電気出力信号（Ｖ_ＯＤ）の平均値を計算するように構成される、請求項１乃至８のうちいずれか一項記載の装置。
10. 前記フィルタ処理段（１１２）は、離散時間アナログフィルタを有する、請求項１乃至９のうちいずれか一項記載の装置。
11. 前記フィルタ処理段（１１２）は、低域通過シグマ−デルタ形式のアナログ−デジタル変換器を有する、請求項１乃至９のうちいずれか一項記載の装置。
12. 前記フィルタ処理段（１１２）は、数値フィルタを有する、請求項１乃至９のうちいずれか一項記載の装置。
13. 前記検知回路（１０７；２０７；３０７）は、荷電電圧変換器（１０８；２０８；３０８）を有する、請求項１乃至１２のうちいずれか一項記載の装置。
14. 前記荷電電圧変換器（１０８）は、完全差動スイッチキャパシタ荷電増幅器（１２０）を有する、請求項１３記載の装置。
15. 前記検知回路（１０７；２０７；３０７）は、前記荷電電圧変換器（１０８；２０８；３０８）へ結合されたオフセットキャンセリング段（１０９；２０９；３０９）を有する、請求項１３又は１４記載の装置。
16. 容量センサ（１０１；２０１；３０１）と、該容量センサ（１０１；２０１；３０１）へ結合され、請求項１乃至１５のうちいずれか一項に記載された読取装置（１０３；２０３；３０３）とを有する検出機器。
17. 前記容量センサ（１０１；２０１；３０１）は、差動マイクロ電気機械センサである、請求項１６記載の機器。
18. 容量センサ（１０１；２０１；３０１）を駆動するための第１の電気読取信号（Ｖ_ＲＤ）を発生させるステップと、
    前記第１の電気読取信号（Ｖ_ＲＤ）の変化に応答して、前記容量センサ（１０１；２０１；３０１）の容量の変化（ΔＣ_Ｓ）と関連付けられた第１の電気出力信号（Ｖ_ＯＭ）を離散時間発生させるステップとを有する前記容量センサの読取方法であって、
    変調された第２の電気読取信号（Ｖ_ＲＤＭ）を発生させるために前記第１の電気読取信号（Ｖ_ＲＤ）を変調するステップと、
    前記第２の電気読取信号（Ｖ_ＲＤＭ）によって前記容量センサ（１０１；２０１；３０１）を駆動するステップと、
    復調された第２の電気出力信号（Ｖ_ＯＤ）を発生させるために前記第１の電気出力信号（Ｖ_ＯＭ）を復調するステップと、
    第３のフィルタ処理された電気出力信号（Ｖ_ＯＣ）を発生させるために前記第２の電気出力信号（Ｖ_ＯＤ）を低域通過フィルタ処理するステップとを有することを特徴とする方法。
19. 前記第２の電気読取信号（Ｖ_ＲＤＭ）は、第１の読取周期（ＲＤ_Ｋ）では正ステップ変化を表し、前記第１の読取周期（ＲＤ_Ｋ）に続く第２の読取周期（ＲＤ_Ｋ＋１）では負ステップ変化を表す、請求項１８記載の方法。
20. 前記変調ステップは、
    前記第１の読取周期（ＲＤ_Ｋ）の間に、第１の電圧（Ｖ_ＧＮＤ）に設定された第１のライン（１１５）へ、及び第２の電圧（Ｖ_ＤＤ）を供給する第２のライン（１１６）へ順に前記容量センサ（１０１）の駆動端子（１０１ｃ）を接続するステップと、
    前記第２の読取周期（ＲＤ_Ｋ＋１）の間に、前記第２のライン（１１６）へ及び前記第１のライン（１１５）へ順に前記駆動端子（１１０ｃ）を接続するステップとを有する、請求項１９記載の方法。
21. 前記第１の読取周期（ＲＤ_Ｋ）の間の接続ステップは、前記駆動端子（１１０ｃ）と、前記第１のライン（１１５）と、前記第２のライン（１１６）との間に置かれた読取接続手段（１１８ａ，１１８ｂ）のタイミングを合わせる第１のステップを有し、
    前記第２の読取周期（ＲＤ_Ｋ＋１）の間の接続ステップは、前記読取接続手段（１１８ａ，１１８ｂ）のタイミングを合わせる第２のステップを有する、請求項１９記載の方法。
22. 前記容量センサ（１０１；２０１；３０１）へ検知回路（１０７；２０７；３０７）を接続するステップと、
    前記第１の読取周期（ＲＤ_Ｋ）の間及び前記第２の読取周期（ＲＤ_Ｋ＋１）の間に前記検知回路（１０７；２０７；３０７）をリセット構成に選択的に至らせるステップとを有する、請求項１９乃至２１のうちいずれか一項記載の方法。
23. 第１の端子（１１０ａ）と第２の端子（１１０ｂ）との間に前記第１の電気出力信号（Ｖ_ＯＭ）を供給するステップと、
    第３の端子（１１０ｃ）と第４の端子（１１０ｄ）との間に前記第２の電気出力信号（Ｖ_ＯＤ）を供給するステップと、
    前記第１の読取周期（ＲＤ_Ｋ）の間に前記第１の端子（１００ａ）を前記第３の端子（１１０ｃ）へ及び前記第２の端子（１１０ｂ）を前記第４の端子（１１０ｄ）へ接続するステップと、
    前記第２の読取周期（ＲＤ_Ｋ＋１）の間に前記第１の端子（１１０ａ）を前記第４の端子（１１０ｄ）へ及び前記第２の端子（１１０ｂ）を前記第３の端子（１１０ｃ）へ接続するステップとを有する、請求項２０乃至２２のうちいずれか一項記載の方法。
24. 前記検知回路（１０７）は、完全差動スイッチキャパシタ荷電増幅器（１２０）を有する、請求項２０乃至２３のうちいずれか一項記載の方法。
25. 前記低域通過フィルタ処理ステップは、偶数サンプルで前記第２の電気出力信号（Ｖ_ＯＤ）の平均値を計算するステップを有する、請求項１８乃至２４のうちいずれか一項記載の方法。
26. 前記低域通過フィルタ処理ステップは、低域通過型のシグマ−デルタ変換器によってアナログ−デジタル変換を実行するステップを有する、請求項２５記載の方法。

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