JP2007171171A - 検出回路、インターフェース回路、電子機器、差動容量性センサー読み取り方法 - Google Patents

Abstract

【課題】 入力共通モード制御回路を有する差動容量性センサーのインターフェース回路を提供する。
【解決手段】 検出回路のインターフェース回路３０内には、入力において第１及び第２の検知入力７ａ、７ｂと接続され且つ作動容量性センサー１の容量不平衡（ΔＣｓ）と関連した出力信号（Ｖｏ）を供給する検知増幅器１２、並びに第１及び第２の検知入力７ａ、７ｂと接続され且つ第１及び第２の検知入力７ａ、７ｂに現れる共通モード電気量を制御する共通モード制御回路３２が設けられる。共通モード制御回路３２は、完全な受動型であり、差動容量性センサー１の等価電気回路と実質的に同一の、差動容量性センサーに供給されるリード信号（Ｖｒ）と反対位相の駆動信号（Ｖｒ（−））で駆動される容量性回路３４、３５を設けられる。
【選択図】 図３

Description

本発明は、検知インターフェース、特に、完全な差動切り替えキャパシター型の検知インターフェースに入力共通モード制御を備えた差動容量性センサーを用いる検出回路に関連する。以下の記載は、一般性を喪失せずに検知インターフェースを参照する。

最近数年に、差動容量性センサー（例えば、慣性センサー、加速度計、圧力又は力センサー）を、例えばバッテリーを設けた携帯型機器（ＰＤＡ、デジタルオーディオプレーヤー、携帯電話、デジタルビデオカメラ等）のような低供給電圧及び低電力消費を想定する用途で利用する検出回路の使用が普及してきた。知られているように、容量性差動センサーは、検出されるべき量（加速度、圧力、力、等）に応じて生じる容量不平衡に基づき動作する。特に、半導体材料の微細加工技術により得られる微小電気機械システム（ＭＥＭＳ）センサーは、広範囲に及び用いられている。知られている方法では、これらセンサーは、固定体（「固定子」）及び可動部（用語「回転子」により示される）を有する。固定子及び回転子の両方は、一般に、適切にドープされた半導体材料からなり、弾性要素（バネ）を利用し互いに接続され、及び回転子が固定子に応じて事前に設定された並進及び／又は回転の自由度を有するよう拘束されている。固定子は、複数の固定アームを有する。また、回転子は、複数の可動アームを有する。当該アームは、互いに向き合い、アームの相対位置に応じて、つまり固定子に対する回転子の相対位置に応じて変化するキャパシタンスを有するキャパシター対を形成する。従って、センサーは、決定されるべき量により影響を受けると、回転子がずれ、キャパシター対の容量不平衡が生じる。それにより所望の量を決定することができる。構造の種類及び回転子と固定子の間の相対運動の種類に従い、線形又は回転型のＭＥＭＳセンサーに、ギャップ（つまり、可動アームとそれぞれの固定アームの間の距離）の変化、及び／又は対向度の変化（つまり、可動アームとそれぞれの固定アームの間の相互対向領域の変化）を提供することができる。

純粋に例として、図１ａは、線形ＭＥＭＳ型の差動容量性センサー１を図示する。以下の説明は、どんな場合でも、異なる構成を有するＭＥＭＳセンサーに対し有効であるとして理解されるべきである。詳細には、差動容量性センサー１は、固定子及び回転子を有する。固定子の第１の固定アーム２ａ及び第２の固定アーム２ｂが図示される。回転子は、可動部３及び可動部３に固定された可動アーム４により構成される。各可動アーム４は、それぞれの第１の固定アーム２ａ及び第２の固定アーム２ｂの間に設置される。可動部３は、バネ５を介し固定要素６に吊り下げられ、差動容量性センサー１の検出の選択的軸を構成する軸ｘに沿って可動である。第１の固定アーム２ａ及び第２の固定アーム２ｂは、それぞれ第１の固定子端子７ａ及び第２の固定子端子７ｂと電気的に接続される。同時に可動アーム４は、回転子端子８と電気的に接続される。

図１ｂに図示されるように、差動容量性センサー１は、平面且つ平行な面を備えた、「ハーフブリッジ」構成に配置された、つまり第１の固定子端子７ａ及び第２の固定子端子７ｂの間に直列に接続された、及び回転子端子８を共通に有する、第１の検知キャパシター９ａ及び第２の検知キャパシター９ｂを有する等価電気回路を有する。第１の検知キャパシター９ａ及び第２の検知キャパシター９ｂのキャパシタンスは、可動アーム４と固定アーム２ａ、２ｂの間の距離の関数として、及び従って固定子に対する回転子の変位の関数として可変である。特に、第１の検知キャパシター９ａは、第１の固定アーム２ａと可動アーム４の間に形成されたキャパシタンスの並列である。同時に、第２の検知キャパシター９ｂは、第２の固定アーム２ｂと可動アーム４の間に形成されたキャパシタンスの並列である。差動容量性センサー１が軸ｘに沿った加速度に従う場合、可動部３は、この軸に沿って動き、結果として第１の検知キャパシター９ａの容量変化及び第２の検知キャパシター９ｂの容量変化が生じる。当該変化の絶対値は等しく、互いに反対の符号である。特に、第１の検知キャパシター９ａ及び第２の検知キャパシター９ｂに対し静止状態において共通検知キャパシタンスＣ_Ｓが与えられると（差動容量性センサー１が静止状態で対称であると想定すると）、不平衡により、第１の検知キャパシター９ａは、Ｃ_Ｓ１＝Ｃ_Ｓ＋ΔＣ_Ｓに等しいキャパシタンス値であると想定される。また、第２の検知キャパシター９ｂは、Ｃ_Ｓ２＝Ｃ_Ｓ−ΔＣ_Ｓに等しいキャパシタンス値であると想定される。

知られているように、前述の検出回路では、適切な検知回路が、差動容量性センサーと結合され、通常、電荷積分器インターフェース段（又は電荷電圧変換器として動作する電荷増幅器）、及び濾波及び雑音除去を行う、インターフェース段と縦列接続された適切な増幅段を有する。検知回路は、（数ボルト程度の電圧を有する）リードパルスを、回転子端子に印加し、結果として生じる容量不平衡ΔＣ_Ｓを読み取り、そして当該容量不平衡から、検出されるべき相関性のある出力電気信号を生成する。低供給電圧及び低消費の用途では、解像度及び熱の観点から検知回路に要求される性能、及び長期（経年劣化）安定性は、特に厳しく、雑音（熱雑音及び低周波数雑音）及びオフセットのような誤差を可能な限り有さない読み取り技術の開発を必要とする。この理由から、近年、例えば参照されることにより本願明細書に組み込まれる非特許文献１から、（離散時間型で動作する）切り替えキャパシター型の完全差動検知回路の使用が、提案されてきた。これは、低供給電圧における動作を可能にし、及び本質的に電流消費の低減の必要性に合致している。特に、完全差動検知回路に結合された差動センサーの、検出回路における使用は、得られるべき多くの利益をもたらす。中でも、電源からの（及び／又は集積技術の場合には基板からの）雑音除去の向上、電荷注入又は所謂「クロックフィードスルー」（後者は、本質的にスイッチの使用による）のような誤差の低減、及び出力信号の２倍の動的増加である。しかしながら、完全差動回路の使用に関連する問題は、入力における共通モード信号による影響を除去又は少なくとも制限する必要があることに注意する。特に、回転子端子に印加されるリードパルス（リードパルスは、設計要件に従い、検知段の出力における信号対雑音比を増加させる目的で、可能な限り幅広に選択される）は、インターフェース段の電荷積分器の入力において共通モード信号を生成する。当該共通モード信号は、リードパルスの印加に従い、第１の検知キャパシター９ａ及び第２の検知キャパシター９ｂにより注入された共通モード電荷量（つまり、電荷積分器の２つの入力と同一の電荷量）により引き起こされる。共通モード信号は、共通モード信号から引き出され得る読み取り誤差、特に利得誤差及び電荷積分器の入力端子における寄生キャパシタンス（特に「パッド」キャパシタンス及び基板キャパシタンス）の不一致によるオフセット誤差を低減するため、除去されなければならない。この問題を解決するため、前述の記載において、帰還ループ（所謂ＩＣＭＦＢ（Ｉｎｐｕｔ−Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｆｅｅｄｂａｃｋ、入力共通モード帰還））を用いる、能動型の入力共通モード制御回路を実施することが提案される。

上述の解決法は、検出回路を示す図２を参照して簡単に説明される。検出回路は、完全差動切り替えキャパシター型の、差動容量性センサー１と結合された、図示されたインターフェース回路１０を有する。差動容量性センサー１は、前述のように、静止状態におけるキャパシタンスＣ_Ｓを有し且つ互いに及び回転子端子８と接続された第１の端子、及びそれぞれ第１の固定子端子７ａに及び第２の固定子端子７ｂに接続された第２の端子を有する第１の検知キャパシター９ａ及び第２の検知キャパシター９ｂを備える。インターフェース回路１０は、入力において、第１の固定子端子７ａ及び第２の固定子端子７ｂに接続される。また、インターフェース回路１０は、電荷積分器１２、及び入力共通モード制御のＩＣＭＦＢ能動回路を実装する帰還段１４を有する。寄生キャパシタンスは、それぞれ第１の固定子端子７ａと第２の固定子端子７ｂと基準電位線１８の間に接続され（同時に、特に、単一の接地を有する）、寄生キャパシタンスＣｐを有する第１の寄生キャパシター１５及び第２の寄生キャパシター１６として図示される。

詳細には、電荷積分器１２は、（入力電荷の出力電圧への変換を実行する）電荷積分器構成内に、検知演算増幅器２０を有する。検知演算増幅器２０は、第１の固定子端子７ａと接続された反転入力、及び第２の固定子端子７ｂと接続された非反転入力、及び２つの出力を有し、２つの出力の間には出力電圧Ｖｏが現れる。電荷積分器１２は、同一の積分キャパシタンスＣｉを有する第１の積分キャパシター２２及び第２の積分キャパシター２３を更に有する。第１の積分キャパシター２２は、検知演算増幅器２０の反転入力と出力の間に接続され、第２の積分キャパシター２３は、非反転入力と他の出力の間に接続される。

帰還段１４は、増幅回路２５、並びに同一の帰還キャパシタンスＣｆｂを有する第１の帰還キャパシター２６及び第２の帰還キャパシター２７を有する。増幅回路２５は、その構造及び動作が上述の記載と関連して詳細に説明された。増幅回路２５は、出力２５ａ、それぞれ検知演算増幅器２０の反転入力と及び非反転入力と接続された第１の差動入力２５ｂ及び第２の差動入力２５ｃ、並びに基準電位線１８と接続された基準入力２５ｄを有する切り替えキャパシター回路である。第１の帰還キャパシター２６及び第２の帰還キャパシター２７は、互いに及び増幅回路２５の出力２５ａと接続された第１の端子、並びにそれぞれ第１の固定子端子７ａ及び第２の固定子端子７ｂと接続された第２の端子を有する。使用時、増幅回路２５は、第１の差動入力２５ｂ及び第２の差動入力２５ｃの間の電圧を検出し、当該電圧の平均値を決定し、そして出力２５ａにおいて、当該平均値及び基準電位線１８の基準電圧の間の差に比例する帰還電圧Ｖｆｂを生成する。

差動容量性センサー１の読み取りは、回転子端子８へ（及び可動部３へ）階段状のリード信号Ｖｒを供給することにより得られる（Ｖｒは、例えば、インターフェース回路１０の供給電圧と等しい、又は当該供給電圧の一部と等しい値を有する電圧変動を有する）。電荷積分器１２は、第１の検知キャパシター９ａにより及び第２の検知キャパシター９ｂにより供給された（つまり、２つのキャパシターの容量不平衡ΔＣ_Ｓにより引き起こされた）電荷の差動量を積分し、そして結果として出力電圧Ｖｏを生成する。特に、以下の比例関係は、出力電圧Ｖｏに対し有効である。

ここで、前述のように、ΔＣ_Ｓは、差動容量性センサー１の容量不平衡、つまり第１の検知キャパシター９ａ及び第２の検知キャパシター９ｂのキャパシタンスの等しく且つ反対の変動であり、固定子に対する可動部４の変位により生じる。帰還段１４は、帰還電圧Ｖｆｂを通じ、第１の固定子端子７ａ及び第２の固定子端子７ｂを、基準電圧に対し一定の共通モード電圧に保つ。更に、検知演算増幅器２０は、検知演算増幅器２０の入力の間の電圧を、実質的にゼロに保つので、第１の固定子端子７ａ及び第２の固定子端子７ｂは、事実上、仮想接地点である。このように、寄生キャパシター１５、１６の検知回路に及ぼす影響は、寄生キャパシター１５、１６が一定電圧に保たれ、且つ結果として電荷を吸収しない限り、除去される。

しかしながら、帰還段１４は共通モードの問題を除去可能な限り有利であるが、帰還段１４は、低供給電圧及び低電力消費の要件を顧慮に入れて設計されなければならない。特に、増幅回路２５の動的出力は、インターフェース回路１０の供給電圧より確実に低くなければならない。例えば、増幅回路２５の動的出力は、当該供給電圧の３分の１に等しくなければならない。帰還キャパシター２６、２７の帰還キャパシタンスＣｆｂは、差動容量性センサー１の静止状態における検知キャパシタンスＣ_Ｓより大きくなければならないことになる。例えば、リード信号Ｖｒの電圧変動が供給電圧と等しい場合、帰還キャパシタンスＣｆｂは、当該値Ｃ_Ｓの３倍に等しくなければならない。関連する記載に説明されたように、しかしながら、雑音による検知演算増幅器２０の入力における電圧揺らぎは、積分キャパシター２２、２３内に電荷の流れを引き起こす。電圧揺らぎは、両方とも、検知キャパシター９ａ、９ｂ及び寄生キャパシター１５、１６に由来し、以下に等しい係数で増幅される雑音を引き起こす。

ここで、Ｖｏｐは、等価入力−雑音生成器の値である。結果として、当該関係式から、帰還キャパシタンスＣｆｂの値が増加すると、出力における電荷積分器１２からの雑音は、二次関数的に増加することが明らかである。結果として、当該値は、出力雑音（又は同等に、同一雑音を与えられた電流消費）を低減するため、可能な限り抑制されるべきである。ＩＣＭＦＢ回路の導入自体は、（増幅器構成要素の存在により）無視できない電流消費を含む。ＩＣＭＦＢ回路の導入は、共通モードに関連した問題を解決するが、帰還キャパシタンスＣｆｂの高い値が要求されるので、検知インターフェースの雑音性能を悪化させる（又は同一の雑音の場合、電流消費を更に増大させる）危険がある。電流消費は、携帯型の用途では過度になり得る。
エム・レムキン、ビー・イー・ボザー（Ｍ． Ｌｅｍｋｉｎ， Ｂ． Ｅ． Ｂｏｓｅｒ）、ア・スリーアクシス・マイクロマシンド・アクセラメーター・ウィズ・ア・シーモス・ポジション・センス・インターフェース・アンド・デジタル・オフセット・トリム・エレクトロニクス（Ａ Ｔｈｒｅｅ−Ａｘｉｓ Ｍｉｃｒｏｍａｃｈｉｎｅｄ Ａｃｃｅｌｅｒｏｍｅｔｅｒ ｗｉｔｈ ａ ＣＭＯＳ Ｐｏｓｉｔｉｏｎ−Ｓｅｎｓｅ Ｉｎｔｅｒｆａｃｅ ａｎｄ Ｄｉｇｉｔａｌ Ｏｆｆｓｅｔ−Ｔｒｉｍ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・イー・イー・イー・ジャーナル・オブ・ソリッドステート・サーキッツ（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ）、アイ・イー・イー・イー（ＩＥＥＥ）、１９９９年４月、Ｖｏｌ． ３４、Ｎｏ． ４、ｐ．４５６−４６８

本発明の目的は、従って、前述の不利点及び問題を克服し、特に電流消費及び雑音の観点から性能を損なわない入力共通モード制御回路を有する差動容量性センサーのインターフェース回路を提供することである。

本発明によると、従って、差動容量性センサー１を用いた検出回路、対応するインターフェース回路、及び差動容量性センサーの関連方法が、提供され、それぞれ請求項１、１４及び１７に記載される。

本発明をより理解するため、本発明の好適な実施例が純粋に非限定的な例として、添付の図面を参照して説明される。

本発明の態様は、差動容量性センサーの検知インターフェース内の入力共通モード制御に対し、リードパルスの印加によりセンサーによって生成される共通モード電荷量と絶対値が等しく且つ符号が反対の共通モード電荷量を生成するよう構成された、純粋な受動型回路（従って、入力共通モード受動回路、ＩＣＭＰＣ（Ｉｎｐｕｔ−Ｃｏｍｍｏｎ−Ｍｏｄｅ Ｐａｓｓｉｖｅ Ｃｏｎｔｒｏｌ）として定義される）を用いる。このように、共通モード電荷及び検知インターフェースの入力端子の共通モード電圧の値の平衡は、一定に保たれる。

図３は、インターフェース回路３０及び差動容量性センサー１を有する検出回路を図示する。図３では、同様の部分は前述と同一の参照符号で示され、再び詳細に説明されない。詳細には、差動容量性センサー１は、回転子端子８及びそれぞれ第１の固定子端子７ａと第２の固定子端子７ｂの間に接続された第１の検知キャパシター９ａ及び第２の検知キャパシター９ｂを備え、再び図示される。インターフェース回路３０は、入力において、第１の固定子端子７ａ及び第２の固定子端子７ｂに接続される。また、インターフェース回路３０は、電荷積分器１２及び純粋な受動（ＩＣＭＦＢ）型の第１の共通モード制御回路３２を有する。再び、電荷積分器１２の入力における寄生キャパシタンスは、それぞれ第１の固定子端子７ａと第２の固定子端子７ｂと基準電位線１８の間に接続され、寄生キャパシタンスＣｐを有する第１の寄生キャパシター１５及び第２の寄生キャパシター１６として図示される。電荷積分器１２は、電荷―積分器構成で、第１の固定子端子７ａ及び第２の固定子端子７ｂと接続され、及び出力電圧Ｖｏを供給する検知演算増幅器２０、並びに第１の積分キャパシター２２及び第２の積分キャパシター２３を有する。第１の共通モード制御回路３２は、それぞれ第１の固定子端子７ａ及び第２の固定子端子７ｂに接続された第１の出力端子３２ａ及び第２の出力端子３２ｂ、並びに駆動端子３２ｃを有する。

本発明の態様によると、第１の共通モード制御回路３２は、差動容量性センサー１の等価電気回路と実質的に同一の回路構成を有する容量性回路である。従って、第１の共通モード制御回路３２は、互いに及び駆動端子３２ｃと接続された第１の端子並びにそれぞれ第１の出力端子３２ａ及び第２の出力端子３２ｂと接続された第２の端子を有する、制御キャパシタンスＣｐａと同一値、特に検知キャパシタンスＣ_Ｓと実質的に等しい値を有する、第１の制御キャパシター３４及び第２の制御キャパシター３５を有する。使用中、リード信号Ｖｒは、第１の信号発生器３６を介し差動容量性センサー１の回転子端子８に供給される。リード信号Ｖｒは、特に、第１の電圧変動ΔＶｒを有する階段状パルスである。駆動信号Ｖｒ（−）は、第２の信号発生器３７を介し駆動端子３２ｃへ供給される。駆動信号Ｖｒ（−）はまた、第１の電圧変動ΔＶｒと等しく且つ反対の（及び実質的に同時の）第２の電圧変動−ΔＶｒを有する階段状パルスである。特に、周期パターン（例えば、パルス列）を有するリード信号Ｖｒの場合、駆動信号Ｖｒ（−）は、リード信号Ｖｒに対し１８０度位相がずれる（つまり、逆位相である）。

第１の制御キャパシター３４及び第２の制御キャパシター３５は、従って、電荷積分器１２の入力端子に、第１の検知キャパシター９ａにより及び第２の検知キャパシター９ｂにより生成された共通モード電荷量と等しく且つ反対の共通モード電荷量を生成する（言い換えると、制御キャパシターにより注入された／抽出された電荷量は、検知キャパシターにより抽出された／注入された電荷量と等価である）。当該端子の共通モード電圧の値は、従って一定に保たれる。また、寄生キャパシタンス１５、１６の寄与は、一定電圧であり、電荷を吸収せず、抑制される。

説明された回路は、開ループ制御に基づくので、制御キャパシター３４、３５の制御キャパシタンスＣｐａが差動容量性センサー１の検知キャパシタンスＣ_Ｓと事実上等しい限り、入力共通モードを制御可能である。従って、実装上の理由から（例えば、異なる技術が用いられるので）、制御キャパシタンスＣｐａが検知キャパシタンスＣ_Ｓと異なる場合、又は経年劣化及び長い間のドリフトの異なる影響がある場合、本発明の更なる態様は、第１の共通モード制御回路３２と組み合わせて、ＩＣＭＦＢ能動型の、閉帰還ループを実施する、第２の共通モード制御回路１４を用いることを想定する。

特に（図４を参照）、本発明の第２の実施例による検出回路はまた、従来技術を参照して説明されたＩＣＭＦＢ回路と実質的に同様である第２の共通モード制御回路１４を有する。従って、本発明の第２の実施例による検出回路は、増幅回路２５、及び帰還キャパシタンスＣｆｂを有し且つ増幅回路２５の出力２５ａとそれぞれ第１の固定子端子７ａ、及び第２の固定子端子７ｂの間に接続された第１の帰還キャパシター２６及び第２の帰還キャパシター２７を有する。しかしながら、この場合、帰還キャパシタンスＣｆｂの値は、従来技術の対応する値より非常に小さく、特に検知キャパシタンスＣ_Ｓより小さくなり得る。実際に、第１の共通モード制御回路３２の組み合わせの存在のせいで、第２の共通モード制御回路１４は、可能な技術的加工差分による検知キャパシタンスＣ_Ｓと制御キャパシタンスＣｐａの間の可能な差分を平衡させ、（再度、帰還電圧Ｖｆｂを介して）当該差分に比例する少量の電荷を生成しなければならないだけである。従って、電流消費及び検知インターフェースの雑音の寄与はまた、この場合、制限され、携帯型用途の電流消費及び検知インターフェースの雑音の寄与に適合する。

図５に示されるように、説明されたインターフェース回路３０は、電子機器４０に用いられ利益をもたらし得る。電子機器４０は、例えば、携帯電話、デジタルオーディオプレーヤー、ＰＤＡ、デジタルビデオカメラ又はカメラ、又は携帯型コンピューター（ラップトップ）のような携帯型機器であり、（特にＡＳＩＣ（特定用途向け集積回路）として設けられた）検出回路４２を備え、電子機器４０と関連付けられた所与の量（例えば、加速度、圧力、力、等）の値を決定するよう構成される。検出回路４２は、当該量を検知し及び当該量の値の関数として差動容量変化を生成するよう構成された差動容量性センサー１（例えば、加速度計、圧力センサー、力センサー、等）、並びに差動容量性センサー１と関連付けられた検知段４４を有する。また、検知段４４は、容量不平衡ΔＣ_Ｓを出力電気信号Ｖｏに変換するよう構成された前述のインターフェース回路３０、並びに例えば相関二重サンプリング（ＣＤＳ）を用いる回路であり、当該出力電気信号を増幅及び濾波するよう構成され、そして電子機器４０内で用いられ得る検知信号を生成する利得及び濾波回路４５を有する。この目的のため、検出回路４２は、出力において、電子機器４０のマイクロプロセッサー回路４６と接続され、検知信号の値に応じて電子機器４０の所与の機能を起動するよう構成される。有利なことに、本発明の態様によると、検出回路４２は、単一シリコンダイに作成され、従って差動容量性センサー１と検知段４４の間に、如何なる加工技術の差も存在し得ない。

説明された検出回路の利点は、以上の記載から明らかである。

如何なる場合も、強調されるべき点は、提案された回路が、差動容量性センサー１の読み取りに必要な電流消費を低減させることである。特に、当該回路は、入力共通モード制御に用いられる全体のキャパシタンス及び従ってシステムの雑音を低減させ、又は同等に同一の出力雑音の場合の電流消費を低減させる。

説明された第１の実施例（単に受動回路ＩＣＭＰＣの使用を想定する）は、特に簡易な構成を有し、また極めて低い電流消費を有し、そして検知キャパシタンスＣ_Ｓが制御キャパシタンスＣｐａと等しい（及び引き続き等しい）場合、共通モードの制御を可能にする。この理由から、インターフェース回路３０に用いた技術と同一技術で、特に１つの同一のシリコンダイに差動容量性センサー１を製造することは、特に有利である。

第２の実施例は、例えば構成要素の非均一な経年劣化による前述のキャパシタンスの間の可能な差分を補正する必要がある場合に有利である。いずれにしても、当該実施例が用いられる場合でも、帰還キャパシター２６、２７の帰還キャパシタンスＣｆｂの値は、従来技術と比較して非常に小さく、小さい電流消費（又は低い出力雑音）を可能にする利点を有する。

最後に、特許請求の範囲に定められた本発明の範囲から逸脱することなく、本願明細書に記載された及び図示された内容に修正及び変更がなされて良いことが明らかである。

特に、検出回路では、ＭＥＭＳ技術で又は異なる技術で作成された如何なる種類の差動容量性センサーも用いられ得ることが明らかである。例えば差動容量性センサーは、変位センサー、ジャイロスコープ、線形又は回転加速度センサー、圧力センサー、又は力センサーであり得る。

電子機器４０はまた、記憶装置、例えばハードディスクであって良い。また検出回路は、自由落下の状態の検出に貢献し得る。

更に、他の種類の波形は、読み取りに用いられ得る。またリード信号Ｖｒは、例えば、パルス列又は階段状パルスを有して良い。これに関し、当該リード信号Ｖｒ（及びＩＣＭＰＣ制御回路の逆位相の対応する駆動信号）の生成のための第１の信号発生器３６及び第２の信号発生器３７は、如何なる知られている技術で、及び特に本願明細書で詳細に記載されない、知られている方法で、基準電位線と接続されたスイッチを利用して得られて良い。

制御キャパシタンスＣｐａの値及び駆動信号Ｖｒ（−）の振幅は、例えば差動容量性センサーにより生成された共通モード電荷量を平衡させるため、共通モード電荷量を生成させる場合、更に異なり得る。例えば、制御キャパシタンスＣｐａの値は、検知キャパシタンスＣ_Ｓの２倍であり得る（しかしながら、出力雑音の特定の増加を犠牲にする）。また、駆動信号Ｖｒ（−）の変動は、リード信号の対応する変動の半分に等しい値を有し得る。この場合、制御キャパシタンスと検知キャパシタンスの値の間の比が設計値に保たれる限り、第１の共通モードＩＣＭＰＣ制御回路は、正しく動作する。

最後に、説明されたように、インターフェース回路は、切り替えキャパシター型である。従ってスイッチ（知られている方法で、従って本願明細書に記載されない）が想定され、バイアス及び読み取り動作を可能にするよう適切な方法で制御される。

知られている種類の差動容量性センサーを図示する。 図１ａに示されたセンサーの等価電気回路を示す。 知られている種類の、図１ａに示されたセンサーを用いた検出回路の回路図を示す。 本発明の第１の実施例による検出回路の回路図を示す。 本発明の第２の実施例による検出回路の回路図を示す。 図３又は図４に示された種類の検出回路を備えた電子機器のブロック図を示す。

符号の説明

１ 差動容量性センサー
２ａ 第１の固定アーム
２ｂ 第２の固定アーム
３ 可動部
４ 可動アーム
５ バネ
６ 固定要素
７ａ 第１の固定子端子
７ｂ 第２の固定子端子
８ 回転子端子
９ａ 第１の検知キャパシター
９ｂ 第２の検知キャパシター
１０ インターフェース回路
１２ 電荷積分器
１４ 帰還段、第２の共通モード制御回路
１５ 第１の寄生キャパシター
１６ 第２の寄生キャパシター
１８ 基準電位線
２０ 検知演算増幅器
２２ 第１の積分キャパシター
２３ 第２の積分キャパシター
２５ 増幅回路
２５ａ 出力
２５ｂ 第１の差動入力
２５ｃ 第２の差動入力
２５ｄ 基準入力
２６ 第１の帰還キャパシター
２７ 第２の帰還キャパシター
３０ インターフェース回路
３２ 第１の共通モード制御回路
３２ａ 第１の出力端子
３２ｂ 第２の出力端子
３２ｃ 駆動端子
３４ 第１の制御キャパシター
３５ 第２の制御キャパシター
３６ 第１の信号発生器
３７ 第２の信号発生器
４０ 電子機器
４２ 検出回路
４４ 検知段
４５ 利得及び濾波回路
４６ マイクロプロセッサー回路
Ｃｆｂ 帰還キャパシタンス
Ｃｉ 積分キャパシタンス
Ｃｐ 寄生キャパシタンス
Ｃｐａ 制御キャパシタンス
Ｃ_Ｓ 静止状態におけるキャパシタンス
Ｖｆｂ 帰還電圧
Ｖｏ 出力電圧
Ｖｒ リード信号
Ｖｒ（−） 駆動信号
ΔＣ_Ｓ 容量不平衡
ΔＶｒ 第１の電圧変動
−ΔＶｒ 第２の電圧変動

Claims (21)

1. 検出回路であって、差動容量性センサー、並びに電気的に前記差動容量性センサーと接続された第１の検知入力及び第２の検知入力を有するインターフェース回路を設けられ、前記インターフェース回路は、
   入力において前記第１の検知入力及び前記第２の検知入力と接続され、及び前記差動容量性センサーの容量不平衡と関連した出力信号を供給するよう構成された検知増幅器手段、並びに
   前記第１の検知入力及び前記第２の検知入力と接続され、及び前記第１の検知入力及び前記第２の検知入力に現れる共通モード電気量を制御するよう構成された第１の共通モード制御回路、を有し、
   前記第１の共通モード制御回路は、完全な受動型であることを特徴とする、検出回路。
2. 前記第１の共通モード制御回路は、前記共通モード電気量を平衡させ、及び前記第１の検知入力及び前記第２の検知入力に現れる共通モード電圧を実質的に一定に維持させるため、平衡電気量を生成する生成手段を有し、
   前記共通モード電気量は、共通モード電荷量であり、及び前記平衡電気量は、前記共通モード電荷量と絶対値が等しく且つ符号が反対の電荷量である、請求項１記載の検出回路。
3. 前記差動容量性センサーは、等価電気回路を有し、
   前記第１の共通モード制御回路は、前記等価電気回路と実質的に同一の回路構成を有し、且つ駆動信号を受信するよう構成された駆動端子を有する容量性回路を有し、
   前記駆動信号は、使用中に前記差動容量性センサーへ供給されるリード信号のリード振幅変動と反対の制御振幅変動を有する、請求項１又は２記載の検出回路。
4. 前記容量性回路は、前記等価電気回路と実質的に同一であり、及び前記駆動信号の前記制御振幅変動は、前記リード信号の前記リード振幅変動と絶対値が等しく、符号が反対で、且つ実質的に同時であり、特に、前記駆動信号及び前記リード信号は、反対位相の信号である、請求項３記載の検出回路。
5. 前記等価電気回路は、前記リード信号を受信するよう構成されたリード端子及びそれぞれ前記第１の検知入力及び前記第２の検知入力の間に接続され、並びに共通の静止状態におけるキャパシタンス及び前記容量不平衡と絶対値が等しく符号が反対であり且つ等しい不平衡を有する、第１及び第２の検知キャパシターを有し、
   前記共通モード電気量は、前記第１の検知キャパシター及び前記第２の検知キャパシターにより、前記リード信号に応じて生成される、請求項３又は４記載の検出回路。
6. 前記差動容量性センサーは、
   固定体及び検出されるべき前記量の関数として前記固定体に対し自由に動くことができ、従って前記容量不平衡を生成する可動体を有する微小電気機械センサー、を有し、
   前記リード端子は、前記可動体と電気的に接続され、及び前記第１の検知入力及び前記第２の検知入力は、前記固定体と電気的に接続される、請求項５記載の検出回路。
7. 前記容量性回路は、前記駆動端子及び前記第１の検知入力の間に接続された第１の制御キャパシター手段、並びに
   前記駆動端子及び前記第２の検知端子の間に接続された第２の制御キャパシター手段、を有し、
   前記第１の制御キャパシター手段及び前記第２の制御キャパシター手段は、前記第１の検知キャパシター及び前記第２の検知キャパシターの前記静止状態におけるキャパシタンスと相関のある制御キャパシタンスを有する、請求項５又は６記載の検出回路。
8. 前記第１の制御キャパシター手段及び前記第２の制御キャパシター手段は、前記第１の検知キャパシター及び前記第２の検知キャパシターの前記静止状態におけるキャパシタンスと実質的に等しい制御キャパシタンスを有する、請求項７記載の検出回路。
9. 能動型の、帰還ループを設けられた、第２の共通モード制御回路を更に有し、
   前記帰還ループは、前記共通モード電気量の制御に貢献するために、帰還電圧値を生成するよう構成される、前記請求項の何れか１項記載の検出回路。
10. 前記帰還ループは、入力において前記第１の検知端子及び第２の検知端子と接続され及び前記帰還電圧を生成するよう構成された出力を有する帰還増幅器手段、並びに前記出力及びそれぞれ前記第１の検知入力及び前記第２の検知入力の間に接続された第１の帰還キャパシター手段及び第２の帰還キャパシター手段を有する、請求項９記載の検出回路。
11. 前記差動センサーは、静止状態におけるキャパシタンスを有する検知キャパシター手段を有する等価電気回路を有し、並びに
    前記第１の帰還キャパシター手段及び第２の帰還キャパシター手段は、前記静止状態におけるキャパシタンスより小さい値である帰還キャパシタンスを有する、請求項１０記載の検出回路。
12. 前記第１の共通モード制御回路は、前記第１の検知キャパシター及び前記第２の検知キャパシターの前記静止状態におけるキャパシタンスと製造差分だけ異なる値である制御キャパシタンスを有する制御キャパシター手段を有し、並びに
    前記第１の帰還キャパシター手段及び前記第２の帰還キャパシター手段は、前記製造差分に応じた値である帰還キャパシタンスを有する、請求項１０又は１１記載の検出回路。
13. 前記差動容量性センサー及び前記インターフェース回路は、半導体材料の同一のダイ内に統合される、前記請求項の何れか１項記載の検出回路。
14. インターフェース回路であって、前記請求項の何れか１項に従い作られた検出回路のインターフェース回路。
15. 電子機器であって、請求項１乃至１３の何れか１項に従い作られた検出回路を有する電子機器。
16. 特に、携帯電話、デジタルオーディオプレーヤー、ＰＤＡ、デジタルビデオカメラ又はカメラ、及び携帯型コンピューターを有するグループ内で選ばれた携帯型の種類である、請求項１５記載の電子機器。
17. 方法であって、電気的に差動容量性センサーと接続された第１の検知入力及び第２の検知入力を設けられたインターフェース回路を通じて前記差動容量性センサーを読み取り、前記方法は、
    前記差動容量性センサーの容量不平衡を検知する段階、
    前記容量不平衡に関連した出力信号を生成する段階、並びに
    前記第１の検知入力及び前記第２の検知入力に現れる共通モード電気量を制御する段階、を有し、
    制御する段階は、前記第１の検知入力及び前記第２の検知入力と接続された第１の共通モード制御回路を設ける段階を有し、
    前記第１の共通モード制御回路は、完全な受動型であることを特徴とする、差動容量性センサー読み取り方法。
18. 制御する段階は、前記共通モード電気量を平衡させ、及び前記第１の検知入力及び前記第２の検知入力に現れる共通モード電圧を実質的に一定に維持するため、平衡電気量を生成する段階を有し、
    前記共通モード電気量は、共通モード電荷量であり、及び前記平衡電気量は、前記共通モード電荷量と絶対値が等しく且つ符号が反対の電荷量である、請求項１７記載の読み取り方法。
19. 前記差動容量性センサーは、等価電気回路を有し、及び
    第１の共通モード制御回路を設ける段階は、前記等価電気回路と実質的に同一の回路構成を有し及び駆動端子を有する容量性回路を設ける段階を有し、並びに
    容量不平衡を検知する段階は、前記差動容量性センサーを、リード振幅変動を有するリード信号で駆動差得る段階を有し、及び
    共通モード電気量を制御する段階は、前記駆動端子に、前記リード振幅変動と反対の制御振幅変動を有する駆動信号を供給する段階を有する、請求項１７又は１８記載の読み取り方法。
20. 前記駆動信号の前記制御振幅変動は、前記リード振幅変動と絶対値が等しく且つ符号が反対である、請求項１９記載の読み取り方法。
21. 前記駆動信号は、前記リード信号に対し反対位相である、請求項１９又は２０記載の読み取り方法。

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