WO2011138529A1 - Procede et dispositif de caracterisation ou de mesure d'une capacite - Google Patents

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WO2011138529A1
WO2011138529A1 PCT/FR2011/050578 FR2011050578W WO2011138529A1 WO 2011138529 A1 WO2011138529 A1 WO 2011138529A1 FR 2011050578 W FR2011050578 W FR 2011050578W WO 2011138529 A1 WO2011138529 A1 WO 2011138529A1
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capacitance
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vref
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PCT/FR2011/050578
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Francesco La Rosa
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Stmicroelectronics (Rousset) Sas
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    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
    • G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
    • G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
    • G01R27/2605—Measuring capacitance
    • G—PHYSICS
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    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
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    • G06F3/0416—Control or interface arrangements specially adapted for digitisers
    • G06F3/04166—Details of scanning methods, e.g. sampling time, grouping of sub areas or time sharing with display driving
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    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0446—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a grid-like structure of electrodes in at least two directions, e.g. using row and column electrodes

Definitions

  • the present invention relates to a method and a device for characterizing or measuring a capacitance.
  • the present invention also relates to a method and a device for characterizing or measuring a floating capacity.
  • the present invention relates in particular but not exclusively to the characterization or measurement of capabilities in a touch screen display.
  • Loads are transferred from a preloaded reference capacity to a capacity to be measured. The operation is repeated several times with calibrated charge quantities until a determined voltage is reached. The number of load transfers required to obtain this voltage is representative of the capacity to be measured.
  • a known resistance R is connected in series with the capacitance C to be measured.
  • a switch is placed in parallel with the capacitance. The capacity is charged and then discharged by means of the switch.
  • An amplifier copies the decay curve of the voltage across the capacitor.
  • the time constant RC corresponding to the decay curve of the voltage is determined, to deduce the capacitance C.
  • a current generator is placed in series with the ability to measure.
  • a transistor is placed in parallel with the capacitance.
  • the voltage across the capacitor is sent to the positive input of an operational amplifier whose negative input receives a reference voltage.
  • the output of the amplifier controls the transistor.
  • the set forms an oscillator whose frequency F is a function of the capacitance C. The measurement of this frequency makes it possible to determine the capacitance.
  • a constant charging current I is injected into the capacitor C to be measured.
  • a charge Q is accumulated by the capacitor C and the voltage across the capacitors goes from an initial voltage Va to a voltage Vb.
  • An AC voltage is applied across the capacitor C to be measured.
  • the voltage across the capacitor is digitized by a sigma-delta modulator and its value is representative of the capacitance.
  • a resistor R is placed in series with the capacitance C to be measured.
  • An alternative signal is applied to the set.
  • the voltage across the resistor is measured with a differential analog-to-digital converter to derive capacitance C.
  • Some known methods are penalized by a rather long acquisition time of the parameter (frequency, voltage, ...) making it possible to characterize or measure a capacitance. Others are penalized by the complexity of the means necessary for their implementation. Applications such as controlling a touch screen display require a fast scan time of a matrix of capabilities, to determine variations in these capabilities and to detect user actions.
  • the present invention aims at a method of characterization or capacitance measurement which constitutes an alternative to known methods and has advantages in terms of simplicity of implementation, speed of acquisition of characterization or measurement data, and accuracy of the measure.
  • a first aspect of the invention relates to the measurement of a capacitance having a terminal connected to ground.
  • a second aspect of the invention relates to the measurement of a floating capacitance, the two terminals of which are not connected to ground.
  • the second aspect of the invention relates in particular to the measurement of a floating capacity having at least one terminal connected to the ground by a parasitic capacitance.
  • embodiments of the invention relate to a method for characterizing or measuring a capacitance, comprising the steps of: providing a first capacitive voltage divider bridge and a second capacitive voltage divider bridge in parallel with the first, capacitive voltage divider bridge first divider bridge having a first midpoint having a first voltage and the second divider bridge having a second midpoint having a second voltage; connect the ability to the first midpoint; to apply to the dividing bridges a bias voltage; maintain the first voltage in the vicinity of a reference voltage; discharging the second midpoint with a constant current; and measuring a first time necessary for the second voltage to reach a determined value.
  • the first time is the time required for the second voltage to become equal to the first voltage.
  • the method comprises an offset measurement phase comprising the steps of: not connecting the capacitor to the first midpoint; to apply to the dividing bridges the polarization voltage; maintain the first voltage in the vicinity of the reference voltage; discharging the second midpoint with a constant current; and measuring a second time necessary for the second voltage to become equal to the first voltage.
  • the method comprises a step of calculating the difference between the first and the second time, as a parameter for characterizing or measuring the first capacitance.
  • the method comprises a calibration phase comprising the steps of: connecting a calibration capacity to the first midpoint; to apply to the dividing bridges the polarization voltage; maintain the first voltage in the vicinity of the reference voltage; discharging the second midpoint with a constant current; and measuring a third time necessary for the second voltage to become equal to the first voltage.
  • the method comprises a step of calculating the capacity comprising calculating the product of the calibration capacity by the ratio of the difference between the first and the second time and the difference between the third and the second. time.
  • the voltage of the first midpoint is maintained in the vicinity of the reference voltage by means of a feedback loop comprising means for comparing the first voltage with the reference voltage.
  • the measurement of a time consists in counting a number of cycles of a clock signal.
  • Embodiments of the invention also relate to a device for characterizing or measuring a capacitance, comprising a first capacitive voltage divider bridge and a second capacitive voltage divider bridge in parallel with the first capacitive voltage divider bridge; a first midpoint of the first divider bridge, having a first voltage and a second midpoint of the second divider bridge, having a second voltage; means for connecting the capacitance to the first midpoint; means for applying to the divider bridges a bias voltage and maintaining the first voltage in the vicinity of a reference voltage; means for discharging the second midpoint with a constant current; and means for measuring a first time necessary for the second voltage to reach a determined value.
  • the first time is the time required for the second voltage to become equal to the first voltage.
  • the device is configured to execute an offset measurement phase comprising the steps of: not connecting the capacitor to the first midpoint; to apply to the dividing bridges the polarization voltage; maintain the first voltage in the vicinity of the reference voltage; discharging the second midpoint with a constant current; and measuring a second time necessary for the second voltage to become equal to the first voltage.
  • the device is configured to calculate the difference between the first and the second time, as characterization or measurement parameter of the first capacity.
  • the device is configured to execute a calibration phase comprising the steps of: connecting a calibration capability to the first midpoint; apply to divider bridges the bias voltage; maintain the first voltage in the vicinity of the reference voltage; discharging the second midpoint with a constant current; and measuring a third time necessary for the second voltage to become equal to the first voltage.
  • the device is configured to determine the capacity by calculating the product of the calibration capacity by the ratio of the difference between the first and the second time and the difference between the third and the second time.
  • the device is configured to execute an offset measurement phase followed by several phases of characterization or measurement of several capacities.
  • the means for maintaining the voltage of the first midpoint in the vicinity of the reference voltage comprise a feedback loop comprising means for comparing the first voltage with the reference voltage.
  • the means for measuring a time comprise means for counting a number of cycles of a clock signal.
  • FIG. 1 represents a device for characterizing or measuring capacity according to a first aspect of the invention
  • FIGS. 2A, 2B show electrical signals appearing in the device of FIG. 1 according to a first embodiment of a first method according to the invention
  • FIGS. 3A, 3B show electrical signals appearing in the device of FIG. 1 according to a second embodiment of the first method
  • FIG. 4 represents a particular example of implementation of the device of FIG. 1 according to a third embodiment of the first method
  • FIG. 5 represents a characterization or measurement device according to a second aspect of the invention
  • FIGS. 6A and 6B show electrical signals in the device of FIG. 5 according to an embodiment of a second method according to the invention.
  • FIG. 7 illustrates an application of the device of FIG. 5 to the control of a touch screen display device.
  • capacitor will be used in the present application to denote indifferently a capacitor or its electrical capacitance, in accordance with the evolution of the language in the field of microelectronics.
  • parasitic capacitance has generally been adopted to designate a parasitic component having a certain capacity. It ensued that the term “capacitance” was also used to refer to both “capacitor” type components (which were intentionally provided in a circuit) and “parasitic capacitance” type components (which are intrinsically present in a circuit).
  • characterization of a capacity what is meant in the following is an operation of determining a Parameter representative of the value of a capacity. Such a characterization parameter may be insufficient to determine the precise value of the capacity but allows at least to determine the variations.
  • embodiments of the invention which will be described in the following are data acquisition at least to characterize capabilities, if not to measure. In the case where these embodiments are implemented only to provide insufficient characterization data to directly calculate these capabilities, it does not necessarily mean that no measurement of these capabilities can be made using the characterization data.
  • Software post-processing methods can indeed be provided for processing the characterization data and deriving capacity values therefrom.
  • the first aspect of the invention is the characterization or measurement of a capacitance having a terminal connected to ground.
  • the second aspect of the invention is the characterization or measurement of a floating capacity.
  • the second aspect of the invention relates in particular to the case where at least the limit of the capacity from which this capacity is characterized or measured, is connected to the mass by parasitic capacitance.
  • FIG. 1 represents an exemplary embodiment of a device MD1 for characterizing or measuring capacity according to the invention.
  • MD1 device may in practice be designed as integrated circuit on a semi ⁇ conductive substrate.
  • the MD1 device comprises:
  • the divider bridge L1 comprises capacitors C1, Cpl in series and the divider bridge L2 comprises capacitors C2, Cp2 in series.
  • the capacitance Cl has a negative terminal connected to a node N1 and a positive terminal connected to a node N3.
  • the capacitance C2 has a negative terminal connected to a node N2 and a positive terminal connected to the node N3.
  • the capacitor Cpl has a positive terminal connected to the node N1 and a negative terminal connected to ground (GND).
  • the capacitance Cp2 has a positive terminal connected to the node N2 and a negative terminal connected to ground (GND).
  • the capacitors Cp1, Cp2 are parasitic capacitances of an integrated circuit on a semiconductor substrate. It may be, for example, drain-substrate capacitances of MOS transistors used to make the switches SW1 and SW2.
  • the nodes N1, N2 form the respective midpoints of the divider bridges L1, L2 and have voltages V1, V2.
  • the node N3 has a voltage V3.
  • the offset capacitor Co is connected between the node N1 and the ground.
  • Sequencer SEQ1 is equipped with an IC communication interface enabling it to transmit characterization or measurement data to an external device (not shown).
  • the switches SW1-SW5 are made from MOS transistors. Switches SW1-SW5 are two-terminal switches with ON (closed) status and OFF (open or blocked) status.
  • the switch SW6 is a three-terminal switch BO, B1, B2 having a state "ON1" where the terminal BO is connected to the terminal Bl, a state "ON2" where the terminal BO is connected to the terminal B2, and a OFF state where terminals BO, B1, B2 are not connected electrically.
  • the switch is shown schematically in Figure 1 to simplify the scheme.
  • switch SW6 is made from a plurality of MOS transistors, in a manner known to those skilled in the art.
  • the terminal BO of the switch SW6 is connected to the node N1 of the divider bridge L1.
  • the terminal Bl is connected to a reference capacitor Cr whose other terminal is connected to ground (GND).
  • the terminal B2 is connected to a terminal of a capacitor Ce to be characterized or measured, the other terminal is connected to ground. It is assumed that the mass of the capacitances Cr, Ce is at the same electrical potential as the mass of the device MDl. This may be for example the potential of the earth, or the mass of a device including the MDl device and Cr, Ce capabilities.
  • the node N1 of the divider bridge L1 is connected to the ground via switch SW1.
  • the node N2 of the divider bridge L2 is connected to ground via the switch SW2.
  • Node N3 is connected to ground via switch SW3.
  • Node N2 is also connected to ground via switch SW5 and current generator IG1.
  • the amplifier OP1 has a negative input connected to the node N1 and a positive input receiving a reference voltage Vref, for example a bandgap voltage supplied by the voltage generator VGEN.
  • Vref a reference voltage supplied by the voltage generator VGEN.
  • the output of the operational amplifier OP1 is connected to the node N3 via the switch SW4.
  • the comparator CMP1 receives the voltage VI on a positive input and the voltage V2 on a negative input. Its output provides a STOP signal to the NC counter. The STOP signal is also sent to the sequencer so that it is informed of the end of a measurement step described below.
  • the sequencer provides signals S1, S2, S3, S4, S5, S6 for controlling switches SW1 to SW6, as well as a START signal applied to the counter CNT.
  • the counter CNT receives the clock signal CLK on a counting input and counts the cycles of the clock signal.
  • the characterization or capacitance measurement method according to the invention comprises three phases:
  • Each of these three phases comprises a precharging step PI, a step P2 of measuring an electrical charge, and a step P3 of resetting the device.
  • Table 2 summarizes the states of the switches SW1-SW6 during the different stages of these different phases.
  • FIG. 2A represents the curves of the voltages VI, V2 and V3 during each of the phases Pcm1, Pcm2, Pcm3.
  • FIG. 2B shows the clock signal CLK supplied by the generator CKG as well as counting values n1, n2, n3 provided by the counter CN.
  • This step is initiated after resetting the capabilities C1, C2, Cpl, Cp2, Co by means of a reset step described below.
  • the sequencer SEQ1 puts the switches SW1, SW2, SW3, SW5, SW6 in the OFF state and the switch SW4 in the ON state.
  • the output of the amplifier OP1 controls the voltage V3 of the node N3 via the switch SW4, the voltage V3 being a function of the difference between the voltage Vref and the voltage V1.
  • the voltage VI of the node NI tends towards the voltage Vref, by the effect of feedback.
  • the voltage V2 at the node N2 reaches a value V2 (1) which is different from the voltage V1. It is assumed here that the voltage V2 (1) is greater than the voltage V1. Indeed, the voltage V2 is equal to V3 * C2 / (Cp2 + C2) and the voltage VI is equal to V3 * C1 / (Cpl + Co + Cl).
  • V2 (1) is greater than the voltage V1. Indeed, the voltage V2 is equal to V3 * C2 / (Cp2 + C2) and the voltage VI is equal to V3 * C1 / (Cpl + Co + Cl).
  • V3 * C2 / (Cp2 + C2)> V3 * C1 / (Cpl + Co + Cl) is:
  • This step aims at measuring an electric charge Q1 necessary for the balancing of the voltages VI and V2.
  • This electric charge is measured indirectly, by measuring the time required to balance these voltages with the constant current I supplied by the generator IG1. This time is itself measured indirectly, by measuring a number of cycles of the clock signal.
  • the sequencer SEQ1 puts the switch SW5 in the ON state, does not modify the state of the other switches and applies the START signal to the counter CN.
  • the node N2 is discharged by the current I and the voltage V2 decreases, while the voltage VI continues to be maintained in the vicinity of Vref by the amplifier OP1.
  • the measurement step ends when the voltage V2 becomes equal to the voltage V1 and begins to fall below the voltage V1.
  • the parameter ni is stored by the sequencer.
  • the sequencer puts the switches SW1, SW2, SW3 in the ON state and the other switches in the OFF state. Capacities C1, C2, Cpl, Cp2, Co are unloaded.
  • the switch SW6 is also set to the ON1 state to ensure that the capacitance Cr is discharged, in preparation for the Pcm2 phase.
  • the sequencer SEQ1 puts the switches SW1, SW2, SW3, SW5 in the OFF state, the switch SW4 in the ON state and the switch SW6 in the ON1 state.
  • the terminal B1 is connected to the terminal BO and the reference capacitor Cr is put in parallel with the offset capacitor C0. Both abilities form an equivalent capacity equal to Cr + Co.
  • the output of the OP1 amplifier controls the voltage
  • V3 of the node N3 through the switch SW4 and the voltage VI of the node N1 tends to the voltage Vref, by the effect of feedback.
  • This step aims at measuring an electric charge Q2 necessary for the balancing of the voltages VI and V2.
  • Sequencer SEQ1 switches switch SW5 to the ON state, does not change the state of the other switches and applies the START signal to the NC counter.
  • the switch SW6 can be reset to the OFF state without affecting the measurement step P2, since the node NI is already preloaded and the voltage VI remains stable during the step P2 through the feedback via the amplifier OP1.
  • the opening of the switch SW6 on the contrary makes it possible to protect the device against a possible variation of the capacitance Cr during the step P2, or against a voltage disturbance across the capacitors Cr due to an external cause.
  • the node N2 is discharged by the current I and the voltage V2 decreases.
  • the measurement step ends when the voltage V2 becomes equal to the voltage V1 and begins to fall below the voltage V1.
  • the STOP signal stops the NC counter.
  • Parameter n2 is stored by the sequencer.
  • the sequencer puts the switches SW1, SW2, SW3 in the ON state and the other switches in the OFF state.
  • the switch SW6 is preferably successively set in the states ON1, ON2 to discharge the capacity Cr, and ensure that the capacitance Ce is also discharged in preparation for the phase Pcm3.
  • the sequencer SEQ1 puts the switches SW1, SW2, SW3, SW5 in the OFF state, the switch SW4 in the ON state and the switch SW6 in the ON2 state.
  • the terminal B2 is connected to the terminal B0 and the external capacitor Ce is put in parallel with the offset capacitor Co. Both capacities form an equivalent capacity equal to Cc + Co.
  • the output of the OP1 amplifier controls the voltage
  • V3 of the node N3 through the switch SW4 and the voltage VI of the node N1 tends to the voltage Vref, by the effect of feedback.
  • This step aims at measuring an electric charge Q3 necessary for the balancing of the voltages VI and V2.
  • Sequencer SEQ1 switches switch SW5 to the ON state, does not change the state of the other switches and applies the START signal to the NC counter.
  • the switch SW6 can be reset to the OFF state to protect the device against a possible variation of the capacitance Ce during the step P2, or against a voltage disturbance at the terminals of the capacitor Ce due to an external cause.
  • the node N2 is discharged by the current I and the voltage V2 decreases.
  • the measurement step ends when the voltage V2 becomes equal to the voltage V1 and begins to fall below the voltage V1.
  • the STOP signal goes to 1 and stops the CNT counter.
  • Parameter n3 is stored by the sequencer.
  • the sequencer puts the switches SW1, SW2, SW3 in the ON state and the other switches in the OFF state.
  • the switch SW6 is left in the ON2 state to discharge the capacitor Ce.
  • the diagram of FIG. 1 therefore covers various variants of the dividing bridges L1, L2, including those in which the capacitors C1, C2 are not equal, and the capacitors Cpl, Cp2, and / or each consist of various capacitors. in parallel and / or in series.
  • the current I which has been extracted from the node N2 during the times T1, T2, T3 during the measurement steps P2, until the voltage equilibrium VI, V2, is representative of the electric charge Q1, Q2 or Q3 stored in the capacity causing the imbalance, namely Co, Cr + Co or Cc + Co.
  • characterization of a capacitance without measurement thereof may be sufficient in some applications.
  • the variations of the time T3, ie the variations of n3, make it possible, for example, to determine the variations of the capacitance Ce without it being necessary to acquire the parameters ni and n2.
  • relation (12) we can write:
  • K ' being a constant equal to Cr / (n2-nl).
  • Another embodiment of the method of the invention comprises only the Pcm2 and Pcm3 phases without the Pcm1 phase, as illustrated in FIGS. 3A and 3B.
  • the offset measurement phase Pcm1 is therefore not executed.
  • the Pcm1 phase is not executed when the divider bridge is, by design, substantially balanced or when the capacitance Co is small in front of the capacitor Ce.
  • the offset measurement parameter ni is small in front of n2 and n3 and the relation (12) can be simplified as follows:
  • the Pcm1 and Pcm2 phases are not executed.
  • the counting data n3 is first stored at a time t0 corresponding to a known initial value CcO of the capacitance Ce, or a hypothesis on its value. From the instant t0, the variations of the capacitance Ce are determined by means of a program and the relation (17) and from the initial value CcO.
  • a program can be executed by the sequencer SEQ1 or by an external computer to which the sequencer SEQ1 provides the counting data n3.
  • the device MD1 can be used to characterize or measure a plurality of external capacities Cc 1, j , in particular in a matrix of tactile capacities, with "i, j" indexes of rows and columns of the capacities of the matrix.
  • the switch SW6 is replaced by a series of parallel switches SW6i, which are placed one after another in the being ON2 by the sequencer SEQ1 and provide count values n3 ⁇ , j corresponding to each of the abilities Cci, j .
  • several MD1 devices may be provided, each connected to a row or column of the capability matrix
  • the method according to the invention comprises a Pcm2 phase followed by a plurality of Pcm3 phases for measuring the variations of the external capacitance Ce or the plurality of external capacitors Cci, j . It may also comprise a Pcm1 phase followed by a Pcm2 phase, which is followed by a plurality of Pcm3 phase.
  • FIG. 4 represents a particular example of application of the device MD1. We seek here to measure the capacity Ce under the following conditions:
  • Terminal A is connected to ground via parasitic capacitance Cxi and terminal B is connected to ground via parasitic capacitance Cx2.
  • One such application is for example the measurement of a capacity Bcc, j touchscreen SDT, the Cxi capacity, in this case being Cx2 capacity line and column parasites of the touch screen, as will be seen later using an example.
  • An MD3 device is associated with the device MD1.
  • the device MD3 comprises a connection terminal B10, an operational amplifier OP2 and two switches SW10, SW11 driven by signals S10, SU.
  • the positive input of the operational amplifier OP2 receives the voltage Vref.
  • the output of the operational amplifier is returned to its negative input and is connected to the terminal B10 via the switch SW10.
  • Terminal B10 is connected to ground via switch SW11.
  • the terminal A of the capacitor Ce is connected to the terminal B2 of the switch SW6 of the device MD1.
  • the terminal B1 of the switch SW6 is as previously connected to ground via the reference capacitor Cr.
  • the terminal B of the capacitor Ce is connected to the terminal B10 of the device MD3.
  • Step E1 The Pcm1 / Pcm2 / Pcm3 phases described above are executed using the device MD1.
  • the switch SW6 When the Pcm3 phase is executed, the switch SW6 is put in the state ON2 and its terminal B2 is connected to its terminal B0.
  • the switch SW10 is turned ON (closed, or on) and the switch SW11 in the OFF state (open, or off).
  • the voltage Vref is therefore also applied to the terminal B of the capacitor Ce by the device MD3.
  • the capacity Ce is therefore neutralized because its terminals A, B receive the same voltage.
  • Step E2 The Pcm1 / Pcm2 / Pcm3 phases are executed a second time using the device MD1.
  • the switch SW6 When the Pcm3 phase is executed, the switch SW6 is put in the state ON2 and its terminal B2 is connected to its terminal BO.
  • the switch SW11 is previously put in the ON state and the switch SW10 in the OFF (blocked) state.
  • the terminal B of the capacitor Ce is therefore connected to the ground by the device MD3.
  • the MD1 device sees from its input (terminal
  • Step E2 therefore makes it possible to measure a capacity equal to Cc + Cx1.
  • FIG. 5 represents a characterization or measurement device MD2 adapted to the implementation of the method according to the second aspect of the invention.
  • the device MD2 is associated with the device MD3 described above, the structure of which is not modified.
  • the device MD2 comprises various elements of the device MD1, namely:
  • the capacitive divider bridge L1 arranged between the node N3 and the ground, comprising the capacitance C1 between the node N3 and the node N1 and the capacitance Cpl between the node N1 and the ground (GND),
  • the capacitive divider bridge L2 arranged between the node N3 and the ground, comprising the capacitance C2 between the node N3 and the node N2 and the capacitance Cpl between the node N2 and the ground, the offset capacitance Co, between the node NI and mass,
  • the operational amplifier OP1 receiving the voltage VI of the node N1 on its negative input and the voltage Vref on its positive input, and supplying the voltage V3 of the node N3 when the switch SW4 is conducting,
  • VGEN voltage generator supplying the voltage Vref
  • the comparator CMP1 receiving the voltage VI on its positive input and the voltage V2 on its negative input, the current generator IG1, arranged in series with the switch SW5 between the node N2 and the ground,
  • the counter CNT receiving the clock signal CLK.
  • the MD2 device also includes a sequencer
  • SEQ2 with wired or microprocessor logic, equipped with an IC communication interface.
  • the sequencer supplies the signals SI to S6 for controlling the switches SW1 to SW6 as well as signals S10, SU for controlling the switches of the device MD3.
  • the device MD2 also comprises a second comparator CMP2, which receives on its negative input the voltage V2 of the node N2 on its negative input a voltage Vref 'lower than the voltage Vref or substantially equal in values lower than the voltage Vref.
  • the voltage Vref ' is provided here by the generator VGEN but can also be obtained by simple division of the voltage Vref.
  • the START signal applied to the CNT counter is here provided by the output of the comparator CMP1 instead of being provided by the sequencer.
  • the STOP signal is provided by the output of the comparator CMP2 instead of being provided by the comparator CMP1.
  • the START and STOP signals are as previously applied to the CNT counter. They are also applied to the sequencer SEQ2 so that it is informed of the beginning and the end of a measurement step described below.
  • control or control elements such as the VGEN generator, the sequencer SEQ2, the clock signal generator CKG and the counter CNT are here arranged in a control circuit CCT1 represented in the form of a separate block of the device MD2 but can be considered an integral part of it.
  • the sequencer SEQ2 provides here, in addition to the signals S1 to S6 control switches SW1 to SW6, S10 signals, SW control switches SW10, SW11 of the device MD3.
  • the capacitance Ce to be characterized or measured is identical to that shown in FIG. 4 and comprises parasitic capacitances Cxi, Cx2 respectively connecting its terminal A to ground and its terminal B to ground.
  • Terminal A is connected to terminal B2 of switch SW6 of device MD2 and terminal B is connected to terminal B10 of device MD3.
  • the terminal B1 of the switch SW6 is as previously connected to a terminal of the reference capacitor Cr.
  • the other terminal of the capacitor instead of being connected to the ground, is here connected to the terminal B10 of the device MD3.
  • the capacitance C1 is assumed equal to the capacitance C2 and the capacitance Cpl is assumed equal to the capacitance Cp2.
  • the Co capability is considered the cause the imbalance between the divider bridges L1, L2 when the Cr or Ce capacitors are not connected to the device MD2.
  • the characterization or capacitance measurement method according to the second aspect of the invention comprises three phases:
  • Each of these three phases comprises a precharging step PI, a pre-discharge step P2.1, a measuring step P2.2, and a step P3 of resetting the device.
  • FIG. 6A represents the curves of the voltages VI, V2 and V3 during each of the Pcm4, Pcm5 and Pcm6 phases.
  • FIG. 6B shows the clock signal CLK supplied by the generator CKG as well as counting values n4, n5, n6 provided by the counter CN.
  • Table 3 summarizes the states of the switches during the different stages of the different phases.
  • Sequencer SEQ2 puts switches SW1, SW2, SW3, SW5, SW6 in the OFF state and switch SW4 in the ON state.
  • the amplifier OP1 controls the voltage V3 of the node N3 and the voltage VI of the node N1 tends to the voltage Vref by a feedback effect.
  • the voltage V2 of the node N2 reaches a value V2 (1) which is greater than the voltage V1 for the reasons mentioned above.
  • Sequencer SEQ2 puts switch SW5 in the ON state, does not modify the state of the other switches.
  • the node N2 is discharged by the current I and the voltage V2 decreases, while the voltage VI continues to be maintained in the vicinity of Vref by the amplifier OP1.
  • the measuring step is triggered by the comparator CMP1 when the voltage V2 begins to fall below the voltage VI, the voltage Vref.
  • the START signal goes to 1 at the output of the comparator CMP1 and activates the counter CN.
  • the measurement step ends when the voltage V2 begins to fall below the voltage Vref '.
  • the STOP signal goes to 1 at the output of the comparator CMP2 and stops the counter CN.
  • This step makes it possible to measure an electrical charge Q4 necessary for the voltage V2 to go from Vref to Vref '.
  • the sequencer puts the switches SW1, SW2, SW3 in the ON state and the other switches in the OFF state.
  • Capacities C1, C2, Cpl, Cp2, Co are unloaded.
  • the sequencer SEQ2 puts the switches SW1, SW2, SW3, SW5 in the OFF state, the switch SW4 in the ON state and the switch SW6 in the ON1 state.
  • the terminal B1 of the switch SW6 is connected to the terminal B0.
  • the proximal terminal of the capacitance Cr, connected to the terminal B1 of the switch SW6, receives the voltage V1.
  • the sequencer also puts the switch SW10 in the ON state, and the switch SW11 in the OFF state, so that the terminal distal of the capacitance Cr receives the voltage Vref.
  • the output of the amplifier OP1 controls the voltage V3 of the node N3 through the switch SW4 and the voltage VI of the node N1 tends to the voltage Vref by a feedback effect.
  • the capacitance Cr is discharged or practically discharged because it receives the voltage Vref on its two terminals.
  • the voltage V2 at the node N2 reaches a value V2 (2) higher than the voltage VI.
  • Sequencer SEQ2 puts switch SW5 in the ON state, does not modify the state of the other switches.
  • the node N2 is discharged by the current I and the voltage V2 decreases, while the voltage VI continues to be maintained in the vicinity of Vref by the amplifier OP1.
  • the measurement step is triggered by the comparator
  • the START signal goes to 1 at the output of the comparator CMP1 and activates the counter CN.
  • the sequencer SEQ2 which also receives the signal START, switches the switch SW10 OFF and the switch SW11 ON, leaving the switches SW4, SW5 in the ON state.
  • the Cr capacity sees the voltage on its proximal terminal go from Vref to 0 (ground potential) and charges. This load causes an additional imbalance between the divider bridges L1, L2 and a sudden rise in the voltage V2, while the voltage V1 remains maintained in the vicinity of Vref by the amplifier OP2. Then, the voltage V2 starts to decrease towards Vref 'by re-passing a second time by Vref.
  • the START signal goes back to zero then goes back a second time to 1 when the voltage V2 starts to become lower than the voltage VI.
  • the counter CNT is configured to take into account only the first switch to 1 of the START signal, and continues to count the clock cycles as long as the STOP signal does not go to 1. Thus, the counting period extends over the entire measurement step P2.2.
  • the measurement step ends when the voltage V2 begins to fall below the voltage Vref '.
  • the signal STOP goes to 1 at the output of the comparator CMP1 and stops the NC counter.
  • This step makes it possible to measure an electric charge Q5 necessary to bring the voltage V2 from the value Vref to the value Vref 'taking into account the introduction of the capacitance Cr at the moment when the voltages VI, V2 have reached equilibrium.
  • the sequencer puts the switches SW1, SW2, SW3 in the ON state and the other switches in the OFF state.
  • Capacities C1, C2, Cpl, Cp2, Co are unloaded.
  • the switches SW6, SW11 may optionally be left in the state ON1, respectively ON, in order to discharge the capacitor Cr.
  • the sequencer SEQ2 puts the switches SW1, SW2,
  • SW3, SW5 in OFF state, SW4 switch in ON state and SW6 switch in ON2 state receives the voltage VI.
  • the sequencer also puts the switch SW10 in the ON state, and the switch SW11 in the OFF state.
  • the terminal B of the capacitance Ce receives the voltage Vref.
  • the voltage VI tends towards the voltage Vref.
  • the capacitance Ce is discharged or practically discharged because it receives the voltage Vref on its two terminals A, B.
  • the parasitic capacitance Cxi is on the other hand charged.
  • the voltage V2 at the node N2 reaches a value V2 (3) greater than the voltage VI.
  • Sequencer SEQ2 puts switch SW5 in the ON state, does not modify the state of the other switches.
  • the current I decreases the voltage V2, while the voltage VI remains in the vicinity of Vref.
  • the measuring step is triggered by the comparator CMP1 when the voltage V2 begins to fall below the voltage V1, ie Vref.
  • the START signal then changes to 1 and activates the NC counter.
  • Sequencer SEQ2 puts switch SW10 in the OFF state and switch SW11 in the ON state, and leaves switches SW4, SW5 in the ON state.
  • the capacitance Ce sees the voltage on its terminal B go from Vref to 0 (potential of the mass) and is charged. This load causes an additional imbalance between the divider bridges L1, L2 and a sudden rise in the voltage V2, while the voltage V1 remains maintained in the vicinity of Vref by the amplifier OP2. Then the voltage V2 starts to decrease towards Vref 'by re-passing a second time by Vref.
  • the measurement step ends when the voltage V2 begins to fall below the voltage Vref '.
  • the STOP signal goes to 1 at the output of the comparator CMP1 and stops the counter CN.
  • This step makes it possible to measure an electric charge Q6 necessary to bring the voltage V2 from the value Vref to the value Vref 'taking into account the introduction of the capacitor Ce at the moment when the voltages VI, V2 have reached equilibrium.
  • the sequencer puts the switches SW1, SW2, SW3 in the ON state and the other switches in the OFF state.
  • the Capacities C1, C2, Cpl, Cp2, Co are unloaded.
  • the switches SW6, SW11 may optionally be left in the state ON2, respectively ON, in order to discharge the capacitor Ce.
  • the duration T5 of the measurement step P2.2 of the Pcm5 phase would be equal to the duration T4 of the measurement step P2.2 of the Pcm4 phase.
  • the voltage variation applied to the capacitance Cr shifts the decay curve of the voltage V2 and adds to the decay time T4 a time t2 shown in FIG. 6A.
  • the relation (23) makes it possible to measure Ce as a function of Cr and is equivalent to the relation (12).
  • the conditions under which this relation is implemented are different from those in which the relation (12) is implemented, because the device MD2 combined with the device MD3 allows a floating measurement of the capacitance Ce while freeing itself from the parasitic capacitance Cx1 which connects the terminal A of the capacitor Ce to the ground (the capacitance Cx2 not being a nuisance in itself and can be considered as not existing).
  • the voltage variation on the terminal B of the capacitance Ce can be chosen lower than Vref.
  • Vref it is possible to pass the terminal B of Vref to Vref / 2 or of Vref / 2 to 0.
  • the relation (20) becomes:
  • the voltage variation applied to the terminal B may also be greater than Vref, to increase the sensitivity of the measurement.
  • the MD2 device can be used to characterize the capacitance Ce without knowing the capacity Cr that is to say follow the variations of Ce. It can also be connected to an external calculation means which exploits the characterization data for determine the precise values of the capacitance Ce from an initial known CcO value.
  • a capacitor C5 is added in series with a switch SW7 between the node N3 and the node N1 (see Fig. 5).
  • the switch SW7 is put in the ON state during the precharging phase and makes it possible to raise the node NI to the voltage VI with a value of the voltage V3 which is not very high.
  • the switch SW7 is then reset to the OFF state during the steps P2.1, P2.2 and P3.
  • a capacitance C1 of low value makes it possible to increase the sensitivity of the device when measuring a capacitance Ce of low value, the capacitor C1 preferably having to be of the same order of magnitude as the capacitance to measure Ce. , or less than this.
  • the increase in the sensitivity of the device results in an increase in the amplitude of the jump of the voltage V2 at the moment when the step P2.2 is engaged, and an increase in the times T5 and T6.
  • the voltage Vref ' is equal to Vref.
  • the phase Pcm4 can be suppressed because the time T4 becomes equal to 0 (see Fig. 6A).
  • the choice of a counting stop voltage Vref 'different from the voltage Vref is justified for purely practical reasons, so that the times T5 and T6 are sufficiently large compared to the switching time of the elements which make it possible to measure them, or before the period of the clock signal. Indeed, the acquisition time of the characterization parameters n1, n2, n3 or n4, n5, n6 according to the invention is very short and much less than the acquisition time imposed by the conventional measurement or capacitance characterization methods. .
  • FIG. 7 schematically represents a tactile device TSD, for example a touch screen display, comprising a matrix of tactile capacitances TCA and a device according to the invention for measuring or characterizing capacitances of the matrix TCA.
  • a tactile device TSD for example a touch screen display
  • the TCA matrix comprises tactile abilities Cci, j (Cci, i, Cci, 2, ⁇ ⁇ ⁇ Cc m , n ) each connected to a line R ⁇ (Ri, R 2 , ... R m ) and to a column CLj (CL 1 , CL 2 ,... CL n ).
  • Each line Ri is connected to the ground by a parasitic capacitance Cxi and each column CLj is connected to the ground by a parasitic capacitance Cx2.
  • the tactile device TSD comprises a plurality of devices MD2i (MD2i, MD2 2 , MD2 3 ,... MD2 m ), each device MD2i being connected to a line R1 of corresponding rank i, and of the same structure as the device MD2 previously described. .
  • the device TSD also comprises a device MD3 as previously described, switches SWCj (SWCi, SWC 2 , ... SWC n ) and a control circuit CCT2.
  • Each switch SWCj is arranged between the device MD3 and one of the columns CLj of corresponding rank j and is controlled by signals CTRLj provided by the circuit CCT2.
  • the structure of the circuit CCT2 is of the type of that of the circuit CCT1 described in connection with the FIG.
  • sequencer SEQ2 being configured to selectively apply to each of the devices MD2i the control signals S1-S6, S10, SU, optionally S7, and selectively receive from each of the devices MD2i the characterization or measurement parameters n4, n5, n6 and START, STOP signals.
  • the reference capacity Cr (see Fig. 5) is for example arranged inside the device CCT2 (see Fig. 5).
  • connection between the device CCT2 and the devices MD2i is preferably made by means of electrical conductors arranged in parallel, so that the devices MD2i can simultaneously apply the phases Pcm4, Pcm5, Pcm6 to the capacitors connected to the same column CLj, and send back in real time to the control circuit CCT2 the characterization or measurement parameters n4, n5, n6 of each of these capacities.
  • the device CCT2 is preferably made by means of electrical conductors arranged in parallel, so that the devices MD2i can simultaneously apply the phases Pcm4, Pcm5, Pcm6 to the capacitors connected to the same column CLj, and send back in real time to the control circuit CCT2 the characterization or measurement parameters n4, n5, n6 of each of these capacities.
  • the device CCT2 is preferably made by means of electrical conductors arranged in parallel, so that the devices MD2i can simultaneously apply the phases Pcm4, Pcm5, Pcm6 to the capacitors connected to the same column CLj, and send back
  • An action of a user on the TSD device is detected as a variation of one or more abilities Cci, j.
  • the data n4, n5, n6 characterizing each capacity, which are refreshed cyclically with each new scan of the matrix, are sent to a external processor (not shown) which initiates actions according to variations of these capabilities.
  • the control device CCT2 calculates the capacitance values by means of the relation (23) described above, and returns capacitance values to the external processor.

Abstract

L'invention concerne un procédé pour caractériser ou mesurer une capacité (Cc), comprenant les étapes consistant à : relier la capacité (Cc) à un premier point milieu (N1) d'un premier pont diviseur capacitif (L1), appliquer au pont diviseur une tension de polarisation (V3), maintenir la tension (V1) du premier point milieu (N1) au voisinage d'une tension de référence (Vref), décharger un second point milieu (N2) d'un second pont diviseur (L2) en parallèle avec le premier (L1) au moyen d'un courant constant (I), et mesurer le temps nécessaire à ce qu'une tension (V2) du second point milieu devienne égale à la tension (V1) du premier point milieu (N1). Application notamment au contrôle d'un afficheur à écran tactile.

Description

PROCEDE ET DISPOSITIF DE CARACTERISATION OU DE MESURE D ' UNE
CAPACITE
La présente invention concerne un procédé et un dispositif de caractérisation ou de mesure d'une capacité. La présente invention concerne également un procédé et un dispositif de caractérisation ou de mesure d'une capacité flottante .
La présente invention concerne notamment mais non exclusivement la caractérisation ou la mesure de capacités dans un afficheur à écran tactile.
On connaît divers procédés de caractérisation ou de mesure de capacités, tels que les procédés à transfert de charges, à mesure de la constante de temps, à relaxation d'oscillateur, à mesure d'un courant de charge, les procédés utilisant un modulateur sigma-delta et les procédés utilisant une sinusoïde. Ces procédés seront brièvement résumés.
Transfert de charge
Des charges sont transférées d'une capacité de référence préchargée vers une capacité à mesurer. L'opération est répétée plusieurs fois avec des quantités de charge calibrées jusqu'à atteindre une tension déterminée. Le nombre de transferts de charges nécessaire à l'obtention de cette tension est représentatif de la capacité à mesurer.
Mesure de la constante de temps
Une résistance de valeur connue R est connectée en série avec la capacité C à mesurer. Un interrupteur est placé en parallèle avec la capacité. La capacité est chargée puis est déchargée au moyen de l'interrupteur. Un amplificateur recopie la courbe de décroissance de la tension aux bornes de la capacité. La constante de temps RC correspondant à la courbe de décroissance de la tension est déterminée, pour en déduire la capacité C. Relaxation d'oscillateur
Un générateur de courant est placé en série avec la capacité à mesurer. Un transistor est placé en parallèle avec la capacité. La tension aux bornes de la capacité est envoyée sur l'entrée positive d'un amplificateur opérationnel dont l'entrée négative reçoit une tension de référence. La sortie de l'amplificateur commande le transistor. L'ensemble forme un oscillateur dont la fréquence F est fonction de la capacité C. La mesure de cette fréquence permet de déterminer la capacité.
Mesure d'un courant de charge
Un courant de charge constant I est injecté dans la capacité C à mesurer. Au bout d'un certain temps T, une charge Q est accumulée par la capacité C et la tension aux bornes de la capacité passe d'une tension initiale Va à une tension Vb . En application des relations Q=C*V et Q=I*T, on en déduit la capacité C qui est égale à I*T/ (Vb-Va) .
Mesure avec un modulateur sigma-delta
Une tension alternative est appliquée aux bornes de la capacité C à mesurer. La tension aux bornes de la capacité est numérisée par un modulateur sigma-delta et sa valeur est représentative de la capacité.
Mesure en régime sinusoïdal ("Sine Wave Measurement " ) Une résistance R est placée en série avec la capacité C à mesurer. Un signal alternatif est appliqué à l'ensemble. La tension aux bornes de la résistance est mesurée avec un convertisseur analogique numérique différentiel, pour en déduire la capacité C.
Certains procédés connus sont pénalisés par un temps d'acquisition assez long du paramètre (fréquence, tension, ... ) permettant de caractériser ou de mesurer une capacité. D'autres sont pénalisés par la complexité des moyens nécessaires à leur mise en œuvre. Des applications telles que le contrôle d'un afficheur à écran tactile nécessitent un temps de balayage rapide d'une matrice de capacités, pour déterminer les variations de ces capacités et détecter des actions de l'utilisateur.
La présente invention vise un procédé de caractérisation ou de mesure de capacité qui constitue une alternative aux procédés connus et présente des avantages en termes de simplicité de mise en œuvre, de rapidité de l'acquisition des données de caractérisation ou de mesure, et de précision de la mesure.
Un premier aspect de 1 ' invention concerne la mesure d'une capacité ayant une borne connectée à la masse.
Un second autre aspect de 1 ' invention concerne la mesure d'une capacité flottante, dont les deux bornes ne sont pas connectées à la masse.
Le second aspect de l'invention vise notamment la mesure d'une capacité flottante ayant au moins une borne reliée à la masse par une capacité parasite.
Plus particulièrement, des modes de réalisation de l'invention concernent un procédé pour caractériser ou mesurer une capacité, comprenant les étapes consistant à : prévoir un premier pont diviseur de tension capacitif et un second pont diviseur de tension capacitif en parallèle avec le premier, le premier pont diviseur comportant un premier point milieu présentant une première tension et le second pont diviseur comportant un second point milieu présentant une seconde tension ; relier la capacité au premier point milieu ; appliquer aux ponts diviseurs une tension de polarisation ; maintenir la première tension au voisinage d'une tension de référence ; décharger le second point milieu avec un courant constant ; et mesurer un premier temps nécessaire à ce que la seconde tension atteigne une valeur déterminée.
Selon un mode de réalisation, le premier temps est le temps nécessaire à ce que la seconde tension devienne égale à la première tension. Selon un mode de réalisation, le procédé comprend une phase de mesure d'offset comprenant les étapes consistant à : ne pas relier la capacité au premier point milieu ; appliquer aux ponts diviseurs la tension de polarisation ; maintenir la première tension au voisinage de la tension de référence ; décharger le second point milieu avec un courant constant ; et mesurer un second temps nécessaire à ce que la seconde tension devienne égale à la première tension .
Selon un mode de réalisation, le procédé comprend une étape de calcul de la différence entre le premier et le second temps, en tant que paramètre de caractérisation ou de mesure de la première capacité.
Selon un mode de réalisation, le procédé comprend une phase d'étalonnage comprenant les étapes consistant à : relier une capacité d'étalonnage au premier point milieu ; appliquer aux ponts diviseurs la tension de polarisation ; maintenir la première tension au voisinage de la tension de référence ; décharger le second point milieu avec un courant constant ; et mesurer un troisième temps nécessaire à ce que la seconde tension devienne égale à la première tension .
Selon un mode de réalisation, le procédé comprend une étape de calcul de la capacité comprenant le calcul du produit de la capacité d'étalonnage par le rapport de la différence entre le premier et le second temps et de la différence entre le troisième et le second temps.
Selon un mode de réalisation, la tension du premier point milieu est maintenue au voisinage de la tension de référence au moyen d'une boucle de contre-réaction comprenant un moyen de comparaison de la première tension à la tension de référence.
Selon un mode de réalisation, la mesure d'un temps consiste dans un comptage d'un nombre de cycles d'un signal d'horloge. Des modes de réalisation de l'invention concernent également un dispositif pour caractériser ou mesurer une capacité, comprenant un premier pont diviseur de tension capacitif et un second pont diviseur de tension capacitif en parallèle avec le premier ; un premier point milieu du premier pont diviseur, présentant une première tension et un second point milieu du second pont diviseur, présentant une seconde tension ; des moyens pour relier la capacité au premier point milieu ; des moyens pour appliquer aux ponts diviseurs une tension de polarisation et maintenir la première tension au voisinage d'une tension de référence ; des moyens pour décharger le second point milieu avec un courant constant ; et des moyens pour mesurer un premier temps nécessaire à ce que la seconde tension atteigne une valeur déterminée.
Selon un mode de réalisation, le premier temps est le temps nécessaire à ce que la seconde tension devienne égale à la première tension.
Selon un mode de réalisation, le dispositif est configuré pour exécuter une phase de mesure d'offset comprenant les étapes consistant à : ne pas relier la capacité au premier point milieu ; appliquer aux ponts diviseurs la tension de polarisation ; maintenir la première tension au voisinage de la tension de référence ; décharger le second point milieu avec un courant constant ; et mesurer un second temps nécessaire à ce que la seconde tension devienne égale à la première tension.
Selon un mode de réalisation, le dispositif est configuré pour calculer la différence entre le premier et le second temps, en tant que paramètre de caractérisation ou de mesure de la première capacité.
Selon un mode de réalisation, le dispositif est configuré pour exécuter une phase d'étalonnage comprenant les étapes consistant à : relier une capacité d'étalonnage au premier point milieu ; appliquer aux ponts diviseurs la tension de polarisation ; maintenir la première tension au voisinage de la tension de référence ; décharger le second point milieu avec un courant constant ; et mesurer un troisième temps nécessaire à ce que la seconde tension devienne égale à la première tension.
Selon un mode de réalisation, le dispositif est configuré pour déterminer la capacité en calculant le produit de la capacité d'étalonnage par le rapport de la différence entre le premier et le second temps et de la différence entre le troisième et le second temps.
Selon un mode de réalisation, le dispositif est configuré pour exécuter une phase de mesure d'offset suivie de plusieurs phases de caractérisation ou de mesure de plusieurs capacités.
Selon un mode de réalisation, les moyens pour maintenir la tension du premier point milieu au voisinage de la tension de référence comprennent une boucle de contre-réaction comprenant un moyen de comparaison de la première tension à la tension de référence.
Selon un mode de réalisation, les moyens pour la mesure d'un temps comprennent des moyens de comptage d'un nombre de cycles d'un signal d'horloge.
Des modes de réalisation du procédé et du dispositif de caractérisation ou de mesure de capacité selon 1 ' invention seront décrits dans ce qui suit en se référant à titre non limitatif aux figures jointes, parmi lesquelles :
- la figure 1 représente un dispositif de caractérisation ou de mesure de capacité selon un premier aspect de 1 ' invention,
les figures 2A, 2B montrent des signaux électriques apparaissant dans le dispositif de la figure 1 selon un premier mode de réalisation d'un premier procédé selon 1 ' invention, - les figures 3A, 3B représentent des signaux électriques apparaissant dans le dispositif de la figure 1 selon un second mode de réalisation du premier procédé,
- la figure 4 représente un exemple particulier de mise en œuvre du dispositif de la figure 1 selon un troisième mode de réalisation du premier procédé,
- la figure 5 représente un dispositif de caractérisation ou de mesure selon un second aspect de l'invention,
- les figures 6A, 6B montrent des signaux électriques dans le dispositif de la figure 5 selon un mode de réalisation d'un second procédé selon l'invention, et
- la figure 7 illustre une application du dispositif de la figure 5 au contrôle d'un dispositif d'affichage à écran tactile .
Dans un souci de simplification du langage et des dessins, le terme "capacité" sera utilisé dans la présente demande pour désigner indifféremment un condensateur ou sa capacité électrique, conformément à l'évolution du langage dans le domaine de la microélectronique. Notamment, le terme "capacité parasite" a été généralement adopté pour désigner un composant parasite ayant une certaine capacité. Il s'en est ensuivit que le terme "capacité" a été également utilisé pour désigner à la fois des composants de type "condensateur" (qui ont été volontairement prévus dans un circuit) et de composants de type "capacité parasite" (qui sont intrinsèquement présents dans un circuit) . L'homme de l'art sera en mesure, en fonction du contexte de la phrase, de déterminer si le terme "capacité" est utilisé pour désigner un composant ou pour désigner sa capacité électrique, ou les deux. Par exemple, dans une phrase telle que "une borne de la capacité C à mesurer est connectée à" signifie clairement "une borne du condensateur dont la capacité C doit être mesurée est connectée à".
Par "caractérisation" d'une capacité, on entend dans ce qui suit une opération consistant à déterminer un paramètre représentatif de la valeur d'une capacité. Un tel paramètre de caractérisation peut être insuffisant pour déterminer la valeur précise de la capacité mais permet au moins d'en déterminer les variations. De façon générale, des modes de réalisation de l'invention qui seront décrits dans ce qui suit visent l'acquisition de données permettant au moins de caractériser des capacités, sinon de les mesurer. Dans le cas où ces modes de réalisation sont mis en œuvre uniquement pour fournir des données de caractérisation insuffisantes pour calculer directement ces capacités, cela ne signifie pas nécessairement qu'aucune mesure de ces capacités ne peut être faite au moyen des données de caractérisation. Des procédés de post-traitement par logiciel peuvent en effet être prévus pour assurer le traitement des données de caractérisation et en déduire des valeurs de capacités.
Par ailleurs, il sera noté que certaines applications, telles que la gestion d'un afficheur à écran tactile capacitif, ne nécessitent pas de connaître précisément la valeur d'une capacité et nécessitent seulement de déterminer ses variations. De telles variations sont représentatives d'un événement à détecter, par exemple le fait qu'un utilisateur pose le doigt à un emplacement particulier de l'écran tactile capacitif, ce qui entraîne une variation de la capacité ou des capacités présentent à cet emplacement. La détection de ces variations peut être suffisante pour la détection des actions de l'utilisateur.
Enfin, la description qui suit se rapporte à deux aspects de l'invention. Le premier aspect de l'invention vise la caractérisation ou la mesure d'une capacité ayant une borne reliée à la masse. Le second aspect de l'invention vise la caractérisation ou la mesure d'une capacité flottante. Le second aspect de l'invention concerne notamment le cas où au moins la borne de la capacité à partir de laquelle cette capacité est caractérisée ou mesurée, est reliée à la masse par une capacité parasite.
Premier aspect de 1 ' invention
La figure 1 représente un exemple de réalisation d'un dispositif MD1 de caractérisation ou de mesure de capacité selon l'invention. Le dispositif MD1 peut en pratique être réalisé sous forme de circuit intégré sur substrat semi¬ conducteur. Le dispositif MD1 comprend :
- deux ponts diviseurs capacitifs Ll, L2 en parallèle, - une capacité d'offset Co,
- des interrupteurs SW1, SW2, SW3, SW4, SW5, SW6,
- un amplificateur opérationnel OPl,
- un comparateur CMP1,
- un générateur de courant IG1,
- un générateur de tension VGEN,
- un générateur CKG de signal d'horloge CLK,
- un compteur CNT, et
- un séquenceur SEQ1 à logique câblée ou à microprocesseur.
Le pont diviseur Ll comprend des capacités Cl, Cpl en série et le pont diviseur L2 comprend des capacités C2, Cp2 en série. La capacité Cl a une borne négative reliée à un nœud NI et une borne positive reliée à un nœud N3. La capacité C2 a une borne négative reliée à un nœud N2 et une borne positive reliée au nœud N3. La capacité Cpl a une borne positive reliée au nœud NI et une borne négative reliée à la masse (GND) . La capacité Cp2 a une borne positive reliée au nœud N2 et une borne négative reliée à la masse (GND) . Dans un mode de réalisation, les capacités Cpl, Cp2 sont des capacités parasites de circuit intégré sur substrat semi-conducteur. Il peut s'agir par exemple de capacités drain-substrat de transistors MOS utilisés pour réaliser les interrupteurs SW1 et SW2.
Les nœuds NI, N2 forment les points milieu respectifs des ponts diviseurs Ll, L2 et présentent des tensions VI, V2. Le nœud N3 présente une tension V3. La capacité d'offset Co est connectée entre le nœud NI et la masse.
Le séquenceur SEQ1 est équipé d'une interface de communication IC lui permettant de transmettre des données de caractérisation ou de mesure à un dispositif externe (non représenté) . Dans un mode de réalisation du dispositif, les interrupteurs SW1-SW5 sont réalisés à partir de transistors MOS. Les interrupteurs SW1-SW5 sont des interrupteurs à deux bornes présentant un état ON (fermé, soit passant) et OFF (ouvert, soit bloqué) . L'interrupteur SW6 est un interrupteur à trois bornes BO, Bl, B2 présentant un état "ON1" où la borne BO est reliée à la borne Bl, un état "ON2" où la borne BO est reliée à la borne B2, et un état OFF où les bornes BO, Bl, B2 ne sont pas reliées électriquement. L'interrupteur est représenté schématiquement sur la figure 1 pour simplifier le schéma. Dans un mode de réalisation, l'interrupteur SW6 est réalisé à partir de plusieurs transistors MOS, d'une manière connue de 1 ' homme de 1 ' art .
La borne BO de 1 ' interrupteur SW6 est connectée au nœud NI du pont diviseur Ll . La borne Bl est reliée à une capacité de référence Cr dont l'autre borne est connectée à la masse (GND) . La borne B2 est reliée à une borne d'une capacité Ce devant être caractérisé ou mesuré, dont l'autre borne est connectée à la masse. Il est supposé que la masse des capacités Cr, Ce est au même potentiel électrique que la masse du dispositif MDl. Il peut s'agir par exemple du potentiel de la terre, ou de la masse d'un dispositif incluant le dispositif MDl et les capacités Cr, Ce.
Le nœud NI du pont diviseur Ll est relié à la masse par 1 ' intermédiaire de 1 ' interrupteur SW1. Le nœud N2 du pont diviseur L2 est relié à la masse par l'intermédiaire de l'interrupteur SW2. Le nœud N3 est relié à masse par l'intermédiaire de l'interrupteur SW3. Le nœud N2 est également relié à la masse par l'intermédiaire de 1 ' interrupteur SW5 et du générateur de courant IGl .
L'amplificateur OP1 a une entrée négative reliée au nœud NI et une entrée positive recevant une tension de référence Vref, par exemple une tension à bande interdite ("bandgap") fournie par le générateur de tension VGEN. La sortie de l'amplificateur opérationnel OP1 est reliée au nœud N3 par 1 ' intermédiaire de 1 ' interrupteur SW4.
Le comparateur CMP1 reçoit la tension VI sur une entrée positive et la tension V2 sur une entrée négative. Sa sortie fournit un signal STOP au compteur CN . Le signal STOP est également envoyé au séquenceur afin que celui-ci soit informé de la fin d'une étape de mesure décrite plus loin. Le séquenceur fournit des signaux SI, S2, S3, S4, S5, S6 de contrôle des interrupteurs SW1 à SW6, ainsi qu'un signal START appliqué au compteur CNT. Le compteur CNT reçoit le signal d'horloge CLK sur une entrée de comptage et assure le comptage des cycles du signal d'horloge.
Mise en œuyre du procédé
Dans un mode de réalisation, le procédé de caractérisation ou de mesure de capacité selon l'invention comporte trois phases :
1) une phase Pcml de mesure d'offset,
2) une phase Pcm2 d'étalonnage au moyen de la capacité Cr,
3) une phase Pcm3 de caractérisation ou de mesure de la capacité Ce.
Chacune des ces trois phases comporte une étape PI de précharge, une étape P2 de mesure d'une charge électrique, et une étape P3 de remise à zéro du dispositif.
Le tableau 2 ci-après résume les états des interrupteurs SW1-SW6 pendant les différentes étapes de ces différentes phases. Tableau 2
Figure imgf000014_0001
La figure 2A représente les courbes des tensions VI, V2 et V3 pendant chacune des phases Pcml, Pcm2, Pcm3. La figure 2B représente le signal d'horloge CLK fourni par le générateur CKG ainsi que des valeurs de comptage ni, n2, n3 fournies par le compteur CN .
1) Phase Pcml de mesure d'offset
i) Étape de précharge PI
Cette étape est engagée après remise à zéro des capacités Cl, C2, Cpl, Cp2, Co au moyen d'une étape de remise à zéro décrite plus loin. Le séquenceur SEQl met les interrupteurs SW1, SW2, SW3, SW5, SW6 dans l'état OFF et l'interrupteur SW4 dans l'état ON. La sortie de l'amplificateur OP1 contrôle la tension V3 du nœud N3 par l'intermédiaire de l'interrupteur SW4, la tension V3 étant fonction de l'écart entre la tension Vref et la tension VI. Ainsi, la tension VI du nœud NI tend vers la tension Vref, par effet de contre-réaction.
Au terme de la phase de précharge, la tension V2 au nœud N2 atteint une valeur V2(l) qui est différente de la tension VI. Il est supposé ici que la tension V2(l) est supérieure à la tension VI. En effet, la tension V2 est égale à V3*C2/ (Cp2+C2) et la tension VI est égale à V3*C1/ (Cpl+Co+Cl) . La condition :
(a) V2 > VI
implique que :
(b) V3*C2/ (Cp2+C2) > V3*C1/ (Cpl+Co+Cl) soit :
(d) C2/(Cp2+C2) > Cl/ (Cpl+Co+Cl)
Si C1=C2 et Cpl=Cp2, la relation (d) devient :
(e) Co > 0 Ainsi, la condition V2 > VI est vérifiée si la capacité Co n'est pas nulle.
ii) Étape de mesure P2
Cette étape vise à mesurer une charge électrique Ql nécessaire à l'équilibrage des tensions VI et V2. Cette charge électrique est mesurée de façon indirecte, en mesurant le temps nécessaire pour équilibrer ces tensions avec le courant I constant fourni par le générateur IG1. Ce temps est lui-même mesuré de façon indirecte, en mesurant un nombre de cycles du signal d'horloge.
Pour initier l'étape de mesure, le séquenceur SEQl met l'interrupteur SW5 dans l'état ON, ne modifie pas l'état des autres interrupteurs et applique le signal START au compteur CN . Le nœud N2 est déchargé par le courant I et la tension V2 diminue, tandis que la tension VI continue d'être maintenue au voisinage de Vref par l'amplificateur OP1.
L'étape de mesure se termine lorsque la tension V2 devient égale à la tension VI et commence à devenir inférieure à la tension VI. Le signal STOP à la sortie du comparateur CMP1 passe à 1 et arrête le compteur CNT. Ce dernier fournit une valeur de comptage ni qui est proportionnelle à la durée Tl de l'étape de mesure, telle que Tl=K*nl, K étant la période du signal d'horloge. Le paramètre ni est mémorisé par le séquenceur.
iii) Etape de remise à zéro
Le séquenceur met les interrupteurs SW1, SW2, SW3 dans l'état ON et les autres interrupteurs dans l'état OFF. Les capacités Cl, C2, Cpl, Cp2, Co sont déchargées. L'interrupteur SW6 est également mis dans l'état ON1 pour s'assurer que la capacité Cr est déchargée, en préparation de la phase Pcm2.
2) Phase détalonnage Pcm2
i) Étape de précharge PI
Le séquenceur SEQ1 met les interrupteurs SW1, SW2, SW3, SW5 dans l'état OFF, l'interrupteur SW4 dans l'état ON et l'interrupteur SW6 dans l'état ON1. La borne Bl est reliée à la borne BO et la capacité de référence Cr est mise en parallèle avec la capacité d'offset Co . Les deux capacités forment une capacité équivalente égale à Cr+Co.
La sortie de l'amplificateur OP1 contrôle la tension
V3 du nœud N3 par 1 ' intermédiaire de 1 ' interrupteur SW4 et la tension VI du nœud NI tend vers la tension Vref, par effet de contre-réaction.
Au terme de la phase de précharge, la tension V2 au nœud N2 atteint une valeur V2(2) supérieure à la tension VI. Si C1=C2 et Cpl=Cp2, cela implique que la capacité équivalente Cr+Co est non nulle, comme démontré plus haut.
ii) Étape de mesure P2
Cette étape vise à mesurer une charge électrique Q2 nécessaire à l'équilibrage des tensions VI et V2.
Le séquenceur SEQ1 met l'interrupteur SW5 dans l'état ON, ne modifie pas l'état des autres interrupteurs et applique le signal START au compteur CN . Alternativement, l'interrupteur SW6 peut être remis dans l'état OFF sans cela affecte l'étape de mesure P2, car le nœud NI est déjà préchargé et la tension VI reste stable pendant l'étape P2 grâce à la contre-réaction via l'amplificateur OP1. L'ouverture de l'interrupteur SW6 permet au contraire de protéger le dispositif contre une éventuelle variation de la capacité Cr pendant l'étape P2, ou contre une perturbation de tension aux bornes de la capacité Cr due à une cause externe.
Le nœud N2 est déchargé par le courant I et la tension V2 diminue. L'étape de mesure se termine lorsque la tension V2 devient égale à la tension VI et commence à devenir inférieure à la tension VI. Le signal STOP arrête le compteur CN . Ce dernier délivre une valeur de comptage n2 qui est proportionnelle à la durée T2 de l'étape de mesure (T2=K*n2) . Le paramètre n2 est mémorisé par le séquenceur.
iii) Etape de remise à zéro
Comme précédemment, le séquenceur met les interrupteurs SW1, SW2, SW3 dans l'état ON et les autres interrupteurs dans l'état OFF. L'interrupteur SW6 est de préférence mis successivement dans les états ON1, ON2 pour décharger la capacité Cr, et s'assurer que la capacité Ce est également déchargée en préparation de la phase Pcm3.
3) Phase Pcm3 de caractérisation ou de mesure
i) Étape de précharge PI
Le séquenceur SEQ1 met les interrupteurs SW1, SW2, SW3, SW5 dans l'état OFF, l'interrupteur SW4 dans l'état ON et l'interrupteur SW6 dans l'état ON2. La borne B2 est reliée à la borne B0 et la capacité externe Ce est mise en parallèle avec la capacité d'offset Co . Les deux capacités forment une capacité équivalente égale à Cc+Co .
La sortie de l'amplificateur OP1 contrôle la tension
V3 du nœud N3 par 1 ' intermédiaire de 1 ' interrupteur SW4 et la tension VI du nœud NI tend vers la tension Vref, par effet de contre-réaction.
Au terme de la phase de précharge, la tension V2 au nœud N2 atteint une valeur V2 (3) supérieure à la tension VI. Si C1=C2 et Cpl=Cp2, cela implique que la capacité équivalente Cc+Co est non nulle, comme démontré plus haut.
ii) Étape de mesure P2
Cette étape vise à mesurer une charge électrique Q3 nécessaire à l'équilibrage des tensions VI et V2.
Le séquenceur SEQ1 met l'interrupteur SW5 dans l'état ON, ne modifie pas l'état des autres interrupteurs et applique le signal START au compteur CN . Alternativement, l'interrupteur SW6 peut être remis dans l'état OFF pour protéger le dispositif contre une éventuelle variation de la capacité Ce pendant l'étape P2, ou contre une perturbation de tension aux bornes de la capacité Ce due à une cause externe.
Le nœud N2 est déchargé par le courant I et la tension V2 diminue. L'étape de mesure se termine lorsque la tension V2 devient égale à la tension VI et commence à devenir inférieure à la tension VI. Le signal STOP passe à 1 et arrête le compteur CNT. Ce dernier délivre une valeur de comptage n3 qui est proportionnelle à la durée T3 de l'étape de mesure (T3=K*n3) . Le paramètre n3 est mémorisé par le séquenceur.
iii) Etape de remise à zéro
Comme précédemment, le séquenceur met les interrupteurs SW1, SW2, SW3 dans l'état ON et les autres interrupteurs dans l'état OFF. L'interrupteur SW6 est laissé dans l'état ON2 pour décharger la capacité Ce.
Exploitation des données de caractérisation ou de mesure
On fait ici l'hypothèse que les ponts diviseurs Ll, L2 sont intrinsèquement équilibrés et que le déséquilibre entre les deux ponts provient :
- au cours de la phase de mesure d'offset Pcml, de la charge électrique stockée dans la capacité d'offset Co, - au cours de la phase d'étalonnage Pcm2, de la charge électrique stockée dans les capacités Cr et Co, de capacité équivalente Cr+Co, et
au cours de la phase Pcm3, de la charge électrique stockée dans les capacités Ce et Co, de capacité équivalente Cc+Co .
En effet, les capacités Cl, C2 et Cpl, Cp2 peuvent en pratique être différentes mais le schéma électrique des ponts diviseurs Ll, L2 peut être ramené à un schéma équivalent dans lequel C1=C2 et Cpl=Cp2 et dans lequel le déséquilibre entre les deux ponts diviseurs est considéré comme étant causé :
- par la capacité Co lorsque les capacités Cr et Ce ne sont pas connectées au nœud NI,
- par les capacités Co et Cr lorsque la capacité Co est connectée au nœud NI, ou
- par les capacités Co et Ce lorsque la capacité Ce est connectée au nœud NI .
Le schéma de la figure 1 couvre donc diverses variantes de réalisation des ponts diviseurs Ll, L2, y compris celles où les capacités Cl, C2 ne sont pas égales, ainsi que les capacités Cpl, Cp2, et/ou sont constituées chacune de diverses capacités en parallèle et/ou en série.
On considère également ici que le courant I qui a été extrait du nœud N2 pendant les temps Tl, T2, T3 au cours des étapes de mesure P2, jusqu'à obtenir l'équilibre des tension VI, V2, est représentatif de la charge électrique Ql, Q2 ou Q3 stockée dans la capacité à l'origine du déséquilibre, à savoir Co, Cr+Co ou Cc+Co.
On peut donc écrire, concernant la phase Pcml :
(1) Ql = Co*Vl = I*T1
On peut également écrire, concernant la phase Pcm2 : (2) Q2 = (Cr+Co)Vl = I*T2
soit :
(3) Q2 = Cr*Vl + Co*Vl= I*T2 soit, en combinant (1) et (3) :
(4) Q2 = Cr*Vl + I*T1 = I*T2 soit :
(5) Cr= I (T2-T1) /VI
On peut également écrire, concernant la phase Pcm3 :
(6) Q3 = (Cc+Co)*Vl = I*T3
soit :
(7) Q3 = Cc*Vl + Co*Vl = I*T3 soit, en combinant (1) et (7) :
(8) Q3 = Cc*Vl + I*T1 = I*T3 soit :
(9) Cc= I (T3-T1) /VI En combinant (5) et (9), il vient : (10) Cc/Cr = [I (T3-T1) /VI] / [I (T2-T1) /VI] soit :
(11) Ce = Cr (T3-T1) / (T2-T1) Les temps Tl, T2, T3 étant proportionnels aux paramètres de comptage ni, n2, n3, la relation (11) s'écrit également :
(12) Ce = Cr (n3-nl) / (n2-nl) Les paramètres ni, n2, n3 permettent donc de calculer la capacité Ce si la capacité Cr est connue. Outre le fait qu'il offre un temps d'acquisition rapide de ces paramètres de caractérisation, le procédé selon l'invention offre l'avantage que la caractérisation ou la mesure de la capacité Ce en fonction de la capacité de référence Cr ne dépend pas des dérives éventuelles de la tension Vref, du courant I ou de la fréquence de l'oscillateur, d'un circuit intégré à un autre (variation des paramètres due au processus de fabrication) . Cela découle de la relation (12) qui ne dépend que de Cr, en supposant que les paramètres ni, n2, n3 soient mesurés à des instants proches.
Toutefois, comme indiqué plus haut, une caractérisation d'une capacité sans mesure de celle-ci peut être suffisante dans certaines applications. Les variations du temps T3, soit les variations de n3, permettent par exemple de déterminer les variations de la capacité Ce sans qu'il soit nécessaire d'acquérir les paramètres ni et n2. Considérons à titre d'exemple deux valeurs successives Cca et Ccb de la capacité Ce. Chaque valeur Cca et Ccb correspond à des temps T3a, T3b différents pour l'équilibrage des ponts diviseurs au cours de la phase Pcm3, correspondant à des paramètres de comptages n3a, n3b. En application de la relation (12) on peut écrire :
(13) Cca Cr (n3a-nl) / (n2-nl)
(14) Ccb Cr (n3b-nl) / (n2-nl)
En combinant (13) et (14)
(15) Ccb-Cca= Cr (n3b-n3a) / (n2
soit
(16) Ccb-Cca= K' (n3b-n3a) soit (17) Ccb = Cca + K ' (n3b-n3a)
K' étant une constante égale à Cr/ (n2-nl) .
Les variations de la capacité Ce se traduisent donc par des variations du paramètre de comptage n3.
Un autre mode de réalisation du procédé de l'invention ne comporte que les phases Pcm2 et Pcm3 sans la phase Pcml, comme illustré sur les figures 3A et 3B. La phase de mesure d'offset Pcml n'est donc pas exécutée. Par exemple, la phase Pcml n'est pas exécutée lorsque le pont diviseur est, par conception, sensiblement équilibré ou lorsque la capacité Co est petite devant la capacité Ce. Dans ce cas, le paramètre de mesure d'offset ni est petit devant n2 et n3 et la relation (12) peut se simplifier de la manière suivante :
(18) Ce = Cr (n3/n2)
Dans encore un autre mode de réalisation du procédé de l'invention, les phases Pcml et Pcm2 ne sont pas exécutées. Les données de comptage n3 sont tout d'abord mémorisées à un instant tO correspondant à une valeur initiale connue CcO de la capacité Ce, ou une hypothèse sur sa valeur. A partir de l'instant tO, les variations de la capacité Ce sont déterminées au moyen d'un programme et de la relation (17) et à partir de la valeur initiale CcO. Un tel programme peut être exécuté par le séquenceur SEQ1 ou par un calculateur externe auquel le séquenceur SEQ1 fournit les données de comptage n3.
En pratique, le dispositif MD1 peut être utilisé pour caractériser ou mesurer une pluralité de capacités externes Cci, j , notamment dans une matrice de capacités tactiles, avec "i,j" des index de lignes et de colonnes des capacités de la matrice. Dans ce cas, l'interrupteur SW6 est remplacé par une série d'interrupteurs en parallèles SW6i, qui sont placés les uns après les autres dans l'étant ON2 par le séquenceur SEQ1 et fournissent des valeurs comptages n3±, j correspondant à chacune des capacités Cci, j . Alternativement, plusieurs dispositif MD1 peuvent être prévus, chacun étant connecté à une ligne ou à une colonne de la matrice de capacités
En cas de dérive de I et/ou de Vref et/ou de la fréquence de l'oscillateur dans le temps, le paramètre n2 peut être rafraîchi de temps en temps, afin qu'il soit mesuré avec le même courant I, la même tension Vref et la même fréquence que le paramètre n3. Il n'est donc pas nécessaire d'acquérir le paramètre n2 à chaque nouvelle acquisition du paramètre n3. Ainsi, dans un mode de réalisation, le procédé selon l'invention comprend une phase Pcm2 suivie d'une pluralité de phases Pcm3 visant à mesurer les variations de la capacité externe Ce ou de la pluralité de capacités externes Cci, j . Il peut aussi comprendre une phase Pcml suivie d'une phase Pcm2, laquelle est suivie d'une pluralité de phase Pcm3.
Application à la mesure d'une capacité flottante
La figure 4 représente un exemple particulier d'application du dispositif MD1. On cherche ici à mesurer la capacité Ce dans les conditions suivantes :
- lorsque celui-ci est agencé de manière flottante (c'est- à-dire lorsqu ' aucune de ses bornes n'est connectée à la masse) et
lorsque ses bornes sont reliées à la masse par des capacités parasites Cxi, Cx2.
Ces bornes seront désignées A et B dans ce qui suit. La borne A est reliée à la masse par l'intermédiaire de la capacité parasite Cxi et la borne B est reliée à la masse par l'intermédiaire de la capacité parasite Cx2.
Une telle application correspond par exemple à la mesure d'une capacité Cci, j d'un écran tactile TSD, les capacités Cxi, Cx2 étant dans ce cas des capacités parasites de ligne et de colonne de l'écran tactile, comme cela sera vu plus loin à l'aide d'un exemple.
Un dispositif MD3 est associé au dispositif MD1. Le dispositif MD3 comprend une borne de connexion B10, un amplificateur opérationnel OP2 et deux interrupteurs SW10, SW11 pilotés par des signaux S10, SU. L'entrée positive de l'amplificateur opérationnel OP2 reçoit la tension Vref. La sortie de l'amplificateur opérationnel est renvoyée sur son entrée négative et est reliée à la borne B10 par l'intermédiaire de l'interrupteur SW10. La borne B10 est reliée à la masse par l'intermédiaire de l'interrupteur SW11.
La borne A de la capacité Ce est reliée à la borne B2 de l'interrupteur SW6 du dispositif MD1. La borne Bl de l'interrupteur SW6 est comme précédemment reliée à la masse par l'intermédiaire de la capacité de référence Cr. La borne B de la capacité Ce est reliée à la borne B10 du dispositif MD3.
La caractérisation ou la mesure de la capacité Ce comprend deux étapes El et E2.
Étape El : Les phases Pcml/Pcm2/Pcm3 décrites plus haut sont exécutées au moyen du dispositif MD1. Lorsque la phase Pcm3 est exécutée, l'interrupteur SW6 est mis dans l'état ON2 et sa borne B2 est reliée à sa borne B0. La tension Vl=Vref est donc appliquée sur la borne A de la capacité Ce. Au même instant, l'interrupteur SW10 est mis dans l'état ON (fermé, ou passant) et l'interrupteur SW11 dans l'état OFF (ouvert, ou bloqué) . La tension Vref est donc également appliquée à la borne B de la capacité Ce par le dispositif MD3. La capacité Ce est donc neutralisée car ses bornes A, B reçoivent la même tension. Le dispositif MD1 ne voit que la capacité parasite Cxl depuis son entrée, soit la borne B2 de l'interrupteur SW6. L'étape El permet donc de mesurer la capacité Cxl . Étape E2 : Les phases Pcml/Pcm2/Pcm3 sont exécutées une seconde fois au moyen du dispositif MD1. Lorsque la phase Pcm3 est exécutée, l'interrupteur SW6 est mis dans l'état ON2 et sa borne B2 est reliée à sa borne BO . La tension Vl=Vref est donc appliquée sur la borne A de la capacité Ce. L'interrupteur SWll est mis préalablement dans l'état ON (passant) et l'interrupteur SW10 dans l'état OFF (bloqué) . La borne B de la capacité Ce est donc reliée à la masse par le dispositif MD3.
Ainsi, le dispositif MD1 voit depuis son entrée (borne
B2 de l'interrupteur SW6) la capacité parasite Cxi en parallèle avec la capacité Ce. La capacité Cx2 est neutralisée car ses deux bornes sont reliées à la masse. L'étape E2 permet donc de mesurer une capacité égale à Cc+Cxl.
Au terme des étapes El, E2, le dispositif MD1 connaît les capacités Cc+Cxl et Cxi, il en déduit la capacité Ce par simple soustraction des deux résultats de mesure : (19) Ce = (Cc+Cxl) -Cxi
Une telle mesure de capacité flottante au moyen du dispositif MD1 trouve ses limites lorsque la capacité Ce est très petite devant la capacité parasite Cxi. Dans ce cas, une erreur dans la mesure de Cc+Cxl et de Cxi, peut entraîner une erreur importante dans la mesure de Ce, notamment si l'erreur de mesure est du même ordre de grandeur que la capacité Ce.
Second aspect de 1 ' invention
La figure 5 représente un dispositif de caractérisation ou de mesure MD2 adapté à la mise en œuvre du procédé selon le second aspect de l'invention. Le dispositif MD2 est associé au dispositif MD3 décrit plus haut, dont la structure n'est pas modifiée. Le dispositif MD2 comporte divers éléments du dispositif MD1, à savoir :
- le pont diviseur capacitif Ll agencé entre le nœud N3 et la masse, comprenant la capacité Cl entre le nœud N3 et le nœud NI et la capacité Cpl entre le nœud NI et la masse (GND) ,
- le pont diviseur capacitif L2 agencé entre le nœud N3 et la masse, comprenant la capacité C2 entre le nœud N3 et le nœud N2 et la capacité Cpl entre le nœud N2 et la masse, - la capacité d'offset Co, entre le nœud NI et la masse,
- les interrupteurs SW1, SW2, SW3, SW4, SW5, SW6 agencés comme précédemment décrit,
- l'amplificateur opérationnel OP1, recevant la tension VI du nœud NI sur son entrée négative et la tension Vref sur son entrée positive, et fournissant la tension V3 du nœud N3 lorsque l'interrupteur SW4 est passant,
- le générateur de tension VGEN, fournissant la tension Vref,
le comparateur CMP1, recevant la tension VI sur son entrée positive et la tension V2 sur son entrée négative, le générateur de courant IG1, agencé en série avec l'interrupteur SW5 entre le nœud N2 et la masse,
- le générateur CKG de signal d'horloge,
- le compteur CNT, recevant le signal d'horloge CLK.
Le dispositif MD2 comprend également un séquenceur
SEQ2 à logique câblée ou à microprocesseur, équipé d'une interface de communication IC. Le séquenceur fournit les signaux SI à S6 de contrôle des interrupteurs SW1 à SW6 ainsi que des signaux S10, SU de contrôle des interrupteurs du dispositif MD3.
Le dispositif MD2 comprend également un deuxième comparateur CMP2, qui reçoit sur son entrée négative la tension V2 du nœud N2 sur son entrée négative une tension Vref' inférieure à la tension Vref ou sensiblement égale par valeurs inférieures à la tension Vref. La tension Vref' est fournie ici par le générateur VGEN mais peut aussi être obtenue par simple division de la tension Vref.
Le signal START appliqué au compteur CNT est ici fourni par la sortie du comparateur CMP1 au lieu d'être fourni par le séquenceur. Le signal STOP est fourni par la sortie du comparateur CMP2 au lieu d'être fourni par le comparateur CMP1. Les signaux START et STOP sont comme précédemment appliqués au compteur CNT. Ils sont également appliqués au séquenceur SEQ2 pour que celui-ci soit informé du début et de la fin d'une étape de mesure décrite plus loin .
Les organes de commande ou de contrôle tel que le générateur VGEN, le séquenceur SEQ2, le générateur CKG de signal d'horloge et le compteur CNT, sont ici agencés dans un circuit de contrôle CCT1 représenté sous la forme d'un bloc distinct du dispositif MD2 mais pouvant être considéré comme faisant partie intégrante de celui-ci. Le séquenceur SEQ2 fournit ici, en sus des signaux de SI à S6 de contrôle des interrupteurs SW1 à SW6, les signaux S10, SU de contrôle des interrupteurs SW10, SW11 du dispositif MD3.
La capacité Ce à caractériser ou à mesurer est identique à celle représentée sur la figure 4 et comporte les capacités parasites Cxi, Cx2 reliant respectivement sa borne A à la masse et sa borne B à la masse. La borne A est connectée à la borne B2 de l'interrupteur SW6 du dispositif MD2 et la borne B est connectée à la borne B10 du dispositif MD3.
La borne Bl de 1 ' interrupteur SW6 est comme précédemment connectée à une borne de la capacité de référence Cr. L'autre borne de la capacité, au lieu d'être connectée à la masse, est ici connectée à la borne B10 du dispositif MD3.
Comme précédemment, la capacité Cl est supposée égale à la capacité C2 et la capacité Cpl est supposée égale à la capacité Cp2. La capacité Co est considérée comme la cause du déséquilibre entre les ponts diviseurs Ll, L2 lorsque les capacités Cr ou Ce ne sont pas connectées au dispositif MD2.
Mise en œuyre du procédé
Dans un mode de réalisation, le procédé de caractérisation ou de mesure de capacité selon le second aspect de l'invention comporte trois phases :
1) une phase de mesure d'offset Pcm4,
2) une phase Pcm5 détalonnage du dispositif MDl au moyen de la capacité Cr,
3) une phase Pcm6 de caractérisation ou de mesure de la capacité Ce.
Chacune de ces trois phases comporte une étape de précharge PI, une étape de prédécharge P2.1, une étape de mesure P2.2, et une étape P3 de remise à zéro du dispositif .
La figure 6A représente les courbes des tensions VI, V2 et V3 pendant chacune des phases Pcm4, Pcm5, Pcm6. La figure 6B représente le signal d'horloge CLK fourni par le générateur CKG ainsi que des valeurs de comptage n4, n5, n6 fournies par le compteur CN .
Le tableau 3 ci-après résume les états des interrupteurs pendant les différentes étapes des différentes phases.
Tableau 3
Figure imgf000029_0001
1) Phase de mesure d'offset Pcm4
i) Étape de précharge PI
Le séquenceur SEQ2 met les interrupteurs SW1, SW2, SW3, SW5, SW6 dans l'état OFF et l'interrupteur SW4 dans l'état ON. L'amplificateur OP1 contrôle la tension V3 du nœud N3 et la tension VI du nœud NI tend vers la tension Vref par effet de contre-réaction.
Au terme de la phase de précharge, la tension V2 du nœud N2 atteint une valeur V2(l) qui est supérieure à la tension VI pour les raisons mentionnées plus haut.
ii) Étape de prédécharge P2.1
Le séquenceur SEQ2 met l'interrupteur SW5 dans l'état ON, ne modifie pas l'état des autres interrupteurs. Le nœud N2 est déchargé par le courant I et la tension V2 diminue, tandis que la tension VI continue d'être maintenue au voisinage de Vref par l'amplificateur OP1.
iii) Étape de mesure P2.2
L'étape de mesure est déclenchée par le comparateur CMP1 lorsque la tension V2 commence à devenir inférieure à la tension VI, soit la tension Vref. Le signal START passe à 1 à la sortie du comparateur CMP1 et active le compteur CN . L'étape de mesure se termine lorsque la tension V2 commence à devenir inférieure à la tension Vref'. Le signal STOP passe à 1 à la sortie du comparateur CMP2 et arrête le compteur CN .
Cette étape permet de mesurer une charge électrique Q4 nécessaire pour que la tension V2 passe de Vref à Vref'. Le compteur CNT fournit une valeur de comptage n4 qui est proportionnelle à la durée T4 de l'étape de mesure, telle que T4=K*n4, K étant la période du signal d'horloge. Le paramètre n4 est mémorisé par le séquenceur.
iv) Etape de remise à zéro P3
Le séquenceur met les interrupteurs SW1, SW2, SW3 dans l'état ON et les autres interrupteurs dans l'état OFF. Les capacités Cl, C2, Cpl, Cp2, Co sont déchargées.
2) Phase détalonnage Pcm5
i) Étape de précharge PI
Le séquenceur SEQ2 met les interrupteurs SW1, SW2, SW3, SW5 dans l'état OFF, l'interrupteur SW4 dans l'état ON et l'interrupteur SW6 dans l'état ON1. La borne Bl de l'interrupteur SW6 est reliée à la borne B0. La borne proximale de la capacité Cr, connectée à la borne Bl de l'interrupteur SW6, reçoit la tension VI. Le séquenceur met également l'interrupteur SW10 dans l'état ON, et l'interrupteur SW11 dans l'état OFF, de sorte que la borne distale de la capacité Cr reçoit la tension Vref.
La sortie de l'amplificateur OP1 contrôle la tension V3 du nœud N3 par 1 ' intermédiaire de 1 ' interrupteur SW4 et la tension VI du nœud NI tend vers la tension Vref par effet de contre-réaction. Lorsque tension Vref est atteinte ou pratiquement atteinte par la tension VI, la capacité Cr est déchargé ou pratiquement déchargé car il reçoit la tension Vref sur ses deux bornes. Au terme de la phase de précharge, la tension V2 au nœud N2 atteint une valeur V2(2) supérieure à la tension VI.
ii) Étape de prédécharge P2.1
Le séquenceur SEQ2 met l'interrupteur SW5 dans l'état ON, ne modifie pas l'état des autres interrupteurs. Le nœud N2 est déchargé par le courant I et la tension V2 diminue, tandis que la tension VI continue d'être maintenue au voisinage de Vref par l'amplificateur OP1.
iii) Étape de mesure P2.2
L'étape de mesure est déclenchée par le comparateur
CMP1 lorsque la tension V2 commence à devenir inférieure à la tension VI, soit la tension Vref. Le signal START passe à 1 à la sortie du comparateur CMP1 et active le compteur CN . Le séquenceur SEQ2, qui reçoit également le signal START, met l'interrupteur SW10 dans l'état OFF et l'interrupteur SW11 dans l'état ON, et laisse les interrupteurs SW4, SW5 dans l'état ON. La capacité Cr voit la tension sur sa borne proximale passer de Vref à 0 (potentiel de la masse) et se charge. Cette charge provoque un déséquilibre supplémentaire entre les ponts diviseurs Ll, L2 et une hausse soudaine de la tension V2, tandis que la tension VI reste maintenue au voisinage de Vref par l'amplificateur OP2. Ensuite, la tension V2 recommence à diminuer en direction de Vref' en repassant une seconde fois par Vref.
Après le saut de la tension V2, le signal START repasse à zéro puis repasse une seconde fois à 1 lorsque la tension V2 recommence à devenir inférieure à la tension VI . Le compteur CNT est toutefois configuré pour ne prendre en compte que le premier passage à 1 du signal START, et continue de compter les cycles d'horloge tant que le signal STOP ne passe pas à 1. Ainsi, la période de comptage s'étend sur toute l'étape de mesure P2.2.
L'étape de mesure se termine lorsque la tension V2 commence à devenir inférieure à la tension Vref'. Le signal STOP passe à 1 à la sortie du comparateur CMPl et arrête le compteur CN .
Cette étape permet de mesurer une charge électrique Q5 nécessaire pour amener la tension V2 de la valeur Vref à la valeur Vref' en tenant compte de l'introduction de la capacité Cr au moment où les tensions VI, V2 ont atteint l'équilibre. Le compteur CNT fournit une valeur de comptage n5 qui est proportionnelle à la durée T5 de l'étape de mesure (T5=K*n5) . Le paramètre n5 est mémorisé par le séquenceur.
iv) Etape de remise à zéro P3
Le séquenceur met les interrupteurs SW1, SW2, SW3 dans l'état ON et les autres interrupteurs dans l'état OFF. Les capacités Cl, C2, Cpl, Cp2, Co sont déchargées. Les interrupteurs SW6, SW11 peuvent optionnellement être laissés dans l'état ON1, respectivement ON, afin de décharger la capacité Cr.
3) Phase Pcm6 de caractérisation ou de mesure
i) Étape de précharge PI
Le séquenceur SEQ2 met les interrupteurs SW1, SW2,
SW3, SW5 dans l'état OFF, l'interrupteur SW4 dans l'état ON et l'interrupteur SW6 dans l'état ON2. La borne A de la capacité Ce, connectée à la borne B2 de l'interrupteur SW6, reçoit la tension VI. Le séquenceur met également l'interrupteur SW10 dans l'état ON, et l'interrupteur SW11 dans l'état OFF. La borne B de la capacité Ce reçoit la tension Vref.
La tension VI tend vers la tension Vref. Lorsque la tension Vref est atteinte ou pratiquement atteinte par la tension VI, la capacité Ce est déchargée ou pratiquement déchargée car elle reçoit la tension Vref sur ses deux bornes A, B. La capacité parasite Cxi se trouve par contre chargée. Au terme de la phase de précharge, la tension V2 au nœud N2 atteint une valeur V2 (3) supérieure à la tension VI . ii) Étape de prédécharge P2.1
Le séquenceur SEQ2 met l'interrupteur SW5 dans l'état ON, ne modifie pas l'état des autres interrupteurs. Le courant I fait diminuer la tension V2, tandis que la tension VI reste au voisinage de Vref.
iii) Étape de mesure P2.2
L'étape de mesure est déclenchée par le comparateur CMPl lorsque la tension V2 commence à devenir inférieure à la tension VI, soit Vref. Le signal START passe alors à 1 et active le compteur CN . Le séquenceur SEQ2 met l'interrupteur SW10 dans l'état OFF et l'interrupteur SW11 dans l'état ON, et laisse les interrupteurs SW4, SW5 dans l'état ON. La capacité Ce voit la tension sur sa borne B passer de Vref à 0 (potentiel de la masse) et se charge. Cette charge provoque un déséquilibre supplémentaire entre les ponts diviseurs Ll, L2 et une hausse soudaine de la tension V2, tandis que la tension VI reste maintenue au voisinage de Vref par l'amplificateur OP2. Ensuite la tension V2 recommence à diminuer en direction de Vref' en repassant une seconde fois par Vref.
L'étape de mesure se termine lorsque la tension V2 commence à devenir inférieure à la tension Vref'. Le signal STOP passe à 1 à la sortie du comparateur CMPl et arrête le compteur CN .
Cette étape permet de mesurer une charge électrique Q6 nécessaire pour amener la tension V2 de la valeur Vref à la valeur Vref' en tenant compte de l'introduction de la capacité Ce au moment où les tensions VI, V2 ont atteint l'équilibre. Le compteur CNT fournit une valeur de comptage n6 qui est proportionnelle à la durée T6 de l'étape de mesure (T6=K*n6) . Le paramètre n6 est mémorisé par le séquenceur .
iv) Etape de remise à zéro P3
Le séquenceur met les interrupteurs SW1, SW2, SW3 dans l'état ON et les autres interrupteurs dans l'état OFF. Les capacités Cl, C2, Cpl, Cp2, Co sont déchargées. Les interrupteurs SW6, SW11 peuvent optionnellement être laissés dans l'état ON2, respectivement ON, afin de décharger la capacité Ce.
Exploitation des données de caractérisation ou de mesure
Comme indiqué précédemment, on considère que C1=C2 et Cpl=Cp2 et que le déséquilibre des deux ponts diviseurs Ll, L2 est causé par la capacité d'offset Co .
Dans ces conditions, la charge électrique Q4 mesurée pendant l'étape de mesure P2.2 de la phase Pcm4, pour que la tension V2 passe du point d'équilibre où V2=Vl=Vref au point où V2=Vref', ne dépend que du courant I et de la capacité globale vue depuis le nœud N2. Pendant l'étape de mesure P2.2 de la phase Pcm5, la charge électrique mesurée pour que la tension V2 passe de Vl=Vref à Vref ' ne dépendrait que de la capacité globale vue depuis le nœud N2 si une variation de tension n'était pas soudainement appliquée à la capacité Cr. Dans ce cas, la durée T5 de l'étape de mesure P2.2 de la phase Pcm5 serait égale à la durée T4 de l'étape de mesure P2.2 de la phase Pcm4. La variation de tension appliquée à la capacité Cr décale la courbe de décroissance de la tension V2 et ajoute au temps de décroissance T4 un temps t2 représenté sur la figure 6A. Ce temps t2, égal à la différence entre T5 et T4, correspond à la charge électrique nécessaire à la charge de la capacité Cr sous la tension Vl=Vref. On peut donc écrire
(20) Cr*Vl = I*(T5-T4)
Le même raisonnement s'applique à la phase Pcm6, où la variation de tension appliquée à la capacité Ce crée un retard t3 égal à T6-T4 dans la décroissance de la tension V2, et l'on peut écrire : (21) Cc*Vl I* (T6-T4)
En combinant (20) et (21), on obtient
(22) Ce Cr (T6-T4) / (T5-T4) soit
(23) Ce Cr (n6-n4)/(n5
La relation (23) permet de mesurer Ce en fonction de Cr et est équivalente à la relation (12) . Toutefois, les conditions dans lesquelles cette relation est mise en œuvre sont différentes de celles dans lesquelles la relation (12) est mise en œuvre, car le dispositif MD2 combiné au dispositif MD3 permet une mesure flottante de la capacité Ce tout en s ' affranchissant de la capacité parasite Cxl qui relie la borne A de la capacité Ce à la masse (la capacité Cx2 n'étant pas gênante en soi et pouvant être considérée comme n'existant pas) .
Dans d'autres modes de réalisation, la variation de tension sur la borne B de la capacité Ce peut être choisie inférieure à Vref. On peut par exemple faire passer la borne B de Vref à Vref/2 ou de Vref/2 à 0. Dans ce cas la relation (20) devient :
(20') Cr*Vl/2 I* (T5-T4)
La variation de tension appliquée à la borne B peut aussi être supérieure à Vref, pour augmenter la sensibilité de la mesure .
A l'instar du dispositif MD1, le dispositif MD2 peut être utilisé pour caractériser la capacité Ce sans connaître la capacité Cr c'est-à-dire suivre les variations de Ce. Il peut également être relié à un moyen de calcul externe qui exploite les données de caractérisation pour déterminer les valeurs précises de la capacité Ce à partir d'une valeur initiale CcO présumée connue.
Il apparaîtra clairement à l'homme de l'art que les modes de réalisation précédemment décrits des dispositifs MD1, MD2 et MD3 sont susceptible de diverses variantes de réalisation. Les composants utilisés tels que l'amplificateur opérationnel OP1, les comparateurs CMP1, CMP2, les interrupteurs SW1-SW6, SW10, SW11, le compteur CNT, peuvent être remplacés par des moyens équivalents.
Dans une variante de réalisation du dispositif MD2, une capacité C5 est ajouté en série avec un interrupteur SW7 entre le nœud N3 et le nœud NI (Cf. Fig. 5) . L'interrupteur SW7 est mis dans l'état ON pendant la phase de précharge et permet de faire monter le nœud NI à la tension VI avec une valeur de la tension V3 qui n'est pas très élevée. L'interrupteur SW7 est ensuite remis dans l'état OFF pendant les étapes P2.1, P2.2 et P3. Cette capacité C5 permet également de conférer une faible valeur à la capacité Cl tout en conservant une capacité équivalente C1'=C1+C5 élevée pendant la phase de précharge. L'utilisation d'une capacité Cl de faible valeur permet d'augmenter la sensibilité du dispositif lors de la mesure d'une capacité Ce de faible valeur, la capacité Cl devant de préférence être du même ordre de grandeur que la capacité à mesurer Ce, ou inférieure à celle-ci. L'augmentation de la sensibilité du dispositif se traduit par un accroissement de l'amplitude du saut de la tension V2 au moment où l'étape P2.2 est engagée, et une augmentation des temps T5 et T6.
Dans une autre variante de réalisation du dispositif
MD5, la tension Vref ' est égale à Vref. Dans ce cas, la phase Pcm4 peut être supprimée car le temps T4 devient égal à 0 (Cf. Fig. 6A) . L'étape de mesure P2.2 de la phase Pcm5 consiste alors à mesurer le temps t2 (T5=t2) et l'étape de mesure P2.2 de la phase Pcm6 à mesurer le temps t3 (T6=t3) . Le choix d'une tension d'arrêt de comptage Vref' différente de la tension Vref se justifie pour des raisons purement pratiques, afin que les temps T5 et T6 soient suffisamment grands devant le temps de commutation des éléments qui permettent de les mesurer, ou devant la période du signal d'horloge. En effet, le temps d'acquisition des paramètres de caractérisation ni, n2, n3 ou n4, n5, n6 selon 1 ' invention est très court et très inférieur au temps d'acquisition imposé par les procédés classiques de mesure ou de caractérisation de capacité.
Exemple d'application
La figure 7 représente schématiquement un dispositif tactile TSD, par exemple un afficheur à écran tactile ("Touch Screen Display"), comprenant une matrice de capacités tactiles TCA et un dispositif selon l'invention pour mesurer ou caractériser des capacités de la matrice TCA.
La matrice TCA comporte des capacités tactiles Cci,j (Cci,i, Cci,2, · · · Ccm,n) connectées chacune à une ligne R± (Ri, R2, ... Rm) et à une colonne CLj (CLi, CL2, ... CLn) . Chaque ligne Ri est reliée à la masse par une capacité parasite Cxi et chaque colonne CLj est reliée à la masse par une capacité parasite Cx2.
Le dispositif tactile TSD comporte une pluralité de dispositifs MD2i (MD2i, MD22, MD23, ... MD2m) chaque dispositif MD2i étant connecté à une ligne R± de rang i correspondant, et de même structure que le dispositif MD2 précédemment décrit. Le dispositif TSD comporte également un dispositif MD3 tel que précédemment décrit, des interrupteurs SWCj (SWCi, SWC2, ... SWCn) et un circuit de contrôle CCT2. Chaque interrupteur SWCj est agencé entre le dispositif MD3 et l'une des colonnes CLj de rang j correspondant et est contrôlé par des signaux CTRLj fournis par le circuit CCT2. La structure du circuit CCT2 est du type de celle du circuit CCT1 décrit en relation avec la figure 5, le séquenceur SEQ2 étant configuré pour appliquer sélectivement à chacun des dispositifs MD2i les signaux de contrôle S1-S6, S10, SU, optionnellement S7, et recevoir sélectivement de chacun des dispositifs MD2i les paramètres de caractérisation ou de mesure n4, n5, n6 et les signaux START, STOP. La capacité de référence Cr (Cf. Fig. 5) est par exemple agencée à l'intérieur du dispositif CCT2 (Cf. Fig. 5) .
La connexion entre le dispositif CCT2 et les dispositifs MD2i est de préférence réalisée au moyen de conducteurs électriques agencés en parallèle, de manière que les dispositifs MD2i puissent appliquer simultanément les phases Pcm4, Pcm5, Pcm6 aux capacités connectées à une même colonne CLj , et renvoyer en temps réel au circuit de contrôle CCT2 les paramètres de caractérisation ou de mesure n4, n5, n6 de chacune des ces capacités. A cet effet, le dispositif CCT2
- met l'un des interrupteurs SWCj dans l'état ON et active simultanément les dispositifs MD2i,
- exécute les phases Pcm4, Pcm5, Pcm6 pour chaque capacité Cci,j connectée à la colonne CLj correspondante, au moyen de chaque dispositif MD2i,
- mémorise les paramètres n4, n5, n6 renvoyés par chaque dispositif MD2i et les associe à la capacité Cci,j concernée, puis
remet 1 ' interrupteur SWCj dans 1 ' état OFF et met l'interrupteur suivant SWCj+i dans l'état ON, et ainsi de suite jusqu'à ce que toutes les capacités aient été lues, puis recommence le processus de lecture des capacités et ainsi de suite.
Une action d'un utilisateur sur le dispositif TSD est détectée comme une variation d'une ou de plusieurs capacités Cci,j. Les données n4, n5, n6 de caractérisation de chaque capacité, qui sont rafraîchies cycliquement à chaque nouveau balayage de la matrice, sont envoyées à un processeur externe (non représenté) qui initie des actions en fonction des variations de ces capacités . Alternativement, le dispositif de contrôle CCT2 calcule les valeurs des capacités au moyen de la relation (23) décrite plus haut, et renvoie au processeur externe des valeurs de capacités .
Il apparaîtra clairement à l'homme de l'art que des modes de réalisation du procédé et du dispositif de caractérisation ou de mesure de capacités selon l'invention sont susceptibles de diverses autres applications telles que la mesure de capacités dans un circuit d'antenne de circuit intégré sans contact, par exemple pour mettre en œuvre un processus d'accord automatique de l'antenne, le contrôle d'interrupteurs à commande capacitive, 1 ' intégration de moyens de mesure de capacité dans un dispositif de test automatique enchâssé dans un circuit intégré ("built-in test"), etc.

Claims

Revendications
1. Procédé pour caractériser ou mesurer une capacité (Ce) , comprenant les étapes consistant à :
- prévoir un premier pont diviseur de tension capacitif (Ll) et un second pont diviseur de tension capacitif (L2) en parallèle avec le premier, le premier pont diviseur (Ll) comportant un premier point milieu (NI) présentant une première tension (VI) et le second pont diviseur (L2) comportant un second point milieu (N2) présentant une seconde tension (V2),
- relier la capacité (Ce) au premier point milieu (NI),
- appliquer aux ponts diviseurs une tension de polarisation (V3) ,
- maintenir la première tension (VI) au voisinage d'une tension de référence (Vref) ,
- décharger le second point milieu (N2) avec un courant constant ( I ) , et
- mesurer un premier temps (T3, n3) nécessaire à ce que la seconde tension (V2) atteigne une valeur déterminée (VI) .
2. Procédé selon la revendication 1, dans lequel le premier temps est le temps (T3, n3) nécessaire à ce que la seconde tension (V2) devienne égale à la première tension (VI) .
3. Procédé selon la revendication 1, comprenant une phase (Pcml) de mesure d'offset comprenant les étapes consistant à :
- ne pas relier la capacité (Ce) au premier point milieu (NI) ,
- appliquer aux ponts diviseurs la tension de polarisation (V3) ,
- maintenir la première tension (VI) au voisinage de la tension de référence (Vref) , - décharger le second point milieu (N2) avec un courant constant ( I ) , et
- mesurer un second temps (Tl, ni) nécessaire à ce que la seconde tension (V2) devienne égale à la première tension (VI).
4. Procédé selon la revendication 3, comprenant une étape de calcul de la différence entre le premier (T3, n3) et le second temps (Tl, ni), en tant que paramètre de caractérisation ou de mesure de la première capacité.
5. Procédé selon l'une des revendications 1 à 4, comprenant une phase (Pcm2) d'étalonnage comprenant les étapes consistant à :
- relier une capacité d'étalonnage (Cr) au premier point milieu (NI ) ,
- appliquer aux ponts diviseurs la tension de polarisation (V3) ,
- maintenir la première tension (VI) au voisinage de la tension de référence (Vref) ,
- décharger le second point milieu (N2) avec un courant constant ( I ) , et
- mesurer un troisième temps (T2, n2) nécessaire à ce que la seconde tension (V2) devienne égale à la première tension (VI) .
6. Procédé selon la revendication 5, comprenant une étape de calcul de la capacité (Ce) comprenant le calcul du produit de la capacité d'étalonnage (Cr) par le rapport de la différence entre le premier et le second temps (T3-T1, n3-nl) et de la différence entre le troisième et le second temps (T2-T1, n2-nl) .
7. Procédé selon l'une des revendications 1 à 6, dans lequel la mesure d'un temps consiste dans un comptage d'un nombre (ni, n2, n3) de cycles d'un signal d'horloge.
8. Dispositif pour caractériser ou mesurer une capacité (Ce) , comprenant :
- un premier pont diviseur de tension capacitif (Ll) et un second pont diviseur de tension capacitif (L2) en parallèle avec le premier, un premier point milieu (NI) du premier pont diviseur, présentant une première tension (VI) et un second point milieu (N2) du second pont diviseur, présentant une seconde tension (V2),
- des moyens (SW6) pour relier la capacité (Ce) au premier point milieu (NI),
- des moyens (SW1, OP1, Vref) pour appliquer aux ponts diviseurs une tension de polarisation (V3) et maintenir la première tension (VI) au voisinage d'une tension de référence (Vref) ,
- des moyens (SW5, IG1) pour décharger le second point milieu (N2) avec un courant constant (I), et
- des moyens (CMP1, CNT, CKG) pour mesurer un premier temps (T3, n3) nécessaire à ce que la seconde tension (V2) atteigne une valeur déterminée (VI) .
9. Dispositif selon la revendication 8, dans lequel le premier temps est le temps (T3, n3) nécessaire à ce que la seconde tension (V2) devienne égale à la première tension (VI) .
10. Dispositif selon la revendication 8, configuré pour exécuter une phase (Pcml) de mesure d'offset comprenant les étapes consistant à :
- ne pas relier la capacité (Ce) au premier point milieu (NI) , - appliquer aux ponts diviseurs la tension de polarisation (V3) ,
- maintenir la première tension (VI) au voisinage de la tension de référence (Vref) ,
- décharger le second point milieu (N2) avec un courant constant ( I ) , et
- mesurer un second temps (Tl, ni) nécessaire à ce que la seconde tension (V2) devienne égale à la première tension (VI) .
11. Dispositif selon la revendication 10, configuré pour exécuter une phase (Pcm2) d'étalonnage comprenant les étapes consistant à :
- relier une capacité d'étalonnage (Cr) au premier point milieu (NI),
- appliquer aux ponts diviseurs la tension de polarisation (V3) ,
- maintenir la première tension (VI) au voisinage de la tension de référence (Vref) ,
- décharger le second point milieu (N2) avec un courant constant ( I ) , et
- mesurer un troisième temps (T2, n2) nécessaire à ce que la seconde tension (V2) devienne égale à la première tension (VI ) .
12. Dispositif selon la revendication 11, configuré pour déterminer la capacité (Ce) en calculant le produit de la capacité d'étalonnage (Cr) par le rapport de la différence entre le premier et le second temps (T3-T1, n3- ni) et de la différence entre le troisième et le second temps (T2-T1, n2-nl) .
13. Dispositif selon l'une des revendications 10 à 12, configuré pour exécuter une phase de mesure d'offset (Po) suivie de plusieurs phases de caractérisation ou de mesure (Pcml, Pcm2) de plusieurs capacités.
14. Dispositif selon l'une des revendications 8 à 13, dans lequel les moyens pour maintenir la tension (VI) du premier point milieu au voisinage de la tension de référence (Vref) comprennent une boucle de contre-réaction comprenant un moyen (OP1) de comparaison de la première tension (VI) à la tension de référence (Vref) .
15. Dispositif selon l'une des revendications 8 à 14, dans lequel les moyens pour la mesure d'un temps comprennent des moyens (CMP1, CNT, CKG) de comptage d'un nombre (ni, n2, n3) de cycles d'un signal d'horloge.
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