JP2007143148A - インターリーブ電力増幅器におけるダイナミックな時間オフセット用システム - Google Patents

Abstract

【課題】適切に時間オフセットを増減し得るインターリーブパルス幅変調増幅器を提供すること。
【解決手段】パルス幅変調増幅器の一つのブランチに与えられる遅延を制御するシステムが提供される。その遅延は通常、入力信号レベルが低い場合には組み込まれ、入力信号レベルが高い場合には低減される。システムは、スイッチ、レベル検出器、およびタイマーを用いてインプリメントされ得、それらは連動し、遅延ユニットがブランチにおいて含まれるか、またはバイパスされるかどうかを決定する。システムはまた、与えられた遅延期間を調整し得るプログラム可能な遅延を用い得るか、または、遅延が高品質信号を提供することに対して利点を持ち得ない場合には、通路として動作するようにプログラムされ得る。
【選択図】図５

Description

本発明は、一般に、パルス幅変調（ＰＷＭ）増幅器に関する。より特定的には、組み込みまたは除去され得る、あるいは、増加または減少され得る時間オフセットを有するインターリーブパルス幅変調増幅器に関する。

オーディオ向けのパルス幅変調（ＰＷＭ）増幅は、スイッチとして機能する出力デバイスを組み込むことによって、効率を向上させるために使用されてきた。ＰＷＭ増幅器において、オーディオ入力信号は、パルス幅変調波形によって表現される。特に、入力されたオーディオ信号は、超音波矩形波の幅を変調する。変調された波形は、次いで、ローパスフィルタにかけられ、その結果得られたアナログ信号は、負荷またはラウドスピーカを駆動するために使用される。リニアモードの増幅とは対照的に、信号を増幅するトランジスタは、完全にオンであるか、完全にオフであるかの飽和モードで動作する。出力トランジスタは、半ブリッジのペアで並んでいる。それにより、そのペアの一方は、よりプラスの電圧を生成し、その他方は、よりマイナスの電圧を生成するようになる。

パルス幅変調増幅器の最も一般的な形式は、クラスＤ増幅器として知られており、理論上は、１００％の効率である。なぜなら、出力トランジスタは、完全にオンであるか、オフであるかのいずれかであるからである。しかしながら、これら増幅器は、トランジスタの切替を非常に正確に制御しなくてはならない点に問題がある。

クラスＤ増幅器は、時間交替（ｔｉｍｅ ａｌｔｅｒｎａｔｉｏｎ）で動作する。理想的には、一方のトランジスタが瞬時にオフになると他方が瞬時にオンになるように、スイッチは完全にタイミングがとられる。しかしながら、現実には、トランジスタが出力を提供するまでには遅延があり得る。双方のスイッチのいずれもがオンになっていない２つのスイッチの伝導時間（ｃｏｎｄｕｃｔｉｏｎ ｉｎｔｅｒｖａｌ）は、不感時間（ｄｅａｄｔｉｍｅ）として知られている。不感時間があるために、制御できなくなり、ひずみが入り、それゆえに、この不感時間を最小限に抑えなくてはならない。逆に、不感時間が十分にないと、タイミングエラーが生じて、プラスとマイナスの切替トランジスタが、同時にオンになり得る。そのオーバーラップする時間が短くとも、その結果、電流が一気に流れ、出力トランジスタを破壊し得る。

この問題に対処するために、Ｃｒｏｗｎ Ａｕｄｉｏは、対向電流変換器を開発してきた。その特徴は、特許文献１で議論されている。対向電流変換器は、あるいは、ＢＣＡ（Ｂａｌａｎｃｅｄ Ｃｕｒｒｅｎｔ Ａｍｐｌｉｆｉｅｒ）（登録商標）またはクラスＩ増幅器と、命名されており、プラスとマイナスの切替パルスが、交互にではなく、インターリーブされている。オーディオ入力信号がゼロ交差する場合、すなわち、何ら信号が出力されないとき、スイッチは、５０％の負荷サイクルで、同時にオンとオフになる。その結果、プラスとマイナスの信号が互いにキャンセルし合い、ゼロの出力信号が提供される。入ってくる信号がプラスの場合、プラスのスイッチの負荷サイクルが増加し、マイナスのスイッチの負荷サイクルが減少する。入ってくる信号がマイナスの場合、その逆が生じる。

クラスＩ増幅器が有利である理由の一つは、複数のパルスの中心が一致しており、１つの信号がオフになった場合もオンでないことである。クラスＩ増幅器は、出力からの切替信号を除去するために、ローパスフィルタにかける必要性が少ない。クラスＩ増幅器のさらなる議論は、特許文献１にあり、その発明者による白書、「Ｒｅｉｎｖｅｎｔｉｎｇ ｔｈｅ ｐｏｗｅｒ ａｍｐｌｉｆｉｅｒ−ＢＣＡ」、および、Ｃｒｏｗｎ Ａｕｄｉｏ’ｓ Ｕｎｄｅｒｓｔａｎｄｉｎｇ Ｃｌａｓｓ−Ｉ ｐｒｉｍｅｒに、見出され、これらは参考として援用される。

インターリーブＰＷＭ増幅器を構築するとき、回路は、スイッチがクロストークする量を減らすように設計される。それは、一方の決定プロセスが、他方の結果に基づくようなシナリオを避けるためである。クロストークの問題は、信号レベルは小さくなる場合に、特に強くなる。それは、わずかなタイミングのエラーであっても、理想的な応答に比し、比較的大きなひずみとなって現れるからである。クロストークのひずみの可能性は、多数の変調器と出力段が共通の基板とパッケージを共有している集積回路のＰＷＭ増幅器において、最も深刻である。

クロストーク問題に対処するために、小さな信号の変調器イベントのエッジが時間的に一致することができるだけ少なくなるようにして、インターリーブ増幅器の様々な信号経路の幾つかに対する主切替信号を時間遅延し得る。この技術は、ＡｎｄｅｒｓｋｏｕｖおよびＲｉｓｂｏによる特許文献２に、２つの全ブリッジ増幅器のインターリーブとして示されている。図１に示すように、このようなシステムは、ＰＷＭブランチのうちの１つに、時間遅延要素１４０を組み込む。このシステムは、時間遅延を導入することで、クロストークによる不慮のゼロ交差ひずみの問題に対処することを求める。この時間遅延は、一方の変調器および電力段の切替ノイズを、第二の変調器および電力段の変調サイクルの非ゼロ信号部分に移動する。代替的に、変調波形は、１つのパルス幅変調器ブランチの中で遅延され得る。こうして、他方のパルス幅変調器ブランチに対する時間オフセットを生成する。変調器のヒステリシスの導入は、遅延を生成するために、使用され得る。

図１は、入力信号を信号源１１０から受信するシンプルなインターリーブＰＷＭ増幅変調器１００の例である。増幅変調器１００は、２つのブランチに入力を分配する。第一のブランチは、反転ブロック１２０を含む。反転ブロック１２０は、ＰＷＭ Ａと記されている第一のパルス幅変調器１３０と接続されている。ＰＷＭ Ａは１３０は、半ブリッジＡと記されている第一の半ブリッジ１５０と接続されている。半ブリッジＡ１５０の出力は、次いで、負荷１６０に接続されている。

第二のブランチは、ＰＷＭ Ｂと記された第二のパルス幅変調器１３５と接続された非反転ブロック１２５を含む。ＰＷＭ Ｂ１３５は、遅延ユニット１４０と接続されている。遅延ユニット１４０は、半ブリッジＢと記された第二の半ブリッジ１５５に接続される。半ブリッジＢ１５５は、次いで、負荷１６０に接続されている。

このシステムにおいて、近接した入力信号のゼロ交差条件が、遅延ユニット１４０による遅延導入によって、ゼロ交差から「押し」出されるとき、クロストークノイズは、その結果、さもなくば、可聴ひずみとなり得る。その結果は、エラーであり、そのエラーは、今や、より大きな信号によって、より容易に可聴なようにマスクされ得る。この大きな信号は、他の変調器の切替の瞬間に一致する時間に、そのクロストークノイズを出力するように、もってくることを要求される。しかしながら、遅延導入のアプローチは、ある種の条件で使用するのに不適切であるという制約がある。このアプローチの主たる問題は、時間オフセットが追加されると、フィードバック信号が破壊されることである。なぜなら、時間遅延の追加のために、パルス幅変調信号もまた影響を受けるからである。このように、以前に抑えられていたＰＷＭスペクトルは、可聴周波数スペクトルでのひずみとして現れる。
米国特許第５，６５７，２１９号明細書 米国特許第６，３７３，３３６号明細書

インターリーブパルス幅変調器の一つのブランチに時間遅延を追加することによって、クロストークノイズは、入力信号のゼロに近い交差からより高いレベルの信号へ移動され得る。しかしながら、この目的とされる利点はまた、遅延の導入なしに、抑制され得るＰＷＭスペクトルが現れることで、フィードバック信号を改悪する効果を有する。信号レベルが小さい場合、これらの側波帯によって導入されるひずみはほぼゼロである。しかしながら、信号レベルが増加する場合、導入された遅延の悪影響はその利点を上回る。

これらのシナリオと取り組むために、遅延が導入される時間および／または導入される遅延の量が制御され得る。入力されたソースのレベルを分析することによって、パルス幅変調増幅システムは、時間遅延が、パルス幅変調増幅器のブランチのうちの一つに含まれるべきかどうかを評定することができる。あるいは、そのレベルは、ブランチの一つ以上において存在するパルス幅波形を試験することによって分析され得る。その分析は、信号レベルの量およびそのレベルが信号範囲内である時間量の評定を含み得る。

このシステムは、様々な方法においてインプリメントされ得る。例えば、スイッチによって制御されるバイパス回路が導入され得る。バイパス回路は、ＰＷＭ増幅器の一つのブランチにおいて存在する時間遅延回路網を回避し得る。信号レベルが低い場合、時間遅延回路網はこの回路に含まれる。信号レベルが十分に高い場合、スイッチはバイパス回路を接続し得る。動作モード間における過度の切替が生じないことを保証するために、タイマーがシステムに導入され得る。タイマーは、レベルが十分な時間期間に対して適切な範囲内である場合、バイパス回路が接続または切断されることを保証し得る。

別のシステムにおいて、プログラム可能な時間遅延回路網が用いられ得る。この点に関して、タイマーは時間遅延回路網に、ＰＷＭブランチに導入される時間遅延を増加または減少するように命令することができる。このシステムにおいて、スイッチはバイパス回路を接続するために用いられ得る。あるいは、時間遅延回路網およびタイマーは、スイッチを用いる代わりに、ゼロに向かって漸次、遅延を低減することに連動して動作することができる。遅延を生成するために変調三角波形を位相シフトする設計において、位相シフトはゼロに向かって低減され得る。例えば、位相シフトは、ロックエラーの従来のゼロ度からオフセットされた位相ロックループの位相検出器を用いて生成される場合、位相検出器のオフセットは、ゼロへと低減され得、変調器における遅延は取り除かれ得る。

時間遅延の制御はまた、信号レベルを分析し、タイミング機能を実行し、遅延回路網に、単にバイパスとして動作するように命令し、あるいは、所定のまたは調整可能な遅延量を導入するように命令するマイクロプロセッサによってインプリメントされ得る。実際には、時間遅延の機能性は、マイクロプロセッサによって実行され得る。

上述のように、入力信号の分析は、パルス幅変調された信号の一つまたは両方を試験することによって実行され得る。マイクロプロセッサを用いる代わりに、パルス幅変調された信号の先縁または後縁を試験し、および、タイマーがカウントを開始するように命令するラッチまたは検出器を組み込むなど、複雑度の低い方法においてこの分析は実行され得る。タイマーが適切な時間フレームに達した場合、ラッチの異なる出力によってリセットされることなく、スイッチはバイパス回路を接続し得る。

本明細書において用いられる場合、遅延ユニットという用語は、時間オフセットが導入され得る任意のハードウェアまたはソフトウェアを意味する。遅延ユニットは、時間オフセットを導入する役目を果たすコントローラまたはマイクロコントローラによって操作されるソフトウェア命令を含み得る。あるいは、遅延ユニットは、アナログＣＭＯＳ集積回路を含み得る。リング発振器において用いられるような整調可能な遅延要素が用いられ得る。ヒステリシスは、入力信号とパルス幅変調器における変調三角波形とを比較するコンパレータに導入され得る。時間オフセットは、段またはゲートにおける伝搬時間を介して生成され得る。その遅延ユニットは多数の方法においてインプリメントされ得る。

本発明の他のシステム、方法、特徴、および利点は、以下の図面および詳細な記載を精査することで、当業者に対して明らかとなる。本記載に含まれる全てのそのような追加のシステム、方法、特徴、および利点は、本発明の範囲内であり、ならびに、添付された請求の範囲によって保護されることが意図されている。

本発明はさらに、以下の手段を提供する。

（項目１）
第１のパルス幅変調器であって、入力信号を受信し、そこから第１のパルス幅変調された信号を生成するように動作可能であり、第１の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第１のパルス幅変調器と、
第２のパルス幅変調器であって、該入力信号を受信し、そこから、該第１のパルス幅変調された信号に対して時間オフセットされた第２のパルス幅変調された信号を生成するように動作可能であり、第２の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第２のパルス幅変調器と、
コントローラであって、該第２のパルス幅変調された信号が該第１のパルス幅変調された信号に対して時間オフセットされる量を調節するように、該第２のパルス幅変調器に命令するように動作可能である、コントローラと
を備える、パルス幅変調増幅システム。

（項目２）
前記第１のパルス幅変調器と前記第２のパルス幅変調器とが三角変調波形を用いる、項目１に記載のパルス幅変調増幅システム。

（項目３）
前記第１の切替モード電力段と前記第２の切替モード電力段とが、全ブリッジインターリーブ電力変換器の２つの半ブリッジを含む、項目１に記載のパルス幅変調増幅システム。

（項目４）
前記第１の切替モード電力段と前記第２の切替モード電力段とが、対向電流変換器の半分の正および負の電流を含む、項目１に記載のパルス幅変調増幅システム。

（項目５）
前記入力信号のレベルを分析するように動作可能であるレベル検出器をさらに備える、項目１に記載のパルス幅変調増幅システム。

（項目６）
前記レベル検出器と前記コントローラとに接続されたタイマーをさらに備える、項目５に記載のパルス幅変調増幅システム。

（項目７）
前記レベル検出器および前記コントローラが、集積回路上に含まれている、項目５に記載のパルス幅変調増幅システム。

（項目８）
前記第１のパルス幅変調器と、前記第２のパルス幅変調器と、前記レベル検出器と、前記コントローラとが、集積回路上に含まれている、項目５に記載のパルス幅変調増幅システム。

（項目９）
前記入力信号がデジタル信号オーディオである、項目１に記載のパルス幅変調増幅システム。

（項目１０）
前記入力信号がアナログ信号オーディオである、項目１に記載のパルス幅変調増幅システム。

（項目１１）
前記入力信号と前記第１のパルス幅変調器とに接続された反転ブロックと、該入力信号と前記第２のパルス幅変調器とに接続された非反転ブロックとをさらに備える、項目１に記載のパルス幅変調増幅システム。

（項目１２）
前記入力信号と前記第１のパルス幅変調器とに接続された非反転ブロックと、該入力信号と前記第２のパルス幅変調器とに接続された反転ブロックとをさらに備える、項目１に記載のパルス幅変調増幅システム。

（項目１３）
第１のパルス幅変調器であって、信号を受信し、第１のパルス幅変調された信号を出力するように動作可能であり、第１の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第１のパルス幅変調器と、
第２のパルス幅変調器であって、該第１のパルス幅変調された信号でインターリーブされた第２のパルス幅変調された信号を出力するように動作可能であり、第２の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第２のパルス幅変調器と、
該入力信号のレベルを分析するように動作可能であるレベル検出器と、
遅延ユニットであって、該第１のパルス幅変調された信号に対して該第２のパルス幅変調された信号を時間オフセットするように動作可能であり、該レベル検出器と該第２のパルス幅変調器とに接続されている、遅延ユニットと、
該レベル検出器からの出力に応答して、第１の状態の該遅延ユニットを回避し、第２の状態の該遅延ユニットを受け入れるように動作可能であるバイパス回路と
を備える、パルス幅変調増幅システム。

（項目１４）
前記第１のパルス幅変調器と前記第２のパルス幅変調器とが、それぞれの三角変調波形によって駆動される、項目１３に記載のパルス幅変調増幅システム。

（項目１５）
前記第１の切替モード電力段と前記第２の切替モード電力段とが、全ブリッジインターリーブ電力変換器の２つの半ブリッジを含む、項目１３に記載のパルス幅変調増幅システム。

（項目１６）
前記第１の切替モード電力段と前記第２の切替モード電力段とが、対向電流変換器の半分の正および負の電流を含む、項目１３に記載のパルス幅変調増幅システム。

（項目１７）
前記遅延ユニットがパルス遅延ユニットである、項目１３に記載のパルス幅変調増幅システム。

（項目１８）
前記遅延ユニットが、前記第１のパルス幅変調器によって使用される三角変調波形の位相に対して、前記第２のパルス幅変調器によって使用される三角変調波形を位相シフトすることによって、前記第１のパルス幅変調された信号に対して、前記第２のパルス幅変調された信号を時間オフセットするように動作可能である、項目１３に記載のパルス幅変調増幅システム。

（項目１９）
前記バイパス回路が、スイッチのオンオフによって、前記第１の状態と前記第２の状態との間を移動可能である、項目１３に記載のパルス幅変調増幅システム。

（項目２０）
第２の遅延ユニットであって、前記第１のパルス幅変調器に接続されており、前記第１のパルス幅変調された信号への一期間の遅延の導入によって、該第１のパルス幅変調された信号に対する前記第２のパルス幅変調された信号の時間オフセットを低減するように動作可能である、第２の遅延ユニットをさらに備える、項目１３に記載のパルス幅変調増幅システム。

（項目２１）
前記レベル検出器と前記バイパス回路とに接続されたタイマーをさらに備える、項目１３に記載のパルス幅変調増幅システム。

（項目２２）
前記タイマーが、前記遅延ユニットによって生成された前記時間オフセットの量を調節するように動作可能である、項目２１に記載のパルス幅変調増幅システム。

（項目２３）
前記タイマーが、遅延に対する時限を設定するように前記遅延ユニットに指示するように動作可能である、項目２１に記載のパルス幅変調増幅システム。

（項目２４）
前記レベル検出器が、所望の時間オフセットを提供するように前記遅延ユニットに指示するように動作可能である、項目１３に記載のパルス幅変調増幅システム。

（項目２５）
前記第１のパルス幅変調器と、前記第２のパルス幅変調器とが、集積回路上に含まれている、項目１３に記載のパルス幅変調増幅システム。

（項目２６）
前記レベル検出器がラッチを含み、該ラッチは、前記第１のパルス幅変調器と前記遅延ユニットとに接続されている、項目１３に記載のパルス幅変調増幅システム。

（項目２７）
パルス幅変調増幅器における時間遅延を制御するための方法であって、
第１の切替モード電力段に接続された第１のパルス幅変調器を用いて、第１のパルス幅変調された信号を生成することと、
第２の切替モード電力段に接続された第２のパルス幅変調器を用いて、第２のパルス幅変調された信号を生成することと、
入力信号のレベルを分析することと、
該入力信号のレベルを閾値と比較することと、
該比較に基づいて、該第２のパルス幅変調された信号と該第１のパルス幅変調された信号との間の時間オフセットを選択的に調節することと
を包含する、方法。

（項目２８）
前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値より上である場合において該時間オフセットを低減することを包含する、項目２７に記載の方法。

（項目２９）
前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値以上である場合において該時間オフセットを低減することを包含する、項目２７に記載の方法。

（項目３０）
前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値より下である場合において該時間オフセットを増加させることを包含する、項目２７に記載の方法。

（項目３１）
前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値以下である場合において該時間オフセットを増加させることを包含する、項目２７に記載の方法。

（項目３２）
前記比較することが、一期間において前記入力信号のレベルが閾値よりも上であったか下であったかを決定する動作をさらに包含する、項目２７に記載の方法。

（項目３３）
パルス幅変調増幅器における時間遅延を制御するための方法であって、
第１の切替モード電力段に接続された第１のパルス幅変調器を提供することと、
第２の切替モード電力段に接続された第２のパルス幅変調器を提供することと、
該第１のパルス幅変調器を用いて生成された第１のパルス幅変調された信号に対して、該第２のパルス幅変調器を用いて生成された第２のパルス幅変調された信号を時間オフセットすることと、
入力信号のレベルを分析することと、
一期間において該入力信号のレベルが閾値よりも上であったかを決定することと、
該時間オフセットを調節することと
を包含する、方法。

（項目３４）
前記時間オフセットを調節する動作が該時間オフセットを減少させることを包含する、項目３３に記載の方法。

（項目３５）
前記時間オフセットを調節する動作が該時間オフセットを実質的に取り除くことを包含する、項目３３に記載の方法。

（項目３６）
パルス幅変調増幅器における時間遅延を制御するためにプロセッサによって実行可能な命令を表すデータを格納しているコンピュータ可読記憶媒体であって、
入力信号を受信する命令と、
該入力信号に基づいて第１のパルス幅変調された信号を生成する命令と、
該入力信号に基づいて第２のパルス幅変調された信号を生成する命令であって、該第２のパルス幅変調された信号は、該第１のパルス幅変調された信号に対して時間オフセットを有する、命令と、
該入力信号のレベルを分析する命令と、
該レベルに基づいて該時間オフセットを選択的に調節する命令と
を含む、コンピュータ可読記憶媒体。

（項目３７）
前記時間オフセットを選択的に調節する動作が該時間オフセットを減少させることを包含する、項目３６に記載のコンピュータ可読記憶媒体。

（項目３８）
前記時間オフセットを選択的に調節する動作が該時間オフセットを実質的に取り除くことを包含する、項目３６に記載のコンピュータ可読記憶媒体。

（項目３９）
前記時間オフセットを選択的に調節する動作が該時間オフセットを増加させることを包含する、項目３６に記載のコンピュータ可読記憶媒体。

（項目４０）
前記入力信号のレベルを分析することが、一期間において該入力信号が閾値の上であったかを決定することを包含する、項目３６に記載のコンピュータ可読記憶媒体。

本発明は、添付の図面および記載を参照してより良く理解され得る。図面における構成要素は必ずしも縮尺通りではなく、その代わり、本発明の原理を例示する上で強調がなされる。さらに、図面において、同じ参照番号は、異なる図面を通して対応する部分を示す。

本発明は、インターリーブパルス幅変調増幅器に時間遅延を導入する効果を第１に考慮することによって、より詳細に処理され得る。普通の二相ＰＷＭ（ｄｏｕｂｌｅ−ｓｉｄｅｄ ＰＷＭ）プロセスの出力信号スペクトルは、以下のように表される。

Ｍは、変調指数であり、０≦Ｍ≦１．０
ω_ｓは、ラジアン／秒単位の信号振動数である
ω_ｃは、ラジアン／秒単位のＰＷＭキャリア／切替振動数である
Ｖ_０は、ＰＷＭ波形のピーク出力電圧である
ｍは、キャリアバンドの整数の調波次数であり、１≦ｍ≦∞
ｎは、側波帯の次数であり、−∞≦ｎ≦∞。

先頭のコサイン項は、入力が角振動数ω_ｓのコサインであり、変調三角波形に対する振幅がＭに比例する、処理用の対象信号である。この三角波形は、振幅が一であるコサインの形式では以下のとおりである。

（式１）の第２項は、変調三角の調波（ｍ）および各調波についての側波帯の対（±ｎ）から構成される。各側波帯の振幅は、変調指数と調波次数との関数である第一種ベッセル関数（次数ｎ）によって与えられる。ｍとｎは常に整数であるので、サイン項の積は、３つの値（−１、０、１）をとり得る。ｍ＋ｎが偶数である場合、サイン項はゼロであり、側波帯は存在しない（または、キャリア、ｎ＝０の場合）。換言すると、偶数の調波は、信号振動数の奇数倍の間隔の側波帯のみを有し、奇数の調波は、キャリア調波を含んだ信号振動数の偶数倍のみを有する。

ｎ＝１の側波帯のフィードバックは、ゲインエラーを生成するが、ひずみは生成しない。ｎ＝０かつｍが奇数である項は、ＤＣオフセットエラーを生成する。これらのリップル信号が、増幅器の信号通過帯域内にある相互変調信号を生成するときに、これらのリップル信号は、結果として調波ひずみを生じる。オーディオ増幅器に関して、その信号通過帯域は、２０ＫＨｚ以下であり得る。通過帯域の十分外側にある調波信号もまた、測定され得る。

出力における望ましくないスペクトルを低減する一方法は、インターリーブ電力段を用いることである。普通の二相ＰＷＭを用いて最適に形成された場合、インターリーブは、結果として、インターリーブ数Ｎを有するモジューロ以外の全ての帯域に対する側波帯および全ての調波次数の抑制を生じ得る。

そのようなインターリーブＰＷＭ電力段の出力スペクトルは、以下のとおりである。

Ｎは、整数のインターリーブ次数であり、１≦Ｎ≦∞
ｐＮは、整数の調波数であり、１≦ｐ≦∞。

Ｎ＝１である場合、上記式は、予想通り（式１）と同じである。ｍが（式１）に現れている場合は常に、ｐＮは、現れ、インターリーブがモジューロＮでない次数ｍの全てのバンドが抑制されたことを明らかにする。Ｎの整数（ｐ）倍として残るこれらのバンド（ｍ）は、（式１）の同一の側波帯およびキャリア調波を有する。

遅延が一部のＰＷＭ信号に加えられると、合計は、もはや結果として、Ｎの倍数間にある帯域の完全な抑制を生じなくあり得る。Ｎの倍数の振幅は、わずかに低減され得るが、これは、概して、ほとんど重要ではない。

図１に示されるようなＮ＝２の単純な場合では、全ブリッジ電力段の出力において合計される２つのＰＷＭ信号ストリームが存在する。一方をΔｔだけ遅延させることは、振動数ω_ｘの各スペクトルラインをθ＝Δｔ・ω_ｘだけ位相シフトすることであり、それによって、結果として、以下のような相対強度の２つのそのような側波帯の合計が得られる。

Ψが（式１）の各スペクトルラインに適用される新たな重みである場合、それは、（式３）では相殺されている。θ＝０の場合、Ψも０であることに留意されたい。θ＝πである場合、全ての側波帯の抑制は、Ψ＝１であるのでなくなる。

導入され得るひずみの例は、図２、図３、および図４を参照して示される。例えば、図１に示されるようなシステムの場合、２５０ＫＨｚにて実行される切替、２０ＫＨｚのサイン波である入力信号、および１００ｎ秒のΔｔを利用する。２５０ＫＨｚの奇数の倍数の全てについて±４０ＫＨｚである側波帯は、変調インデックスＭに対してプロットされ、Ｍの割合として正規化されている。

これらの信号がフィードバック信号として変調プロセスへと再導入される場合、それらの信号は、図２に示されるように、出力信号における二次調波（４０ＫＨｚ）のひずみとして表れ得る。再挿入されたそのような信号の実際の量は、用いられるフィードバックフィルタリングに依存し得る。典型的には、ループゲインは上方側波帯に対してよりも下方側波帯に対してより大きく、それゆえ、上方側波帯よりもより重要であり得る。角度θが下方側波帯に対するよりも上方側波帯に対してより大きいため、下方側波帯は２つのうちのより大きいものである。上方側波帯および下方側波帯は対となって現れ得る。

２５０ＫＨｚの奇数の倍数の全てについて±８０ＫＨｚである側波帯は、図３の例において同様に示される。これらの信号は、変調プロセスにおいて再挿入される場合、四次調波となる。

２５０ＫＨｚの奇数の倍数の全てについて±１２０ＫＨｚである側波帯は、図４の例において同様に示される。これらの信号は、変調プロセスにおいて再挿入される場合、六次調波となる。

図２、図３、および図４において、フィードバック信号におけるそのような側波帯によって生じ得る初期の小信号（小さなＭ）ひずみ効果はゼロである。しかしながら、Ｍが増加すると、その結果は急速に悪化する。図２において、中心が１．７５ＭＨｚである１．７５ＭＨｚ側波帯２０２（上限＠１．７９ＭＨｚ）および２０４（下限＠１．７１ＭＨｚ）、中心が１．２５ＭＨｚである１．２５ＭＨｚの側波帯２０６（上限＠１．２９ＭＨｚ）および２０８（下限＠１．２１ＭＨｚ）、および、中心が７５０ｋＨｚである７５０ｋＨｚの側波帯２１０（上限＠７９０ｋＨｚ）および２１２（下限＠７１０ｋＨｚ）は急速に増加する。中心が２５０ｋＫＨｚである２５０ＫＨｚの側波帯２１４（上限＠２９０ｋＨｚ）および２１６（下限＠２１０ｋＨｚ）は、これに対して、完全な変調において約２〜３パーセントのひずみを組み込み得る。この点において、２５０ｋＨｚ側波帯２１４および２１６は、それらのより低い周波数のために、フィルタリングを介して除去するには最も困難であり得るので、最も問題を含み得る。

図３において、四次調波は、平坦である２５０ｋＨｚ側波帯３１４および３１６を生じるが、２５０ｋＨｚのまわりのものは、フィルタリング／除去するのにさらに困難である。同様に図４において、２５０ｋＨｚ側波帯４１４（上限＠３７０ｋＨｚ）および４１６（下限＠１３０ｋＨｚ）は見えないが、７５０ｋＨｚ側波帯４１０（上限＠８７０ｋＨｚ）および４１２（下限＠６３０ｋＨｚ）はある。しかし、より低い周波数（すなわち１３０ｋＨｚ）は典型的には、波形を取り除くにはより困難を有する。従って、変調が増加する場合において、遅延は、助力というよりも妨害であり得る。

図５は、適切である場合、遅延を除去し得るパルス幅変調増幅システムの例を示す。従って、信号が十分となり、遅延がもはや助力とならない場合、遅延または低減された遅延システムなしのシステムを優先してバイパスされ得る。この例はバイパス接続部５３０を組み込み、スイッチ５４０が上方位置である第１の位置に設定されている場合、動作可能である。スイッチが下方位置である第２の位置に設定されている場合、遅延はシステムに組み込まれる。

切替それ自体が、過度に急速または頻繁に実行される場合、顕著なひずみを生成し得るために、図５に示される例はまた、レベル検出器５１０およびタイマー５２０を含む。タイマー５２０は、バイパス回路が、所定の時間期間が経過するまでイネーブルおよび／またはディセーブルされないことを保証し得る。タイマー５２０は任意の時間期間に設定され得るが、一つの所望される時間期間は２０ｍ秒であり得る。心理音響的観点からは、２０ｍ秒毎に一度よりも速く切替をすることは有利とはなり得ない。タイマーは様々に異なる形態においてインプリメントされ得る。例えば、大部分がデジタルな環境において、再設定可能なカウンター／タイマーが用いられ得る。アナログ環境においては、再設定可能な単安定なものが用いられ得る。

レベル検出器は信号源のレベルを測定し得、タイマーがいつ開始、終了、および／またはリセットされるかを命令し得る。検出の所定のレベルが達成された場合、レベル検出器５１０はタイマー５２０に、タイミング／カウントを開始するように命令し得る。タイマー５２０は信号をスイッチ５４０に送信し得る。その信号は、位置を切替え、接続部５３０へ接続するようにスイッチ５４０に命令し、それによって、遅延ユニット１４０をバイパスする。所定のレベルが感知される度に、タイマー５２０は初期のタイミング／カウントの状態をリセットし得る。タイミングまたはカウントは、そのレベルが検出の所定のレベルより下である場合にのみ、進行し得る。所定のレベルが達成されずに所定の時間期間に達した後、スイッチ５４０は下方位置に設定され得、その結果、時間遅延はシステムに再び組み込まれる。逆に、検出されたレベルが決定された時間の長さに対する閾値よりも上のままである場合、スイッチ５４０は上方位置に設定され得て、バイパス回路５３０が、パルス幅変調器Ｂ１３５による信号出力を半ブリッジＢ１５５へと接続することを可能にし、それによって、遅延導入要素１４０を回避する。

ブロック図はパルス幅変調器Ｂ１３５、および別の要素として遅延導入要素１４０を示すが、それらは単一のユニットに組み合わされ得る。例えば、パルス幅変調器Ｂ１３５はパルス幅変調器Ａ１３０の出力に対して時間遅延された信号を提供し得る。例えば、パルス幅変調器１３０および１３５が三角波形によって駆動される場合、時間オフセットは、パルス幅変調器Ａ１３０またはパルス幅変調器Ｂ１３５を駆動する三角波形を遅延させることによって導入され得る。

別の例である、図６に示されるようなパルス幅変調増幅システム６００において、遅延１４０は調整可能であり得る。遅延調整ライン６１０はタイマー５２０の出力と遅延１４０へのに対する入力との間の接続を表す。あるいは、レベル検出器５１０の出力は遅延１４０に接続され得る。

レベル検出器５１０、タイマー５２０、回路バイパス５３０、およびスイッチ５４０は図５および図６における別々の要素として示されるが、これらの要素のうちの一部または全ては統合され得る。さらに、図７において、レベル検出器５１０およびタイマー５２０は、単一のレベル分析ユニット７１０に組み合わされ得る。レベル分析ユニット７１０はマイクロプロセッサによって作動される命令のセットを含み得る。レベル分析ユニット７１０は、命令のセットまたはその命令のセットを実行するマイクロプロセッサであり得る。これに関して、レベル分析ユニット７１０は、信号源１１０を評定し得、遅延１４０を制御し得る。この例において、遅延１４０は、遅延なし（単に通過部分の役目を果たす）または、レベル分析ユニット７１０によって選択される遅延の量のいずれかを提供するようにダイナミックに調整可能である。

あるいは、パルス幅変調器Ａ１３０とパルス幅変調器Ｂ１３５との出力間に既に時間オフセットが存在する場合、その時間オフセットは、変調器１３０および１３５のうちの一つにおいて変調波形を遅延させることによって、または、パルス幅変調器１３０および１３５の出力間の時間オフセットを低減させる役割をする遅延を導入する別個の遅延ユニットを導入することによって、低減され得る。同様に、時間オフセットは変調器１３０および１３５のうちの一つにおける変調波形を遅延させることによって、または、パルス幅変調器１３０および１３５の出力間の時間オフセットを増加させる役割をする遅延を導入する別個の遅延ユニットを導入することによって、増加され得る。

図８は、レベル検出器８１０およびタイマー８２０を含むパルス幅変調増幅システム８００の一例を示す。レベル検出器８１０は、時間遅延が変調によって克服されるときを決定するために、エッジ感知可能ロジックによってインプリメントされる。示された例において、レベル検出器８１０は、Ｄフリップフロップである。別の例では、ひずみ駆動レベルの基準がインプリメントされ得る。

レベル検出器８１０の一つの入力は、パルス幅変調器Ａ１３０の出力に接続され得る。他の入力は遅延ユニット１４０の出力に接続され得る。図８において、入力Ｄは、パルス幅変調器Ａ１３０に接続され、入力Ｄは遅延ユニット１４０の出力に接続される。あるいは、入力Ｃはパルス幅変調器Ａ１３０と接続され得、入力Ｄは遅延ユニット１４０の出力と接続され得る。従って、レベル検出器８１０は、ＰＷＭ Ａ１３０のエッジが移行するか、遅延ユニット１４０が最初に移行するかのいずれかの場合に、出力の状態を切替える。結果的に、タイマー８２０はリセットされ得る。この方法において、タイマー８２０が十分な時間量に達した後のみにスイッチ３４０は変化し得、タイマー８２０は、十分なレベルが、ＰＷＭ Ａ１３０または遅延ユニット１４０から検出される場合のみ、起動される。

あるいは、動作中、遅延は選択的に変化され得る。選択的に変化される遅延は、信号レベルが増加するにつれ、なめらかにゼロに向かって低減され得る。変調波形の遅延されたバージョンが変調器において展開される場合、ＰＷＭ出力における遅延として、類似した（しかし同一ではない）効果を生成し得る。

図９は、インターフェースユニット９１０およびコントローラ９２０を組み合わせた例示的なパルス幅変調システム９００を示す。図９において、ＰＷＭ Ａ１３０、ＰＷＭ Ｂ１３５またはパルス幅変調器１３０および１３５の両方は、変調波形を遅延させ得て、上述したように、時間オフセットを生成する。これに関連して、コントローラ９２０は、変調波形を遅延させるように、パルス幅変調器１３０および１３５のうちの一つに命令し得る。一つの変調波形を遅延させることは、時間オフセットを増加または低減させるために用いられ得る。あるいは、パルス幅変調器１３０および１３５の両方は、異なる遅延の量を増加、低減、または時間オフセットを除去するように企てることをインプリメントするように命令され得る。さらに、コントローラ９２０は、同じ遅延または遅延無しを、パルス幅変調器１３０および１３５に与えるように命令し得る。

コントローラ９２０はインターフェースユニット９１０からデータを受信し得る。インターフェースユニット９１０は信号源１１０と接続されている。インターフェースユニット９１０は、レベル検出器、アナログ−デジタル変換器、プリプロセッサ、またはそれら３つの組み合わせとして機能し得る。一般には、その目的は、コントローラ９２０に信号源１１０に基づくデータを提供することである。供給されるデータは、信号源１１０のレベルが閾値よりも大きいか否かの評定、周波数スペクトル分析、ノイズ分析などであり得る。このデータから、コントローラ９２０は、もしあれば、如何なる遅延がパルス幅変調器Ａ１３０および／またはパルス幅変調器Ｂ１３５によって与えられるべきかを評定し得る。コントローラ９２０およびインターフェースユニット９１０は、単一の集積回路または別個の要素上に含まれ得る。

コントローラ９２０は、レベル検出器およびタイマーの両方の機能性を組み込み得る。例えば、インターフェースユニット９１０は、信号源１１０をサンプリングし得、コントローラ９２０にデジタルデータを提供し得る。このデータからコントローラ９２０が、信号源のレベル、その信号源がレベル閾値よりも上であった（または下であった）期間、および、信号源が上（または下）であった期間が期間閾値に達しているかどうかを計算し得る。

あるいは、コントローラ９２０は、受信されたデータに従い、レベル閾値または期間閾値を調整し得る。コントローラ９２０はまた、レベルまたは期間閾値を用いてか、または用いずに、様々に異なる分析を用い得て、遅延が意図的に導入されるべきどうか、導入されるべき遅延の量、および、その遅延が低減されるべきかどうかを計算する。

図１０は、インターリーブパルス幅変調増幅器における時間オフセットを制御する例示的な方法を示す。ステップ１０００において、入力信号レベルは分析される。次にステップ１０１０において、入力信号は、その入力が少なくとも一つの入力閾値よりも上であるかどうかを調査し、評価される。その入力信号が閾値よりも下である場合、その方法は、ステップ１０００に戻る。その入力信号が入力閾値よりも上である場合、その遅延（時間オフセット）はステップ１０２０において低減される。

図１１は、インターリーブパルス幅変調増幅器における時間オフセットを制御する例示的な方法を示す。ステップ１１００において、入力信号レベルが分析される。ステップ１１１０において、その入力信号は、それがレベル閾値より上であるかどうかを決定するために評定される。それがレベル閾値よりも上である場合、システムは、そのレベルがステップ１１２０におけるレベル閾値よりも以前に上であったかどうかを決定する。そのレベルがレベル閾値よりも以前に上ではなかった場合、タイマーはステップ１１５０においてリセットされ、そのシステムはステップ１１００に戻る。

ステップ１１１０において、入力レベルがレベル閾値以下であることが決定され、そのシステムは、それが、ステップ１１２５において、以前にレベル閾値以下であったかどうかを決定する。そのレベルが以前にレベル閾値以下ではなかった場合、タイマーはステップ１１１５においてリセットされ、そのシステムはステップ１１００に戻る。

ステップ１１２０においてレベルが以前にレベル閾値より上であった（またはステップ１１２５においてレベル閾値以下であった）ことをそのシステムが見出した場合、システムは、タイマーがステップ１１３０においてタイマー閾値よりも上であるかどうか（またはステップ１１３５において、閾値信号以下であるか）を問い合わせる。時間閾値を上回らない場合、システムはステップ１１００に戻る。

タイマー閾値をブロック１１３０において上回り、そのレベルが閾値より上である場合、システムは、ステップ１１４０において、２つのパルス幅変調された信号間の時間オフセットを低減させる。システムが既に低減された時間オフセットを与えている場合、システムは、その低減された時間オフセットを維持する。このステップにおいて、システムは、入力信号のレベルが、実質的な時間期間とみなされるものに対して十分に高いことを決定する。結果として、その時間オフセットは有利ではないと決定され、次いで低減される。その低減は、部分的であり得るか、または、実質的に時間オフセットを除去するように設計され得る。あるいは、その低減は、複数のステップにおいて与えられ得るか、または、時間期間および／または入力信号が閾値より下であった時間量に依存し得る。低減された時間オフセットの応用または維持は、既に述べたような例など、様々な方法においてインプリメントされ得る。

タイマー閾値が上回り、そのレベルが閾値以下である場合、システムは、ステップ１１４５において、２つのパルス幅変調された信号間の時間オフセットを増加させる。そのシステムが既に増加された時間オフセットを与えている場合、システムはその増加された時間オフセットを維持する。このステップにおいて、システムは、時間オフセットのレベルの導入が有利であることを決定し、増加された時間オフセットレベルを増加または維持する。あるいは、時間オフセットにおける増加は複数のステップにおいて与えられるか、または、時間期間の関数および／または入力信号が閾値より上であった時間量の関数であり得る。増加された時間オフセットの応用または維持は、既に述べたような例など、様々な方法においてインプリメントされ得る。

本発明の様々な実施形態が記載されたが、さらに多くの実施形態およびインプリメンテーションが本発明の範囲内で可能であることは当業者にとって明らかである。例えば、遅延生成器の多くの実施形態、およびそれらが変調またはバイパスされ得る方法が多く存在する。従って、本発明は、添付された請求の範囲およびそれらの均等物に照らし合わせることを除いて、限定されない。

パルス幅変調増幅器の一つのブランチに与えられる遅延を制御するシステムが提供される。その遅延は通常、入力信号レベルが低い場合には組み込まれ、入力信号レベルが高い場合には低減される。システムは、スイッチ、レベル検出器、およびタイマーを用いてインプリメントされ得、それらは連動し、遅延ユニットがブランチにおいて含まれるか、またはバイパスされるかどうかを決定する。システムはまた、与えられた遅延期間を調整し得るプログラム可能な遅延を用い得るか、または、遅延が高品質信号を提供することに対して利点を持ち得ない場合には、通路として動作するようにプログラムされ得る。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

図１は、インターリーブパルス幅変調増幅器の一つのブランチに時間遅延を導入する従来技術のシステムのブロック図である。 図２は時間遅延された信号の変調に依存する２５０ＫＨｚ、７５０Ｋｈｚ、１．２５ＭＨｚ、および１．７５ＭＨｚ側波帯の二次調波のグラフである。 図３は時間遅延された信号の変調に依存する２５０ＫＨｚ、７５０Ｋｈｚ、１．２５ＭＨｚ、および１．７５ＭＨｚ側波帯の四次調波のグラフである。 図４は時間遅延された信号の変調に依存する２５０ＫＨｚ、７５０Ｋｈｚ、１．２５ＭＨｚ、および１．７５ＭＨｚ側波帯の六次調波のグラフである。 図５は、インターリーブパルス幅変調増幅システムのブロック図である。 図６は、時間遅延が導入されるかどうか、および導入された遅延の量を制御するインターリーブパルス幅変調増幅システムのブロック図である。 図７は、時間遅延が導入されるかどうか、および導入された遅延の量を制御する別のインターリーブパルス幅変調増幅システムのブロック図である。 図８は、時間遅延が導入されるかどうかを制御するパルス幅変調増幅システムを示す。 図９は、時間遅延が導入されるかどうか、および導入された遅延の量を制御する、さらに別のインターリーブパルス幅変調増幅システムのブロック図である。 図１０は、インターリーブパルス幅変調増幅システムにおける時間オフセットを制御する方法を示すフローチャートである。 図１１は、インターリーブパルス幅変調増幅システムにおける時間オフセットを制御する別の方法を示すフローチャートである。

符号の説明

１１０ 信号源
１２０ 反転ブロック
１２５ 非反転ブロック
１３０ ＰＷＭ Ａ
１３５ ＰＷＭ Ｂ
１４０ 時間遅延要素
１５０ 半ブリッジＡ
１５５ 半ブリッジＢ
１６０ 負荷
５１０ レベル検出器
５２０ タイマー
５３０ バイパス接続部
５４０ スイッチ

Claims (40)

1. 第１のパルス幅変調器であって、入力信号を受信し、そこから第１のパルス幅変調された信号を生成するように動作可能であり、第１の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第１のパルス幅変調器と、
   第２のパルス幅変調器であって、該入力信号を受信し、そこから、該第１のパルス幅変調された信号に対して時間オフセットされた第２のパルス幅変調された信号を生成するように動作可能であり、第２の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第２のパルス幅変調器と、
   コントローラであって、該第２のパルス幅変調された信号が該第１のパルス幅変調された信号に対して時間オフセットされる量を調節するように、該第２のパルス幅変調器に命令するように動作可能である、コントローラと
   を備える、パルス幅変調増幅システム。
2. 前記第１のパルス幅変調器と前記第２のパルス幅変調器とが三角変調波形を用いる、請求項１に記載のパルス幅変調増幅システム。
3. 前記第１の切替モード電力段と前記第２の切替モード電力段とが、全ブリッジインターリーブ電力変換器の２つの半ブリッジを含む、請求項１に記載のパルス幅変調増幅システム。
4. 前記第１の切替モード電力段と前記第２の切替モード電力段とが、対向電流変換器の半分の正および負の電流を含む、請求項１に記載のパルス幅変調増幅システム。
5. 前記入力信号のレベルを分析するように動作可能であるレベル検出器をさらに備える、請求項１に記載のパルス幅変調増幅システム。
6. 前記レベル検出器と前記コントローラとに接続されたタイマーをさらに備える、請求項５に記載のパルス幅変調増幅システム。
7. 前記レベル検出器および前記コントローラが、集積回路上に含まれている、請求項５に記載のパルス幅変調増幅システム。
8. 前記第１のパルス幅変調器と、前記第２のパルス幅変調器と、前記レベル検出器と、前記コントローラとが、集積回路上に含まれている、請求項５に記載のパルス幅変調増幅システム。
9. 前記入力信号がデジタル信号オーディオである、請求項１に記載のパルス幅変調増幅システム。
10. 前記入力信号がアナログ信号オーディオである、請求項１に記載のパルス幅変調増幅システム。
11. 前記入力信号と前記第１のパルス幅変調器とに接続された反転ブロックと、該入力信号と前記第２のパルス幅変調器とに接続された非反転ブロックとをさらに備える、請求項１に記載のパルス幅変調増幅システム。
12. 前記入力信号と前記第１のパルス幅変調器とに接続された非反転ブロックと、該入力信号と前記第２のパルス幅変調器とに接続された反転ブロックとをさらに備える、請求項１に記載のパルス幅変調増幅システム。
13. 第１のパルス幅変調器であって、信号を受信し、第１のパルス幅変調された信号を出力するように動作可能であり、第１の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第１のパルス幅変調器と、
    第２のパルス幅変調器であって、該第１のパルス幅変調された信号でインターリーブされた第２のパルス幅変調された信号を出力するように動作可能であり、第２の切替モード電力段に接続されており、負荷に接続されるように動作可能である、第２のパルス幅変調器と、
    該入力信号のレベルを分析するように動作可能であるレベル検出器と、
    遅延ユニットであって、該第１のパルス幅変調された信号に対して該第２のパルス幅変調された信号を時間オフセットするように動作可能であり、該レベル検出器と該第２のパルス幅変調器とに接続されている、遅延ユニットと、
    該レベル検出器からの出力に応答して、第１の状態の該遅延ユニットを回避し、第２の状態の該遅延ユニットを受け入れるように動作可能であるバイパス回路と
    を備える、パルス幅変調増幅システム。
14. 前記第１のパルス幅変調器と前記第２のパルス幅変調器とが、それぞれの三角変調波形によって駆動される、請求項１３に記載のパルス幅変調増幅システム。
15. 前記第１の切替モード電力段と前記第２の切替モード電力段とが、全ブリッジインターリーブ電力変換器の２つの半ブリッジを含む、請求項１３に記載のパルス幅変調増幅システム。
16. 前記第１の切替モード電力段と前記第２の切替モード電力段とが、対向電流変換器の半分の正および負の電流を含む、請求項１３に記載のパルス幅変調増幅システム。
17. 前記遅延ユニットがパルス遅延ユニットである、請求項１３に記載のパルス幅変調増幅システム。
18. 前記遅延ユニットが、前記第１のパルス幅変調器によって使用される三角変調波形の位相に対して、前記第２のパルス幅変調器によって使用される三角変調波形を位相シフトすることによって、前記第１のパルス幅変調された信号に対して、前記第２のパルス幅変調された信号を時間オフセットするように動作可能である、請求項１３に記載のパルス幅変調増幅システム。
19. 前記バイパス回路が、スイッチのオンオフによって、前記第１の状態と前記第２の状態との間を移動可能である、請求項１３に記載のパルス幅変調増幅システム。
20. 第２の遅延ユニットであって、前記第１のパルス幅変調器に接続されており、前記第１のパルス幅変調された信号への一期間の遅延の導入によって、該第１のパルス幅変調された信号に対する前記第２のパルス幅変調された信号の時間オフセットを低減するように動作可能である、第２の遅延ユニットをさらに備える、請求項１３に記載のパルス幅変調増幅システム。
21. 前記レベル検出器と前記バイパス回路とに接続されたタイマーをさらに備える、請求項１３に記載のパルス幅変調増幅システム。
22. 前記タイマーが、前記遅延ユニットによって生成された前記時間オフセットの量を調節するように動作可能である、請求項２１に記載のパルス幅変調増幅システム。
23. 前記タイマーが、遅延に対する時限を設定するように前記遅延ユニットに指示するように動作可能である、請求項２１に記載のパルス幅変調増幅システム。
24. 前記レベル検出器が、所望の時間オフセットを提供するように前記遅延ユニットに指示するように動作可能である、請求項１３に記載のパルス幅変調増幅システム。
25. 前記第１のパルス幅変調器と、前記第２のパルス幅変調器とが、集積回路上に含まれている、請求項１３に記載のパルス幅変調増幅システム。
26. 前記レベル検出器がラッチを含み、該ラッチは、前記第１のパルス幅変調器と前記遅延ユニットとに接続されている、請求項１３に記載のパルス幅変調増幅システム。
27. パルス幅変調増幅器における時間遅延を制御するための方法であって、
    第１の切替モード電力段に接続された第１のパルス幅変調器を用いて、第１のパルス幅変調された信号を生成することと、
    第２の切替モード電力段に接続された第２のパルス幅変調器を用いて、第２のパルス幅変調された信号を生成することと、
    入力信号のレベルを分析することと、
    該入力信号のレベルを閾値と比較することと、
    該比較に基づいて、該第２のパルス幅変調された信号と該第１のパルス幅変調された信号との間の時間オフセットを選択的に調節することと
    を包含する、方法。
28. 前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値より上である場合において該時間オフセットを低減することを包含する、請求項２７に記載の方法。
29. 前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値以上である場合において該時間オフセットを低減することを包含する、請求項２７に記載の方法。
30. 前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値より下である場合において該時間オフセットを増加させることを包含する、請求項２７に記載の方法。
31. 前記時間オフセットを選択的に調節する動作が、前記入力信号のレベルが前記閾値以下である場合において該時間オフセットを増加させることを包含する、請求項２７に記載の方法。
32. 前記比較することが、一期間において前記入力信号のレベルが閾値よりも上であったか下であったかを決定する動作をさらに包含する、請求項２７に記載の方法。
33. パルス幅変調増幅器における時間遅延を制御するための方法であって、
    第１の切替モード電力段に接続された第１のパルス幅変調器を提供することと、
    第２の切替モード電力段に接続された第２のパルス幅変調器を提供することと、
    該第１のパルス幅変調器を用いて生成された第１のパルス幅変調された信号に対して、該第２のパルス幅変調器を用いて生成された第２のパルス幅変調された信号を時間オフセットすることと、
    入力信号のレベルを分析することと、
    一期間において該入力信号のレベルが閾値よりも上であったかを決定することと、
    該時間オフセットを調節することと
    を包含する、方法。
34. 前記時間オフセットを調節する動作が該時間オフセットを減少させることを包含する、請求項３３に記載の方法。
35. 前記時間オフセットを調節する動作が該時間オフセットを実質的に取り除くことを包含する、請求項３３に記載の方法。
36. パルス幅変調増幅器における時間遅延を制御するためにプロセッサによって実行可能な命令を表すデータを格納しているコンピュータ可読記憶媒体であって、
    入力信号を受信する命令と、
    該入力信号に基づいて第１のパルス幅変調された信号を生成する命令と、
    該入力信号に基づいて第２のパルス幅変調された信号を生成する命令であって、該第２のパルス幅変調された信号は、該第１のパルス幅変調された信号に対して時間オフセットを有する、命令と、
    該入力信号のレベルを分析する命令と、
    該レベルに基づいて該時間オフセットを選択的に調節する命令と
    を含む、コンピュータ可読記憶媒体。
37. 前記時間オフセットを選択的に調節する動作が該時間オフセットを減少させることを包含する、請求項３６に記載のコンピュータ可読記憶媒体。
38. 前記時間オフセットを選択的に調節する動作が該時間オフセットを実質的に取り除くことを包含する、請求項３６に記載のコンピュータ可読記憶媒体。
39. 前記時間オフセットを選択的に調節する動作が該時間オフセットを増加させることを包含する、請求項３６に記載のコンピュータ可読記憶媒体。
40. 前記入力信号のレベルを分析することが、一期間において該入力信号が閾値の上であったかを決定することを包含する、請求項３６に記載のコンピュータ可読記憶媒体。

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