JP2007123669A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】ポリメタル構造のゲート電極の形成に際して、バーズピーク酸化層を適度な膜厚に形成しつつ、バーズピーク酸化層の端部の尖りを抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１１の表面にゲート絶縁膜１５ａを形成する工程と、ゲート絶縁膜上に、ポリシリコン層１６及びタングステン層１７を順次に堆積する工程と、ポリシリコン層１６及びタングステン層１７をパターニングする工程と、水及び水素を含む酸化性雰囲気中でポリシリコン層１６を酸化する熱酸化工程とをこの順に有する。熱酸化工程は、基板表面温度を８５０℃以上とし、水分濃度が７％以上で２０％以下の雰囲気下で行う。
【選択図】図３

Description

本発明は、半導体装置の製造方法に関し、更に詳細には、ポリメタル構造のゲート電極表面の熱酸化を行う技術に関する。
ポリシリコン層上にタングステン等の高融点金属層を積層したポリメタル構造のゲート電極は、低抵抗な高融点金属層によって、信号伝達の高速化や高密度化を実現できるので、DRAM等の半導体装置に広く用いられている。
図１〜４に、ポリメタル構造のゲート電極を備える半導体装置の製造工程の一例を示す。製造される半導体装置は、CMOSとして構成されるもので、PMOSのゲートシリコンがｐ型に、NMOSのゲートシリコンがｎ型にドープされたデュアル・ポリメタル構造のゲート電極を備える。先ず、シリコン基板１１の表面の一部に酸化シリコンから成る素子分離領域１２を形成し、PMOS領域１０Ａ及びNMOS領域１０Ｂを区画する。次に、PMOS領域１０Ａ及びNMOS領域１０Ｂにそれぞれ選択的にリン及びホウ素を注入する。引き続き、熱処理を行い、注入したリン及びホウ素を拡散させると共に、これらのドーパントを活性化させることによって、PMOS領域１０Ａ及びNMOS領域１０Ｂにｎ型ウェル領域１３及びｐ型ウェル領域１４をそれぞれ形成する。更に、素子分離領域１２を覆ってシリコン基板１１上に、薄い酸化シリコン膜１５ａを形成する。
次いで、CVD（Chemical Vapor Deposition）法によりアモルファスシリコン層を形成する。引き続き、アモルファスシリコン層のPMOS領域１０Ａ及びNMOS領域１０Ｂにそれぞれ選択的にホウ素及びリンを注入する。更に、熱処理を行い、注入したリン及びホウ素を拡散させると共に、これらのドーパントを活性化させる。熱処理によって、アモルファスシリコン層が多結晶化し、PMOS領域１０Ａにｐ型ポリシリコン層１６ａが、NMOS領域１０Ｂにｎ型ポリシリコン層１６ｂがそれぞれ形成される。引き続き、スパッタ法によりタングステン層１７を形成する。
次いで、CVD法により窒化シリコン層１８を形成した後、リソグラフィ及びエッチングにより窒化シリコン層１８をパターニングする（図１）。引き続き、ドライエッチングにより、パターニングされた窒化シリコン層１８をマスクとして、タングステン層１７及びポリシリコン層１６を更にパターニングする。これによって、PMOS領域１０Ａに、酸化シリコン膜１５ａ上に順次に積層されたｐ型ポリシリコン層１６ａ及びタングステン層１７から成るゲート電極１９が形成され、NMOS領域１０Ｂに、酸化シリコン膜１５ａ上に順次に積層されたｎ型ポリシリコン層１６ｂ及びタングステン層１７から成るゲート電極２０が形成される（図２）。
次いで、ドライエッチングによってダメージを受けた酸化シリコン膜１５ａの修復等を目的として、シリコン基板１１の表面及びポリシリコン層１６の側面の熱酸化を行う。ポリメタル構造のゲート電極の形成に際しては、水及び水素を含む酸化性雰囲気中で行うWH（Wet Hydrogen）酸化による熱酸化を行う。熱酸化をWH酸化で行うことによって、タングステン層１７の酸化を抑制しつつ、シリコンの選択的な酸化を行うことが出来る。ＷＨ酸化における水分濃度は、数％〜数１０％に設定される。
上記熱酸化によって、酸化シリコン膜１５ａの膜厚が回復すると共に、ポリシリコン層１６の側面が酸化されることによって側壁酸化膜２１が形成される。また、ゲート電極１９，２０の周囲から酸化シリコン膜１５ａに隣接するシリコンの酸化が進むことによって、ゲート電極１９，２０の端部に、ゲート電極１９，２０の中心に向かって尖った、バーズピーク酸化層２２が形成される（図３）。バーズピーク酸化層２２が適度な膜厚に形成されることによって、ゲート電極１９，２０の端部における酸化シリコン膜１５ａの絶縁耐圧を高めている。
WH酸化は、一般的に７５０℃程度の基板温度で行われる。このような比較的低い温度に設定することによって、酸化を少しずつ進行させて、バーズピーク酸化層２２を所望の膜厚に形成している。
次いで、PMOS領域１０Ａの窒化シリコン層１８をマスクとし、酸化シリコン膜１５ａを介して、PMOS領域１０Ａに選択的にホウ素を注入する。これによって、ゲート電極１９を挟んでｎ型ウェル領域１３の上部にｐ型低濃度ソース・ドレイン領域２３を形成する。引き続き、NMOS領域１０Ｂの窒化シリコン層１８をマスクとし、酸化シリコン膜１５ａを介して、NMOS領域１０Ｂに選択的にリンを注入する。これによって、ゲート電極２０を挟んでｐ型ウェル領域１４の上部にｎ型低濃度ソース・ドレイン領域２４を形成する。
次いで、CVD法により全面に窒化シリコン膜を成膜し、これをエッチバックすることにより、窒化シリコン層１８及びゲート電極１９，２０の側面に窒化シリコンから成るサイドウォール２５を形成する。更に、露出した酸化シリコン膜１５ａを除去することにより、ゲート絶縁膜１５を形成する。
引き続き、PMOS領域１０Ａの窒化シリコン層１８及びサイドウォール２５をマスクとし、PMOS領域１０Ａに選択的にホウ素を注入する。これによって、ｐ型低濃度ソース・ドレイン領域２３を囲むｎ型ウェル領域１３の上部にｐ型高濃度ソース・ドレイン領域２６を形成する。更に、NMOS領域１０Ｂの窒化シリコン層１８及びサイドウォール２５をマスクとし、NMOS領域１０Ｂに選択的にリンを注入する。これによって、ｎ型低濃度ソース・ドレイン領域２４を囲むｐ型ウェル領域１４の上部にｎ型高濃度ソース・ドレイン領域２７を形成する（図４）。その後、公知の方法を用いてコンタクトや配線などを形成することによって、半導体装置を完成することが出来る。
ポリメタル構造のゲート電極のWH酸化を行う従来の半導体装置の製造方法については、例えば特許文献１に記載されている。
特開２００４−０２２９５９号公報
本発明者らは、従来のWH酸化における問題として、バーズピーク酸化層の先端が過度に尖る問題があることを実験で確認した。これは、WH酸化では、水を含まないドライ酸化に比して、水が膜の内部に浸透し易いため、ゲート絶縁膜において、よりリニアに近いレートで酸化が生ずるものである。つまり、ゲート絶縁膜中にトランジスタのサブスレッショルド特性を低下させる、大きな膜厚を有する領域が増加することによって、ｓ係数がゲート長に依存し、トランジスタのモデル化精度が低下する。
本発明は、上記に鑑み、ポリメタル構造のゲート電極を形成する半導体装置の製造方法であって、バーズピーク酸化層を適度な膜厚に形成しつつ、バーズピーク酸化層の端部の尖りを抑制できる半導体装置の製造方法を提供し、これによってトランジスタのモデル化精度を向上させることを目的とする。
上記目的を達成するために、本発明に係る半導体装置の製造方法は、順次に形成されたポリシリコン層及びタングステン層を有するポリメタル構造のゲート電極を備える半導体装置の製造方法において、
半導体基板の表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、順次に配設されたポリシリコン層及びタングステン層を形成する工程と、
前記ポリシリコン層及びタングステン層をパターニングする工程と、
水及び水素を含む酸化性雰囲気中で前記ポリシリコン層を酸化する熱酸化工程と
をこの順に有し、
前記熱酸化工程は、基板表面温度を８５０℃以上とし、水分濃度が７％以上で２０％以下の雰囲気下で行うことを特徴とする。
本発明によれば、熱酸化工程を、基板表面温度を８５０℃以上とし、水分濃度が７％以上で２０％以下の雰囲気下で行うことによって、バーズピーク酸化層を適度な膜厚に形成しつつ、トランジスタのｓ係数のゲート長依存性が生じない程度にバーズピーク酸化層の尖りを抑制できる。これによって、トランジスタのモデル化精度を向上させることが出来る。
本発明によれば、また、基板表面温度を８５０℃以上とすることによって、ポリシリコン層の端部の尖り形状を抑制し、ゲート絶縁膜の絶縁耐性の低下を抑制することが出来る。雰囲気中の水分濃度を２０％以下とすることによって、タングステン層の酸化を十分に抑えることが出来る。
本発明で、前記パターニング工程に先立って、前記ポリシリコン層にホウ素をドープする工程を更に有する場合には、好ましくは、前記基板表面温度を１０５０℃以下とすることによって、ポリシリコン層にドープされたホウ素がゲート絶縁膜を突き抜けることを抑制できる。これによって、トランジスタのしきい値電圧Ｖtの変動を十分に抑制し、トランジスタの良好な特性を維持することが出来る。
本発明では、前記熱酸化工程が、基板表面温度を室温から所定の基板表面温度に昇温する昇温工程と、前記所定の基板表面温度を維持する維持工程と、前記所定の基板表面温度から室温に降温する降温工程とを含む場合には、前記昇温工程の温度変化率が、５０℃／秒以上であることが好ましい。この場合、昇温の際の酸化を少なくして、酸化の制御性を高めることが出来る。このような熱酸化工程は、例えば昇温工程で、ランプアニーラを用いて加熱することによって行うことが出来る。
本発明の好適な実施態様では、前記熱酸化工程では、前記基板表面温度を９５０℃以上とし、前記水分濃度を９％以上とする。この場合、バーズピーク酸化膜の膜厚を、ゲート電極の中央部におけるゲート絶縁膜の膜厚よりも大きく形成し、且つ、ポリシリコン層の端部の尖り形状を十分に抑制することが出来る。これによって、ゲート絶縁膜の絶縁耐圧を更に高めることが出来る。
本発明の別の好適な実施態様では、前記熱酸化工程では、前記基板表面温度を１０００℃以上とし、前記水分濃度を８％以上とする。上記実施態様に比して、ポリシリコン層の端部の尖りを更に抑制することが出来る。なお、本発明で使用する用語「基板表面温度」とは、半導体基板上に堆積された膜のうち、最上層の膜の表面温度をいう。
本発明者らは、本発明に先立って、ポリメタル構造のゲート電極におけるバーズピーク酸化層の端部の尖りを抑制するために、WH酸化の基板表面温度及び水分濃度を様々な値に設定した実験を行った。その結果、従来の７５０℃程度の低温で酸化を少しずつ進行させる条件とは異なり、８５０℃以上の高温で且つ短時間の条件で熱酸化を行うことによって、バーズピーク酸化層を適度な膜厚に形成しつつ、且つバーズピーク酸化層の端部の尖りを抑えられることを確認した。このような高温で且つ短時間の熱処理は、ランプアニーラを用いて行うことが好ましい。ランプアニーラを用いることによって、５０℃／秒以上の大きな温度変化率で昇温を行うことができ、昇温の際の酸化を少なくして、酸化の制御性を高めることが出来る。
本発明者らは、更に、従来の半導体装置の製造方法において、ランプアニーラを用いたWH酸化によって熱酸化を行う実験１〜５を行い、WH酸化の最適な基板表面温度及び水分濃度の範囲を求めた。
実験１では、WH酸化の基板表面温度及び水分濃度を様々な値に設定し、バーズピーク酸化層の尖りの程度、及びそれに伴うトランジスタのｓ係数のゲート長依存性について調べた。同実験によれば、基板表面温度及び水分濃度の上昇に伴ってバーズピーク酸化層の尖りが大きくなり、図５に示すグラフ（Ｉ）よりも高い基板表面温度及び水分濃度の範囲で、ｓ係数のゲート長依存性が生じることが確認できた。また、グラフ（Ｉ）よりも低い基板表面温度及び水分濃度の範囲では、ｓ係数のゲート長依存性が生じないことが確認された。
実験２では、バーズピーク酸化層の膜厚として、ゲート電極の端部におけるゲート絶縁膜の膜厚ｔeについて調べた。ゲート電極の端部における十分な絶縁耐圧を得るためには、ゲート電極の端部におけるゲート絶縁膜の膜厚ｔeが、ゲート電極の中央部におけるゲート絶縁膜の膜厚ｔc以上であることが望ましい。
図６（ａ）にWH酸化の水分濃度を２０％に設定し、基板表面温度を様々な値に設定した実験の結果を示す。同図中、ｔcはゲート電極の中央部におけるゲート絶縁膜の膜厚を示している。基板表面温度が９００℃でｔeがｔcに略等しくなり、基板表面温度の上昇に伴ってｔeが増大している。図６（ｂ）にWH酸化の基板表面温度を９５０℃に設定し、水分濃度を様々な値に設定した実験の結果を示す。水分濃度が１０％でｔeがｔcに略等しくなり、水分濃度の増大に伴ってｔeが増大している。更に、基板表面温度及び水分濃度を様々な値に設定した実験を行ったところ、ｔeがｔcに等しくなる基板表面温度及び水分濃度として図５のグラフ（II）が得られた。
実験３では、WH酸化の基板表面温度を様々な値に設定し、ポリシリコン層の端部の尖りについて調べた。同実験によれば、基板表面温度の上昇に伴ってポリシリコン層の端部の尖りが抑制され、図５のグラフ（III）に示す９５０℃以上の基板表面温度の範囲で、ゲート絶縁膜の絶縁耐圧を十分に維持できる程度に、ポリシリコン層の端部の尖りを抑制できることが確認できた。
実験４では、WH酸化の基板表面温度を様々な値に設定し、PMOSにおけるしきい値電圧Ｖtのばらつきについて調べた。ポリシリコン層にホウ素がドープされている場合には、WH酸化の基板表面温度が高くなると、ポリシリコン層にドープされたホウ素がゲート絶縁膜を突き抜けて、シリコン基板中に拡散する。この場合、しきい値電圧Ｖtに大きなばらつきが生じる。実験の結果を図７及び図５のグラフ（IV）に示す。同実験において水分濃度は２０％に設定した。図７に示したように、１０５０℃以下の基板表面温度では、しきい値電圧Ｖtのばらつきは安定しているが、基板表面温度が１０５０℃を超えるとしきい値電圧Ｖtのばらつきが急激に増大し、この基板表面温度の範囲でホウ素の突抜けが生じているものと考えられる。なお、同図中の点線は、製品規格における最大値を示している。
実験５では、WH酸化の水分濃度を様々な値に設定して、ウエハ表面におけるタングステンの汚染量について調べた。図８及び図５のグラフ（Ｖ）に結果を示す。同実験において基板表面温度は９５０℃に設定した。図８に示したように、汚染量は、水分濃度が２０％を超えるとかなり急激に増大し、半導体装置の信頼性に顕著な影響を及ぼすと考えられる1×1010atoms/cm2を上回った。
本発明者らは、上記実験１〜５の結果に基づき、WH酸化における基板表面温度を８５０℃以上とし、雰囲気中の水分濃度を７％以上で２０％以下とすることによって、金属汚染を抑制し、バーズピーク酸化層を適度な膜厚に形成しつつ、バーズピーク酸化層及びポリシリコン層の端部の尖りを抑えることとした。また、基板表面温度を１０５０℃以下とすることによって、ポリシリコン層にドープされたホウ素の突抜けを抑制することとした。
また、十分なゲート絶縁膜の絶縁耐圧が得られる、バーズピーク酸化層の膜厚及びポリシリコン層の端部の尖り形状を得るために、基板表面温度を９５０℃以上とし、水分濃度を９％以上とすることとした。基板表面温度を１０００℃以上とし、水分濃度を８％以上としても、同様の効果が得られ、この場合、ポリシリコン層の端部の尖りを更に抑制することが出来る。
以下に、図面を参照し、本発明に係る実施形態に基づいて本発明を更に詳細に説明する。本発明の一実施形態に係る半導体装置の製造方法は、CMOSとして構成され、且つデュアル・ポリメタル構造のゲート電極を備える半導体装置の製造に適用される。本実施形態の半導体装置の製造方法は、WH酸化による熱酸化の条件が異なることを除いては、図１〜４を参照して説明した、従来の半導体装置の製造方法と略同様である。
先ず、シリコン基板１１の表面の一部に酸化シリコンから成る素子分離領域１２を形成し、PMOS領域１０Ａ及びNMOS領域１０Ｂを区画する。次に、PMOS領域１０Ａ及びNMOS領域１０Ｂにそれぞれ選択的にリン及びホウ素を注入する。引き続き、熱処理を行い、注入したリン及びホウ素を拡散させると共に、これらのドーパントを活性化させることによって、PMOS領域１０Ａ及びNMOS領域１０Ｂにｎ型ウェル領域１３及びｐ型ウェル領域１４をそれぞれ形成する。更に、素子分離領域１２を覆ってシリコン基板１１上に、薄い酸化シリコン膜１５ａを形成する。
次いで、CVD法によりアモルファスシリコン層を形成する。引き続き、アモルファスシリコン層のPMOS領域１０Ａ及びNMOS領域１０Ｂにそれぞれ選択的にホウ素及びリンを注入する。更に、熱処理を行い、注入したリン及びホウ素を拡散させると共に、これらのドーパントを活性化させる。熱処理によって、アモルファスシリコン層が多結晶化し、PMOS領域１０Ａにｐ型ポリシリコン層１６ａが、NMOS領域１０Ｂにｎ型ポリシリコン層１６ｂがそれぞれ形成される。引き続き、スパッタ法によりタングステン層１７を形成する。
次いで、CVD法により窒化シリコン層１８を形成した後、リソグラフィ及びエッチングにより窒化シリコン層１８をパターニングする（図１）。引き続き、ドライエッチングにより、パターニングされた窒化シリコン層１８をマスクとして、タングステン層１７及びポリシリコン層１６を更にパターニングする。これによって、PMOS領域１０Ａに、酸化シリコン膜１５ａ上に順次に積層されたｐ型ポリシリコン層１６ａ及びタングステン層１７から成るゲート電極１９が形成され、また、NMOS領域１０Ｂに、酸化シリコン膜１５ａ上に順次に積層されたｎ型ポリシリコン層１６ｂ及びタングステン層１７から成るゲート電極２０が形成される（図２）。
次いで、シリコン基板１１の表面及びポリシリコン層１６の側面のWH酸化による熱酸化を行う。本実施形態では、WH酸化はランプアニーラを用いて行い、WH酸化の条件は、基板表面温度が１０００℃で、水分濃度が１５％とする。また、基板表面温度を１０００℃に維持する時間は１０秒間とする。熱酸化によって、酸化シリコン膜１５ａの膜厚が回復する。また、露出したポリシリコン層１６の表面が酸化され、ポリシリコン層１６の側面に厚さが３．０ｎｍの側壁酸化膜２１が形成されると共に、ポリシリコン層１６の端部にバーズピーク酸化層２２が形成される（図３）。
次いで、PMOS領域１０Ａの窒化シリコン層１８をマスクとし、酸化シリコン膜１５ａを介して、PMOS領域１０Ａに選択的にホウ素を注入する。これによって、ゲート電極１９を挟んでｎ型ウェル領域１３の上部にｐ型低濃度ソース・ドレイン領域２３を形成する。引き続き、NMOS領域１０Ｂの窒化シリコン層１８をマスクとし、酸化シリコン膜１５ａを介して、NMOS領域１０Ｂに選択的にリンを注入する。これによって、ゲート電極２０を挟んでｐ型ウェル領域１４の上部にｎ型低濃度ソース・ドレイン領域２４を形成する。
次いで、CVD法により全面に窒化シリコン膜を成膜し、これをエッチバックすることにより、窒化シリコン層１８及びゲート電極１９，２０の側面に窒化シリコンから成るサイドウォール２５を形成する。更に、露出した酸化シリコン膜１５ａを除去することにより、ゲート絶縁膜１５を形成する。
引き続き、PMOS領域１０Ａの窒化シリコン層１８及びサイドウォール２５をマスクとし、PMOS領域１０Ａに選択的にホウ素を注入する。これによって、ｐ型低濃度ソース・ドレイン領域２３を囲むｎ型ウェル領域１３の上部にｐ型高濃度ソース・ドレイン領域２６を形成する。更に、NMOS領域１０Ｂの窒化シリコン層１８及びサイドウォール２５をマスクとし、NMOS領域１０Ｂに選択的にリンを注入する。これによって、ｎ型低濃度ソース・ドレイン領域２４を囲むｐ型ウェル領域１４の上部にｎ型高濃度ソース・ドレイン領域２７を形成する（図４）。その後、公知の方法を用いてコンタクトや配線などを形成することによって、半導体装置を完成することが出来る。
本実施形態によれば、WH酸化の基板表面温度及び水分濃度を、図５のグラフ（Ｉ）よりも低い側にそれぞれ設定することによって、トランジスタのｓ係数のゲート長依存性が生じない程度にバーズピーク酸化層２２の尖りを抑制できる。これによって、トランジスタのモデル化精度を向上させることが出来る。また、図５のグラフ（II）よりも高い側にそれぞれ設定することによって、バーズピーク酸化層２２の膜厚ｔeを、ゲート電極１９，２０の中央部における酸化シリコン膜１５ａの膜厚ｔcよりも大きく形成でき、ゲート絶縁膜１５の十分な絶縁耐性を得ることが出来る。
本実施形態によれば、WH酸化における基板表面温度を９５０℃以上とすることによって、ゲート絶縁膜１５の絶縁耐圧を十分に維持できる程度に、ポリシリコン層１６ａ，１６ｂの端部の尖りを抑制できる。
本実施形態によれば、WH酸化における基板表面温度を１０５０℃以下とすることによって、ｐ型ポリシリコン層１６ａにドープされたホウ素の突抜けを抑制できる。これによって、PMOSのしきい値電圧Ｖtの変動を十分に抑制し、PMOSの良好な特性を維持することが出来る。また、WH酸化の雰囲気中の水分濃度を２０％以下とすることによって、タングステン層１７の酸化を十分に抑えることが出来る。これによって、半導体装置の金属汚染やゲート電極１９，２０における電気抵抗の増大を十分に抑えることが出来る。
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
実施形態に係る半導体装置の製造方法について、一製造段階を示す断面図である。 実施形態に係る半導体装置の製造方法について、図１に後続する製造段階を示す断面図である。 実施形態に係る半導体装置の製造方法について、図２に後続する製造段階を示す断面図である。 実施形態に係る半導体装置の製造方法について、図３に後続する製造段階を示す断面図である。 実験１〜５の結果を示すグラフである。 図６（ａ）は、膜厚ｔeとWH酸化の基板表面温度との関係を示すグラフであり、図６（ｂ）は、膜厚ｔeとWH酸化の水分濃度との関係を示すグラフである。 PMOSのしきい値電圧ＶtのばらつきとWH酸化の基板表面温度との関係を示すグラフである。 ウエハ表面におけるタングステンの汚染量とWH酸化の水分濃度との関係を示すグラフである。
符号の説明
１０Ａ：PMOS領域
１０Ｂ：NMOS領域
１１：シリコン基板
１２：素子分離領域
１３：ｎ型ウェル領域
１４：ｐ型ウェル領域
１５：ゲート絶縁膜
１５ａ：酸化シリコン膜
１６：ポリシリコン層
１６ａ：ｐ型ポリシリコン層
１６ｂ：ｎ型ポリシリコン層
１７：タングステン層
１８：窒化シリコン層
１９：（PMOSの）ゲート電極
２０：（NMOSの）ゲート電極
２１：側壁酸化膜
２２：バーズピーク酸化層
２３：ｐ型低濃度ソース・ドレイン領域
２４：ｎ型低濃度ソース・ドレイン領域
２５：サイドウォール
２６：ｐ型高濃度ソース・ドレイン領域
２７：ｎ型高濃度ソース・ドレイン領域

Claims (6)

  1. 順次に形成されたポリシリコン層及びタングステン層を有するポリメタル構造のゲート電極を備える半導体装置の製造方法において、
    半導体基板の表面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に、順次に配設されたポリシリコン層及びタングステン層を形成する工程と、
    前記ポリシリコン層及びタングステン層をパターニングする工程と、
    水及び水素を含む酸化性雰囲気中で前記ポリシリコン層を酸化する熱酸化工程と
    をこの順に有し、
    前記熱酸化工程は、基板表面温度を８５０℃以上とし、水分濃度が７％以上で２０％以下の雰囲気下で行うことを特徴とする半導体装置の製造方法。
  2. 前記パターニング工程に先立って、前記ポリシリコン層にホウ素をドープする工程を更に有し、
    前記基板表面温度を１０５０℃以下とする、請求項１に記載の半導体装置の製造方法。
  3. 前記熱酸化工程は、基板表面温度を室温から所定の基板表面温度に昇温する昇温工程と、前記所定の基板表面温度を維持する維持工程と、前記所定の基板表面温度から室温に降温する降温工程とを含み、
    前記昇温工程の温度変化率が、５０℃／秒以上である、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記昇温工程では、ランプアニーラを用いて加熱する、請求項３に記載の半導体装置の製造方法。
  5. 前記熱酸化工程では、前記基板表面温度を９５０℃以上とし、前記水分濃度を９％以上とする、請求項１〜４の何れか一に記載の半導体装置の製造方法。
  6. 前記熱酸化工程では、前記基板表面温度を１０００℃以上とし、前記水分濃度を８％以上とする、請求項１〜４の何れか一に記載の半導体装置の製造方法。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003532290A (ja) * 2000-04-27 2003-10-28 アプライド マテリアルズ インコーポレイテッド シリコン／金属複合膜堆積物を選択的に酸化するための方法及び装置
JP2004526327A (ja) * 2001-04-26 2004-08-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト タングステン−シリコンゲートの選択的側壁酸化中における酸化タングステンの蒸着を最小化するための方法
JP2005229130A (ja) * 2001-03-12 2005-08-25 Renesas Technology Corp 半導体集積回路装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6291868B1 (en) * 1998-02-26 2001-09-18 Micron Technology, Inc. Forming a conductive structure in a semiconductor device
US7235497B2 (en) * 2003-10-17 2007-06-26 Micron Technology, Inc. Selective oxidation methods and transistor fabrication methods

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003532290A (ja) * 2000-04-27 2003-10-28 アプライド マテリアルズ インコーポレイテッド シリコン／金属複合膜堆積物を選択的に酸化するための方法及び装置
JP2005229130A (ja) * 2001-03-12 2005-08-25 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2004526327A (ja) * 2001-04-26 2004-08-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト タングステン−シリコンゲートの選択的側壁酸化中における酸化タングステンの蒸着を最小化するための方法

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