JP2004526327A - タングステン−シリコンゲートの選択的側壁酸化中における酸化タングステンの蒸着を最小化するための方法 - Google Patents

タングステン−シリコンゲートの選択的側壁酸化中における酸化タングステンの蒸着を最小化するための方法 Download PDF

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Abstract

多結晶シリコン層およびタングステン層を含んだ、公知のゲート構造を選択的に酸化する際、タングステンが、特別なプロセス制御によって酸化蒸着しないか、または、少なくとも著しく低減する。そのために、水素と水との混合物を用いた処理工程の前、および、場合によっては後に、ゲート構造を、水素を含んだ非水溶性の不活性ガスにさらす。

Description

【0001】
本発明は、全般的に、金属被覆構造、特に、多結晶シリコンを含んだ少なくとも1つの層および少なくとも1つのタングステン層を含んだゲート構造の、製造分野に関するものである。特に、本発明は、特許請求項1の前提構成に従った、このような金属被覆構造の選択的酸化方法に関するものである。
【0002】
MOSトランジスタの縮小化が進むと、ゲート構造体の構成部分として、タングステンを使用する場合が多くなる。タングステンは、同様に従来広範に用いられてきたケイ化タングステンと比べて、ゲート物質としてはるかに有効である。タングステンは、ケイ化タングステンよりも比抵抗が低いので、ゲートの抵抗を低下でき、これによって、トランジスタの電気特性を改善できる。また、比抵抗が低いので、層状のゲート構造体の高さも著しく低くできる。こうすることによって、アスペクト比(隣り合うゲート間の距離に対する高さの比)が下がるので、様々な充填工程およびエッチング工程がはるかに単純化される。
【0003】
多層のゲート構造体を製造する際、初めに、通常、ゲート酸化層、多結晶シリコン層、窒化タングステン層、タングステン層、および、窒化シリコン層を、シリコン基板に形成する。そして、フォトリソグラフィーおよび垂直なエッチングによって、個々のゲート領域を規定する。これらのゲート領域は、後に、MOSトランジスタのチャネルの上方にそれぞれ配置されるものである。さらに、ゲート構造体(「堆積(stacks)」)のエッチングされた側壁を電気的に絶縁し、エッチングによる損傷を元どおりにする(auszuheilen)ために、この側壁に、適切な絶縁層を形成する必要がある。多結晶シリコン層に最も適しているのは、熱酸化によって形成されるSiO2層である。しかし同時に、タングステン層の酸化を防止する必要がある。なぜなら、本発明に従って、酸化が、表面だけでなくタングステン層の中で横方向に進み、このことによって、抵抗の高い酸化タングステンが発生して、ゲートの電気的機能性を妨害してしまうからである。
【0004】
タングステン層を含んだゲート電極の側壁形成方法が、種々知られている。
【0005】
US−A−6,165,883には、ゲート構造体の選択的酸化方法が開示されている。以下に、この方法について、図面1A〜1Cに基づいて詳述する。
【0006】
シリコン基板10に、熱酸化によって、ゲート酸化層1を形成し、続いて、その上に、多結晶シリコン層2、窒化タングステンまたは窒化チタンを含んだ遮断層3、タングステン層4、および、窒化シリコン層5を蒸着する。続いて、ゲート領域を規定するために、窒化シリコン層5をパターン化する。この結果、ゲート領域用に、図1Aの構造を実現できる。次に、この窒化シリコン層のメサ型にエッチングされた構造5を、エッチングマスクとして使用する。そして、垂直のエッチング工程によって、ゲート構造間の領域の層1〜4を除去する。こうすることによって、層構造体のゲート領域のみが個々に規定されて残る。続いて、水と水素とを含んだ800℃の雰囲気中で、シリコン基板10の上、および、多結晶シリコン層2の側壁にのみ酸化シリコン層6を形成する選択的酸化を行う。これに対して、タングステン層4は酸化しない。こうして形成された構造を、図1Bに示す。次に、もう1つの窒化シリコン層7を、窒化シリコン層5、タングステン層4、窒化タングステン層3、および、酸化シリコン層6の側壁に、絶縁層として形成する。したがって、ゲート構造は、全ての側面で、電気的に絶縁された側壁によって取り囲まれている。これに続く、上記明細書に詳述されているプロセス工程については、簡単なので、ここではこれ以上考察しない。
【0007】
選択的酸化を行うために、反応室において、水素と水との混合物を、規定された混合比に設定することが重要である。図2のグラフに、プロセス温度に対する、反応室の流量調整器(Durchflussreglern)において調整された圧縮力比H2O/H2(つまり、反応室で調整される濃度比(Konzentrationsverhaeltnis))を示す。この図は、規定の酸化反応が、対応する還元反応と平衡状態にある、反応平衡曲線(Raktionsgleichgewichtskurven)を示している。上の平衡曲線は、タングステンの酸化または還元の基準とし、他方、下の平衡曲線は、シリコンの酸化または還元の特徴を示している。どちらの場合でも、それぞれの平衡曲線に基づいて、水蒸気成分の増加および/またはプロセス温度の低減によって、対応する酸化反応に有利なように不平衡が生じる。図2のグラフにおいて、動作点が上記平衡曲線の間の中間領域に位置するように、プロセス条件のウェハー温度および混合比を調整することが、重要である。
【0008】
しかし、図1Bに従って、水素を多く含んだ雰囲気下でのウェット酸化によって酸化シリコン層6の形成用に行われる、選択的酸化の際に、これまでは、ゲート領域を取り囲む雰囲気下において、酸化タングステンがなおも非常に多く形成されてきた。
【0009】
この酸化タングステンは、プロセス温度で蒸発し、プロセス室で水素によって金属のタングステンに還元され、プロセス室の壁に堆積する。したがって、これらのタングステンの堆積物は、好ましくは選択的酸化に用いられる、ランプを用いて加熱するRTP(急速熱処理)装置を用いて、ランプとウェハーとの間の石英部分(Quarzteilen)に位置しており、堆積物の光学特性のゆえにランプの放射線を部分的に吸収する。それゆえ、これらの堆積物は、ウェハーの温度均質性に多大な影響を与え、この均質性を極度に(drastisch)悪化させる。さらに、タングステン堆積物を、高温計の前の石英部分に形成してもよい。つまり、ウェハー温度の光学測定がマイナスの影響を与える可能性もある。製造条件下で処理している間、つまり、多くの製造ウェハー(Produktionsscheiben)上で同じプロセスを繰り返し処理している間、タングステン堆積物が増加することによって、ウェハー上の、および、ウェハーからウェハーへの層厚均質性が、製造アプリケーション(produktive Anwendungen)用にプロセスの安定性が現時点で不十分である程に、急速に低下する。
【0010】
さらに、酸化タングステンの蒸着に起因するタングステンの損失によって、相互接続の電気的機能が損傷してしまう。その上、タングステンの減少に続いて、酸化タングステンの再蒸着によって、不要な導電接続(leitenden Verbindungen)が形成される。つまり、ウェハーの構成素子が短絡してしまう。これらの問題は、ランプを用いて加熱するRTP装置に関するだけでなく、選択的酸化に使用できる全ての熱処理装置(Temperanlage)(例えば従来の炉)が有している問題である。なお、後者に関しては、室壁に酸化タングステンを蒸着した後のタングステンの減少は、それほど重大な問題ではない。
【0011】
従って、本発明の目的は、金属被覆構造、特に、少なくとも1つの酸化されるシリコン層、および、少なくとも1つの酸化されないタングステン層を含んだゲート構造の選択的酸化方法を提示することにある。この方法では、金属被覆構造を取り囲む雰囲気からの酸化タングステンの蒸着は、まったく発生しないか、あるいは、ほんの少しだけ発生する。
【0012】
この目的を、特許請求項1に示した特徴によって達成する。また、有効な実施形態および本発明の方法の一形態を、従属請求項に提示する。
【0013】
また、本発明は、少なくとも1つの多結晶シリコン層および少なくとも1つのタングステン層を含んだ金属被覆構造の選択的酸化に関する、改善されたプロセスについて記載する。熱処理工程(Behandlungsschritt unter Warmezufuhr)では、この金属被覆構造に水素と水との混合物を供給し、この工程の間に選択的に酸化することが知られている。本発明のプロセスの基本的観点は、処理工程の前、および、場合によっては後に、金属被覆構造に、水素を含んだ非水溶性物質、特に純粋な水素または水素と不活性ガスとの混合物を供給する点にある。こうすることによって、実験結果から、酸化タングステン蒸着を著しく低減でき、場合によっては全く蒸着しないようにできる。処理工程後も水素、または、水素と不活性ガスとの混合物を供給することが必ず必要なわけではないが、そうすることは有効である。水素と不活性ガスとの混合物は、例えば、水素と窒素との混合物であってもよい。
【0014】
処理される金属被膜構造において、または、その近くにおいて支配的な温度を、以下ではウェハー温度と呼ぶ。また、水素と水との混合物による処理工程の間に、熱供給することによって調整されるウェハー温度を、以下では、プロセス温度と呼ぶ。
【0015】
酸化タングステン蒸着の低減量は、規定のウェハー温度、ウェハー温度の上昇時間および下降時間(ランプ時間:Rampzeiten)、および、水素と水との濃度比の調整といった、さらなる措置の実施に応じて変化する。
【0016】
例えば、水素と水との混合物による処理工程の前の、水素を含んだ物質による処理の第1工程(ersten Abschnitts)において、ウェハー温度が第1温度T1から第2温度T2に上昇するように熱供給を調整すると好適である。また、第1温度は、室温〜200℃であることが好ましく、さらに、第2温度は700℃〜900℃であることが好ましい。この場合、ウェハー温度を、初めは第1温度に保ち、続いて、継続的にまたは徐々に、第2温度に上昇することができる。
【0017】
他の有効な方法(verfahrensmassnahme)では、水素と水との混合物による処理工程の1工程中に、ウェハー温度が規定温度からプロセス温度に上昇するように、熱供給を調整する。ウェハー温度を初めは規定温度に保ち、続いて、継続的にまたは徐々に、プロセス温度に上昇できる。規定温度は上述の第2温度(700℃〜900℃)であってもよいし、プロセス温度は第3温度T3(900℃〜1100℃)であってもよい。
【0018】
上述の工程に記載された方法に応じて、水素と水との混合物による処理工程の間のウェハー温度を、900℃〜1100℃のプロセス温度に調整することが有効であるのは証明済みである。
【0019】
さらに、水素と水との混合物による処理工程の後の、水素を含んだ物質による処理の第2工程中に、ウェハー温度をプロセス温度からより低い温度に継続的にまたは徐々に低減するように、熱供給を調整できる。このプロセス温度は上述の第3温度T3(900℃〜1100℃)であってもよいし、上述の第2温度T2未満(300℃〜600℃)であってもよい。
【0020】
水素を含んだ物質の供給前、および、場合によっては後に、不活性ガス(特に純粋な窒素)による処理を、もう1度実施してもよい。
【0021】
また、水素と水との混合物による処理工程中に、酸化反応と還元反応との間の反応平衡に近い、少なくとも1つの状態を、確実に獲得できる。しかし、1対の反応方程式
【0022】
【化1】
Figure 2004526327
【0023】
では、
反応方程式
【0024】
【化2】
Figure 2004526327
【0025】
の反応速度が、より速いように、特に著しく速いように、供給された水素と水との混合物中の水の割合、および、プロセス温度を選択することが好ましい。
【0026】
さらに、処理工程を継続するために、水素と水との混合物中の水の割合が20%未満であり、同時に、化学反応に関する上述の条件が維持されるように、プロセス温度を選択することが、有効である。
【0027】
本発明の方法を、原理的には、入口開口部および出口開口部を有する反応室を備えた各熱処理装置において実施してもよい。なお、反応室には、プロセスガスが入口開口部から出口開口部に流れうるように、金属被覆構造を含んだ基板を配置できる。
【0028】
この方法を、例えば、ランプによって加熱するRTP(急速熱処理)装置を用いて実施してもよい。この装置には、反応室を制御するように例えば大量流量調整器(Massenflussregler)によってプロセスガスを供給できる、入口開口部を有する反応室が備えられている。このプロセスガスは、シリコンウェハを通過して、減圧(Unterdruck)によって、または、ポンプを用いて反応室から再び吸引できる、出口開口部に流れる。また、ウェハーを、高性能ランプを用いて照射することによって加熱する。
【0029】
しかし、この方法を、例えば垂直炉または水平管炉(Horizontalrohrofen)のような従来の炉装置において使用してもよい。
【0030】
ウェハー温度および温度ランプ(Temperatur-Rampings)に関する上記の全ての付加的な措置を実施すると、特によい結果が得られる。しかし、それらの措置がもたらしうる改良が、これらの措置を実施するコスト内におさまらない場合、これらいくつかの措置を省くこともできる。
【0031】
新たに発展したプロセスによって、酸化タングステンの蒸着を著しく低減する。つまり、特にランプを用いて加熱するRTP装置にこの装置の駆動状態を妨げる蒸着を発生させないことによって、プロセスの安定度をほぼ高めることができる。従来の炉装置を用いて選択的酸化を行う際、本発明の方法によって、有害な酸化タングステンの蒸着は、半導体ウェハー上で、および、その上に形成された構造の上で回避される。
【0032】
次に、本発明の方法および有効な実施形態を、図面に基づいて詳述する。図1A〜Cは、従来技術に従った、タングステン層を含んだゲート構造の各方法工程を示す図である。図2は、反応メカニズムおよび反応方程式を示すグラフである。図3は、本発明の方法の有効なプロセスを示す図である。
【0033】
図3に、水と水素との混合ガス(Gasgemischs)の供給前後すぐに、純粋な水素ガス(H2)による処理を実施する、例示的なプロセスを示す。
【0034】
また、縦軸上にプロットされたウェハー温度のグラフは、直線ではない。
【0035】
初めに、非常に低い第1温度T1、例えば50℃(実際の温度は、従来の高温計測定法によっては検出できない)の場合、窒素が反応室を介して流れることによって、酸素を反応室から取り除く。なお、第1温度T1は、室温〜200℃である。
【0036】
続いて、純粋な水素ガスによる処理が行われる。つまり、反応室の入口開口部を介して、初めに一定の第1温度T1で水素ガスを供給し、水素処理が進むと、この温度は、ランプ(Rampe)を介して、継続的に、例えば800℃の第2温度T2に上昇する。
【0037】
そして、水素と水との混合物を反応室に供給する。反応室では、体積比で14%の水が雰囲気内に含まれるように、流量調整器を設定できる。プロセス温度は、初めに、第2温度T2を常に800℃に保っているが、第2温度ランプ(zweiten Temperaturrampe)内で、継続的に、第3温度T3を例えば1050℃に上昇する。この第3温度T3(プロセス温度)のときに、上述したように、水素と水との混合物による処理を実施する。この処理を行う際に、多結晶シリコン層2の側壁、および、場合によってはシリコン基板10(参照:図1B)に、SiO3層を形成する。
【0038】
続いて、純粋な水素ガスによる新たな処理を行う。その間、ウェハー温度を、継続的に、第3温度T3から第2温度T2未満の温度に再び低減する。この処理の後、新たに、反応室内に窒素を通過させ、その間に、ウェハー温度を出力温度に下げる。また、窒素の代わりに、他の不活性ガスを使用してもよい。
【0039】
水素と水との混合物による処理の前後すぐの、純粋な水素ガスによる処理の代わりに、水素と窒素との混合物を使用してもよい。また、水素を含んださらに他の不活性ガス混合物を使用してもよい。
【0040】
上述の連続的な温度ランプ(Temperaturrampen)の代わりに、温度を、断続的に、徐々に、変えてもよい。
【0041】
水素と水との混合物による処理のプロセス時間は、通常30〜60秒であり、他方、温度ランプ時間(Temperaturrampzeiten)は、例えば10〜50℃/sである。他のプロセスパラメーター(特に温度、および、水の割合)の選択に応じて、他の時間を使用してもよい。
【図面の簡単な説明】
【0042】
【図1A】従来技術に従った、タングステン層を含んだゲート構造の各方法工程を示す図である。
【図1B】従来技術に従った、タングステン層を含んだゲート構造の各方法工程を示す図である。
【図1C】従来技術に従った、タングステン層を含んだゲート構造の各方法工程を示す図である。
【図2】反応メカニズムおよび反応方程式を示すグラフである。
【図3】本発明の方法の有効なプロセスを示す図である。

Claims (13)

  1. 金属被覆構造、特に、酸化されるとともに特に多結晶の形状をした少なくとも1つのシリコン層と、少なくとも1つの酸化されないタングステン層とを含んだゲート構造の選択的酸化方法であって、
    熱処理工程にて、上記金属被覆構造に水素と水との混合物を反応させ、
    上記処理工程の前、および、場合によっては後で、上記金属被覆構造に、非水溶性の水素を含んだ物質、特に純粋な水素または水素と不活性ガスとの混合物を反応させることを特徴とする方法。
  2. 上記処理工程の前の、水素を含んだ物質による処理の第1工程中に、上記金属被覆構造の温度(ウェハー温度)が第1温度(T1)から第2温度(T2)に上昇するように、熱供給を調整することを特徴とする、請求項1に記載の方法。
  3. 上記処理工程のうちの1工程中に、上記金属被覆構造の温度(ウェハー温度)が、特に第2温度(T2)である所定の温度から、特に第3温度(T3)であるプロセス温度に上昇するように、熱供給を調整することを特徴とする、請求項1または2に記載の方法。
  4. 上記処理工程の後の、水素を含んだ物質による処理の第2工程中に、上記金属被覆構造の温度が、継続的に、特に第3温度(T3)であるプロセス温度から、特に第1温度(T1)であるより低い温度まで低減するように、熱供給を調整することを特徴とする、請求項1〜3のいずれか1項に記載の方法。
  5. 上記処理工程における混合物中の水の割合が、20%未満であることを特徴とする、請求項1〜4のいずれか1項に記載の方法。
  6. 上記第1温度(T1)が室温よりも高く、200℃よりも低いことを特徴とする、請求項2〜5のいずれか1項に記載の方法。
  7. 上記第2温度(T2)が700℃〜900℃であることを特徴とする、請求項2〜6のいずれか1項に記載の方法。
  8. 上記処理工程の少なくとも1工程中に、特に第3温度(T3)である上記金属被覆構造またはそのすぐ近くの温度が、900℃〜1100℃となるように、熱供給を調整することを特徴とする、請求項1〜7のいずれか1項に記載の方法。
  9. 上記金属被覆構造を、不活性ガスを有する水素を含んだ物質を供給する前、および、場合によっては後で処理することを特徴とする、請求項1〜8のいずれか1項に記載の方法。
  10. 上記処理工程の間、1対の反応方程式
    Figure 2004526327
    において、反応方程式
    Figure 2004526327
    の反応速度がより速いように、水の割合および温度を選択することを特徴とする、請求項1〜9のいずれか1項に記載の方法。
  11. 入口開口部および出口開口部を有する反応室で実施し、
    上記反応室において、プロセスガスが入口開口部から出口開口部まで通過できるように、上記金属被覆構造を備えた基板を配置することを特徴とする、請求項1〜10のいずれか1項に記載の方法。
  12. 上記方法を、熱処理装置、特にランプを用いて加熱する急速熱処理(RTPまたはRTA)装置において実施することを特徴とする、請求項1〜11のいずれか1項に記載の方法。
  13. 特に多結晶の形状をした少なくとも1つのシリコン層と、少なくとも1つのタングステン層とを有する金属被覆構造、特にMOS構成素子のゲート構造の製造方法であって、製造工程中に請求項1〜12のいずれか1つまたは複数に記載の選択的酸化方法を実施する製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335994A (ja) * 2002-11-08 2004-11-25 Cypress Semiconductor Corp 高融点金属側壁の代わりにシリコン側壁を酸化させてゲート導体の側壁表面を選択的に酸化する炉システムおよび方法
JP2007123669A (ja) * 2005-10-31 2007-05-17 Elpida Memory Inc 半導体装置の製造方法
JP2007173762A (ja) * 2005-12-23 2007-07-05 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
WO2010026624A1 (ja) * 2008-09-02 2010-03-11 株式会社 東芝 不揮発性半導体記憶装置の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7020729B2 (en) * 2002-05-16 2006-03-28 Intel Corporation Protocol independent data transmission interface
DE10236896B4 (de) * 2002-08-12 2010-08-12 Mattson Thermal Products Gmbh Vorrichtung und Verfahren zum thermischen Behandeln von Halbleiterwafern
US7235497B2 (en) * 2003-10-17 2007-06-26 Micron Technology, Inc. Selective oxidation methods and transistor fabrication methods
KR100580118B1 (ko) * 2005-03-09 2006-05-12 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 패턴 형성방법
US7951728B2 (en) * 2007-09-24 2011-05-31 Applied Materials, Inc. Method of improving oxide growth rate of selective oxidation processes
EP2285385A4 (en) * 2008-04-15 2013-01-16 Quark Pharmaceuticals Inc COMPOUNDS BASED ON RNSI TO INHIBIT NRF2
US8889565B2 (en) * 2009-02-13 2014-11-18 Asm International N.V. Selective removal of oxygen from metal-containing materials
US11456177B2 (en) 2020-09-22 2022-09-27 Nanya Technology Corporation Method of manufacturing semiconductor device

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59132136A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd 半導体装置の製造方法
JPH10223900A (ja) * 1996-12-03 1998-08-21 Toshiba Corp 半導体装置及び半導体装置の製造方法
US5796151A (en) 1996-12-19 1998-08-18 Texas Instruments Incorporated Semiconductor stack having a dielectric sidewall for prevention of oxidation of tungsten in tungsten capped poly-silicon gate electrodes
JP4283904B2 (ja) * 1997-07-11 2009-06-24 株式会社東芝 半導体装置の製造方法
JP2000156497A (ja) * 1998-11-20 2000-06-06 Toshiba Corp 半導体装置の製造方法
US6346467B1 (en) 1999-09-02 2002-02-12 Advanced Micro Devices, Inc. Method of making tungsten gate MOS transistor and memory cell by encapsulating

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004335994A (ja) * 2002-11-08 2004-11-25 Cypress Semiconductor Corp 高融点金属側壁の代わりにシリコン側壁を酸化させてゲート導体の側壁表面を選択的に酸化する炉システムおよび方法
JP2007123669A (ja) * 2005-10-31 2007-05-17 Elpida Memory Inc 半導体装置の製造方法
JP2007173762A (ja) * 2005-12-23 2007-07-05 Hynix Semiconductor Inc フラッシュメモリ素子の製造方法
WO2010026624A1 (ja) * 2008-09-02 2010-03-11 株式会社 東芝 不揮発性半導体記憶装置の製造方法

Also Published As

Publication number Publication date
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