KR100935380B1 - 반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법 - Google Patents

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Abstract

실리콘 웨이퍼(101) 상의 게이트 산화막(102) 상에, 폴리실리콘을 성막하고, 폴리실리콘 전극층(103)(제1 전극층)을 형성한다. 이 폴리실리콘 전극층(103) 상에 텅스텐층(105)(제2 전극층)을 형성한다. 또한, 텅스텐층(105)을 형성하기 전에, 미리 도전성의 배리어층(104)을 폴리실리콘 전극층(103)의 위에 형성해 둔다. 그 후, 질화실리콘층(106)을 에칭 마스크하고 에칭 처리를 한다. 그리고, 노출된 폴리실리콘층(103)의 노출면에, 산소 가스와 수소 가스를 함유하는 처리 가스를 이용하여 처리 온도를 300℃ 이상으로 한 플라즈마 산화 처리에 의해, 산화 절연막(107)을 형성한다. 이에 따라, 텅스텐층(105)을 산화시키지 않고서, 폴리실리콘 전극층(103)에 대해 선택적인 산화 처리를 행할 수 있다.

Description

반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND PLASMA OXIDATION METHOD}
본 발명은 플라즈마를 이용하여 반도체 기판을 처리하는 반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법에 관한 것이다.
최근, 트랜지스터의 고속화, 디바이스 스케일 다운 등을 위해, 게이트 산화막 등이 초박막화 되어가고 있다. 트랜지스터의 게이트는 일반적으로, 웰, 게이트 절연막, 게이트 전극의 순서로 형성된다. 게이트 전극 형성 후에는, 게이트 전극의 측면에 대하여 웨트 에칭 처리를 실시한다. 이에 따라, 게이트 전극이 노출되기 때문에, 게이트 전극에 전압을 인가하면, 이 누출된 부분에 전계 집중이 생겨, 누설 전류 증대 등의 불량이 된다. 이 때문에, 통상 게이트 전극의 노출 부분에 절연막이 형성된다.
게이트 전극으로서는 폴리실리콘이 통상 이용되고 있지만, 폴리실리콘의 시트 저항이 높기 때문에, 저항치가 낮은 금속이 적층된다. 적층된 금속은 실리콘 산화막이나 실리콘 자체와의 밀착성, 가공성을 고려하여 텅스텐 등의 고융점 금속 혹은, 그 실리사이드가 선택된다. 에칭에 의해 노출한 게이트 전극 측면에 절연막을 형성할 때에는, 800℃ 이상의 고온으로 열산화 처리하는 것이 일반적이다.
그러나, 텅스텐은 약 300℃에서 급속히 산화되기 때문에, 게이트 전극에 대하여 열산화 처리를 행하면, 텅스텐층의 저항치가 상승한다. 그 결과, 게이트 전극으로서의 저항치가 올라가 버린다. 또한, 텅스텐과 폴리실리콘이 반응하여, 확산 방지층의 질화 텅스텐(WN)을 확산하여 비저항이 상승해 버리는 일도 있다.
또한, 열산화 처리 자체는 비교적 긴 시간을 필요로 한다. 이 때문에, 작업 처리량을 늘려 생산성의 향상에 방해가 된다.
열산화 처리 이외의 산화막의 형성 방법으로는, 예컨대, 일본 특허 공개 평제11-293470호 공보에 기재된 바와 같이, 플라즈마를 이용하여 산화막을 형성하는 방법이 제안되어 있다. 이 방법은 처리실 내에 실리콘 함유 가스 및 산소 함유 가스를 도입하여 이들 가스의 플라즈마를 생성하고, 기판에 실리콘 산화막을 퇴적하여 성막하는 실리콘 산화막의 성막 방법에서, 상기 실리콘 함유 가스 및 산소 함유가스 이외에, 수소 가스를 처리실 내에 도입하여, 처리실 내에 수소를 함유하는 플라즈마를 생성한다. 이에 따라, 열산화막에 필적하는 양호한 막질을 얻을 수 있다고 되어 있다.
텅스텐에는 산화를 막기 위해서, 300℃ 이하에서의 프로세스가 바람직하지만, 실리콘에의 산화막 형성에서는 보다 고온인 쪽이, 우수한 막질을 얻을 수 있는 점, 산화 레이트가 높은 점, 패턴의 조밀함에 의해 생기는 산화 레이트의 차가 작아지는 점 등에서, 적합한 조건이라고 할 수 있다.
본 발명은 텅스텐 또는 텅스텐 실리사이드층을 산화시키지 않고서, 폴리실리콘 등의 다른 층에 대해 선택적인 산화 처리를, 보다 고온으로 행하는 것이 가능한 반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법을 제공하는 것을 목적으로 한다.
본 발명의 하나의 형태는, 반도체 기판 상에, 텅스텐을 주성분으로 하는 층과 실리콘층을 형성함으로써, 소정의 반도체 장치를 제조하는 방법에 있어서, 상기 반도체 기판 상에, 실리콘층으로 이루어지는 제1 층을 형성하는 공정과, 상기 제1 층 상에, 텅스텐을 주성분으로 하는 층으로 이루어지는 제2 층을 형성하는 공정과, 불활성 가스와 산소 가스와 수소 가스를 함유하는 처리 가스를, 상기 산소 가스에 대한 수소 가스의 유량비를 0.5 이상 4 이하로 하여 공급하여, 상기 반도체 기판 상에 직접 플라즈마를 생성하고 상기 플라즈마에 의해 상기 기판을 플라즈마 처리함으로써, 상기 텅스텐을 주성분으로 하는 층을 산화시키지 않고 상기 제1 층의 노출면에 산화막을 형성하는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 형태는, 텅스텐을 주성분으로 하는 층과, 상기 텅스텐을 주성분으로 하는 층의 아래에 형성된 실리콘층을 가지는 반도체 기판에 있어서, 상기 실리콘층을 플라즈마 산화 처리하는 방법으로서, 불활성 가스와 산소 가스와 수소 가스를 함유하는 처리 가스를, 상기 산소 가스에 대한 수소 가스의 유량비를 0.5 이상 4 이하로 하여 공급하여, 상기 반도체 기판 상에 직접 플라즈마를 생성하고 상기 플라즈마에 의해 상기 반도체 기판을 플라즈마 처리함으로써, 상기 텅스텐을 주성분으로 하는 층을 산화시키지 않고 상기 실리콘층의 노출면에 산화막을 형성하는 것을 특징으로 한다.
본 발명은 트랜지스터의 게이트 전극 형성에 적용할 수 있고, 게이트 전극 측면을 플라즈마 산화 처리한다.
도 1은 본 발명에 따른 플라즈마 처리 장치의 구성의 일례를 도시한 개략도.
도 2는 본 발명에 의한 게이트 전극에, 선택적으로 산화막이 형성되는 모습을 모식적으로 도시한 도면으로, (a)는 플라즈마 산화 처리 전이며, (b)는 플라즈마 산화 처리 후의 상태를 도시한다.
도 3은 적층 게이트 전극 측면에 산화막을 형성한 게이트 전극의 모습을 모식적으로 도시한 도면으로, (a)는 플라즈마 산화 처리에 의한 것을, (b)는 비교를 위해 표시된 고온에서의 산화에 의한 것을 도시한다.
도 4는 텅스텐층의 산화가 플라즈마 산화 처리에 의해 어떻게 변화하는가를 도시한 그래프이며, (a)는 플라즈마 처리를 하기 전의 산소 라인 프로파일의 상태, (b)는 플라즈마 처리 후의 산소 라인 프로파일의 상태를 도시한다.
도 5는 수소 가스를 도입하는 경우와 그 유량을 변화시킨 경우에, 텅스텐이 어느 정도 산화되는가를 도시한 그래프.
도 6은 플라즈마 산화에 의해 형성된 실리콘의 산화막 두께와 텅스텐의 산화막 두께가, 수소 가스와 산소 가스의 유량비에 따라 변화되는 모습을 도시한 그래프.
도 7은 텅스텐 및 산화 텅스텐을 도시하는 피크가, 처리 온도에 의해 어떻게 변화되는가를 도시한 그래프.
도 8은 실리콘 산화막을 플라즈마 산화 처리에 의해 6 ㎚ 형성하는 경우, 처리 온도를 변화시켰을 때의, 산화 레이트 및 필요한 처리 시간을 도시한 그래프.
이하, 본 발명의 상세한 실시형태에 대해 도면을 참조하여 설명한다. 도 1은 본 발명의 일실시 형태에 따른 플라즈마 처리 장치(10)의 개략 구성의 예를 도시한 것이다. 플라즈마 처리 장치(10)는 피처리 기판으로서의 실리콘 웨이퍼(W)를 유지하는 기판 유지대(12)가 구비된 처리 용기(11)를 포함한다. 처리 용기(11) 내의 기체(가스)는 배기 포트(11A) 및 배기 포트(11B)에서 도시되지 않는 배기 펌프를 통해 배기된다. 또한, 기판 유지대(12)는 실리콘 웨이퍼(W)를 가열하는 히터 기능을 포함한다. 기판 유지대(12)의 주위에는 알루미늄으로 이루어지는 가스 배플판(다이어프램)(26)이 배치되어 있다. 가스 배플판(26)의 상면에는 석영 커버(28)가 설치된다.
처리 용기(11)의 장치 상측에는 기판 유지대(12) 상의 실리콘 웨이퍼(W)에 대응하여 개구부가 설치된다. 이 개구부는 석영이나 A12O3으로 이루어지는 유전체판 (13)에 의해 막힐 수 있다. 유전체판(13)의 상부[처리 용기(11)의 외측]에는 평면 안테나(14)가 배치되어 있다. 이 평면 안테나(14)에는 도파관으로부터 공급된 전자파가 투과하기 위한 복수의 슬롯이 형성되어 있다. 평면 안테나(14)의 좀 더 상부(외측)에는 파장 단축판(15)과 도파관(18)이 배치되어 있다. 파장 단축판(15)의 상부를 덮도록 냉각 플레이트(16)가 처리 용기(11)의 외측에 배치되어 있다. 냉각 플레이트(16)의 내부에는 냉매가 흐르는 냉매로(16a)가 설치된다.
처리 용기(11)의 내부 측벽에는, 플라즈마 처리 시에 가스를 도입하기 위한 가스 공급구(22)가 설치된다. 이 가스 공급구(22)는 도입되는 가스마다 설치되어도 좋다. 이 경우, 도시되지 않은 매스 플로우 컨트롤러가 유량 조정 수단으로서 공급구마다 설치된다. 한편, 도입되는 가스가 미리 혼합되어 보내지고, 공급구(22)는 하나의 노즐로 되어있어도 좋다. 이 경우도 도시되지 않지만, 도입되는 가스의 유량 조정은 혼합 단계에 유량 조정 밸브 등으로 행해진다. 또한, 처리 용기(11)의 내벽의 내측에는, 용기 전체를 둘러싸도록 냉매 유로(24)가 형성되어 있다.
플라즈마 처리 장치(10)에는 플라즈마를 여기하기 위한 수 GHz의 전자파를 발생하는 도시되지 않은 전자파 발생기가 포함되어 있다.
이 전자파 발생기에서 발생한 마이크로파가 도파관(18)을 전파하고 처리 용기(11)에 도입된다.
반도체 장치의 게이트 전극을 형성할 때에는, 우선, 실리콘 웨이퍼에 웰 영역을 형성한다. 그 실리콘 웨이퍼 상에, 플라즈마 산화 처리 또는 열산화 처리에 의해, 게이트 산화막을 형성한다. 그 후, CVD에 의해 폴리실리콘을 성막한다. 게이트 전극의 저항을 낮추는 목적으로, 폴리실리콘보다 비저항이 작은 고융점 전극 재료를 폴리실리콘 상에 적층하여 적층게이트 전극으로 한다. 이 고융점 전극 재료로서는, 예컨대, 텅스텐을 이용할 수 있다. 게이트 전극의 측면에 대해서는 웨트 에칭 처리가 실시된다.
노출된 적층 게이트 전극 측면 및 하부는, 그대로 이면, 전계 집중에 의해 누설 전류의 증대 등의 불량을 야기한다. 그래서, 본 발명에서는, 게이트 전극의 측면 및 하부에 플라즈마 처리에 의한 절연막을 형성한다. 즉, 게이트 절연막의 측면이 에칭된 실리콘 웨이퍼(W)를 플라즈마 처리 장치(10)의 처리 용기(11)중에 셋 트한다. 그 후, 배기 포트(11A, 11B)를 통해 처리 용기(11) 내부의 공기의 배기가 행하여져, 처리 용기(11)의 내부가 소정의 처리압으로 설정된다. 다음으로, 가스 공급구(22)로부터, 불활성 가스와 산소 가스와 수소 가스가 공급된다.
한편, 전자파 발생기로 발생된 수 GHz의 주파수의 마이크로파는 도파관(18)을 통과하여 처리 용기(11)에 공급된다. 평면 안테나(14), 유전체판(13)을 사이에 두고, 이 마이크로파가 처리 용기(11) 안으로 도입된다. 이 마이크로파에 의해 플라즈마가 여기되어, 라디칼이 생성된다. 처리 용기(11) 내에서의 마이크로파 여기에 의해 생성된 고밀도 플라즈마는 실리콘 웨이퍼(W)에 산화막을 형성시킨다.
상술한 바와 같이, 텅스텐은 약300℃, WSi에 대해서는, 400℃를 넘으면 급속히 산화가 시작된다. 본 실시형태에서는 산소 가스와 동시에 수소 가스를 도입함으로써, 분위기의 환원성을 컨트롤하고, 300℃ 이상에서도 텅스텐의 산화를 방지하면서 실리콘만을 선택적으로 산화시키는 것이 가능하다.
또한, 텅스텐 이외의 다른 고융점 전극 재료에 대해서도 동일하다.
(실시예)
이하, 본 발명의 실시예에 대하여, 반도체 장치의 MOS 트랜지스터에 형성된 게이트 전극을 예로 들어 설명한다.
도 2는 본 발명의 실시예에서 게이트 전극에, 선택적으로 산화막이 형성되는 모습을 모식적으로 도시한 것이다. 도 2(a)는 에칭 후의 게이트 전극(100)을 도시하고 있다. 101은 실리콘 웨이퍼(W)이다. 실리콘 웨이퍼(101)에는 P+ 또는 N+가 도 핑된 웰 영역이 형성되어 있다. 실리콘 웨이퍼(101) 상에는 열산화 처리에 의해, 게이트 산화막(102)이 형성되어 있다. 게이트 산화막(102) 상에는 CVD에 의해 폴리실리콘을 성막하고, 폴리실리콘 전극층(103)(제1 전극층)이 형성된다. 게이트 전극(100)의 비저항을 낮추기 위해, 고융점 전극 재료로서, 예컨대 텅스텐층(105)(제2 전극층)을 폴리실리콘 상에 스퍼터링에 의해 형성한다. 또한, 텅스텐층(105)을 형성하기 전에, 그 계면의 실리사이드화를 방지하기 위해, 미리 도전성의 배리어층(104)을 폴리실리콘 전극층(103) 위에 형성해 둔다. 이 예에서는, 질화 텅스텐을 배리어층(104)에 이용하고 있다. 텅스텐층(105) 위인 최상층에는 에칭 마스크를 겸한 질화 실리콘층(106)을 형성한다.
그 후, 질화 실리콘층(106)을 에칭 마스크로서 에칭 처리를 하고, 게이트 전극(100)을 형성한다. 이때, 게이트 산화막(102)(절연막)이 에칭되어, 게이트 전극(100)의 측면 및 하부는 노출된다.
노출된 게이트 전극(100)의 측면 및 하부에는, 플라즈마 처리 장치(10)에 의해, 플라즈마 산화 처리가 행해진다. 이에 따라, 산화 절연막(107)이 실리콘 웨이퍼(101), 폴리실리콘층(103), 질화 실리콘층(106)의 표면에 선택적으로 형성되어, 도 2(b)에 표시된 바와 같은 게이트 전극(110)이 된다. 이 때, 텅스텐층(105) 및 배리어층(104)에는 산화막은 형성되지 않는다.
또한, 텅스텐층(105) 대신에 다른 고융점 전극 재료, 예컨대, 몰리브덴, 탄탈, 티탄, 이들의 실리사이드, 합금 등을 채용할 수 있다.
도 3(a)에는 본 실시예에 있어서의 플라즈마 처리에 의해, MOS 트랜지스터의 게이트 전극 측면에 산화막을 형성한 게이트 전극(110)을 도시한다. 이 적층된 게이트 전극은 폴리실리콘층(103)으로부터 질화 실리콘층(106)까지가 250 ㎚의 두께이다. 이 때의 실리콘 기판 온도는 250℃이고, 처리 시간은 50초이다. 도 3(b)에는 비교를 위해 산소 가스에만 의하는 열산화에 의한 것을 도시한다. 이 때의 실리콘 기판 온도는 400℃, 처리 시간은 110초이다. 이 도로 밝혀진 바와 같이, 산소 가스에만 의하는 열산화에서는 처리 온도가 높기 때문에 텅스텐이 비산(누락)해 버리는 것을 알 수 있다. 텅스텐 비산에 의해 기판이 오염되어 있을 가능성도 있다. 본 실시예에서는, 실리콘 기판 온도 500℃에서의 산화에도 이러한 현상은 볼 수 없다.
도 4의 (a), 도 4의 (b)는 텅스텐층(105)의 산화가 플라즈마 산화 처리에 의해 어떻게 변화했는가를 도시하고 있다. 500℃에서의 플라즈마 산화 처리를, 처리 시간 50초간 행하였다. 산소의 라인 프로파일은 EELS(Electron Energy Loss Spectroscopy)에 의해 측정된다. 도 4(a)는 플라즈마 처리를 하기 전의 산소 라인 프로파일의 상태를 도시하고 있다. 도 2(a)의 A-A′단면을 따라 텅스텐층(105)을 관측하고 있다. 또한 도 4(b)는 플라즈마 처리 후의 산소 라인 프로파일의 상태를 도시하고 있다. 도 2(b)의 B-B′단면을 따라 동일하게 텅스텐층(105)을 관측하고 있다. 종축은 산소량에 비례한 발광 강도를 도시한다. 횡축은 A-A′단면 또는 B-B′단면 부분의 길이를 규격화한 수치에 의해 나타내고 있다. 이들의 결과로부터, 텅스텐층(105)의 산화막은 플라즈마 산화 처리의 전후에는 거의 변화하지 않고, 텅스텐층(105)의 산화가 극히 미소인 것을 알 수 있다.
본 실시예에 기초하는 반도체 장치의 게이트 전극에서, 플라즈마 산화 처리 전후의 폴리실리콘층(103) 측면의 산화막 두께를 TEM에 의해 관찰하였다. 그 결과, 에칭 처리한 웨트 세정 후의 게이트 전극 측면의 산화막 두께가 약 2.0 ㎚인데 비하여, 플라즈마 산화 처리 후의 게이트 전극 측면의 산화막 두께는 약 3.3 ㎚ 였다. 즉, 본 실시예에 따르면, 폴리실리콘층에 산화막이 확실히 선택적으로 형성된다.
상기의 결과로부터, 본 실시예에 의해, 폴리실리콘층에는 선택적으로 산화막이 형성되고, 텅스텐층에는 산화막이 추가적으로 형성되지 않는 것을 알 수 있다. 또한, 시간과 처리 온도 등의 조건에 의해, 산화막의 생성을 컨트롤 할 수 있다.
노출된 MOS 트랜지스터의 게이트 전극(100)의 측면에 상기한 플라즈마 처리 장치(10)에 의해, 플라즈마 산화 처리 시에 수소 가스를 첨가한다. 이렇게 하면, 라디칼 산화 처리시에 환원 분위기가 형성되어, 텅스텐을 산화시키지 않고 폴리실리콘만을 보다 산화시키는 선택성이 향상된다.
도 5는 수소 가스를 도입하는 경우와 그 유량을 변화시킨 경우에, 텅스텐이 어느 정도 산화되었는지를 XPS 장치에 의한 표면 분석으로 나타내고 있다. 종축은 W와 WO3의 피크 강도이며, 횡축은 결합 강도를 도시한다. 도면 중 ①, ②, ③은 각각 수소 가스를 30, 20, 10 sccm의 유량으로 도입한 경우를 도시한다. 비교를 위해 ④에 아르곤과 산소만의 경우, ⑤에 W의 미처리(산화 처리)의 경우를 도시한다. ①, ②, ③, ④는 Si 기판상의 산화막 두께가 동일하고 3 ㎚ 이다. 이 결과로부터 알 수 있듯이, 텅스텐의 피크인 31∼34 부근의 강도는 수소 가스 유량이 많을수록 높다. 한편으로, 산화 텅스텐의 피크인 35∼39 부근의 강도는 ④나 ⑤의 수소 가스가 없는 처리 방법에 의해 행해진 것일수록 높다. 이에 따라, 수소 가스를 넣은 산소 가스와의 유량비에서 수소 가스가 많을수록 텅스텐이 산화되기 어려운 것을 알 수 있다.
도 6은 수소 가스와 산소 가스의 유량비를 변화시켜, 실리콘 산화막과, 산화 텅스텐막의 형성막 두께를 측정한 결과를 도시하고 있다. 종축은 동일한 처리 시간으로 형성된 실리콘 산화막 및 산화 텅스텐막의 막 두께를 나타내고, 횡축으로 수소 가스 유량/산소 가스 유량의 비를 나타내고 있다. 실리콘의 산화 레이트는 수소 가스 비가 1∼2에 최대가 되는 것을 나타내고, 텅스텐에 대해서는 수소 가스를 도입함으로써 산화막 두께는 감소하며, 유량비가 2 이상에서는, 산화 텅스텐이 거의 형성되지 않는 것을 알 수 있다. 또한, 이 예에서 처리시의 기판 온도는 250℃에서 산소 가스 유량이 100 SCCM, 압력은 6.7 Pa, 플라즈마에의 공급 파워는 2.2 KW이다.
도 5, 도 6에서, 수소 가스를 도입함으로써, 텅스텐의 산화를 억제할 수 있고, 산소 가스와의 유량비를 제어함으로써, 실리콘만의 선택적 산화를 제어할 수 있다는 것을 알 수 있다. 텅스텐의 산화 억제로서, 바람직한 가스 유량비로서는 1.5 이상, 보다 바람직하게는 2 이상이며, 실리콘의 산화 레이트보다 바람직한 가스 유량비로서는, 0.5 이상이면서 4 이하이다. 이들로부터, 수소 가스 유량/산소 가스 유량의 비는, 1.5 이상으로 하는 것이 바람직하고, 2 이상이면서 4 이하로 하는 것이 더욱 바람직하다.
도 7은 실리콘 기판 상에서 8 ㎚ 산화시키는 처리를, 온도를 달리하여 행한 때에, 텅스텐이 어느 정도 산화되었는가를, 도 5와 동일한 XPS 장치에 의한 표면 분석으로 나타내고 있다. 이 때의 Ar/H2/O2 유량은 1000/200/100 SCCM 이며, 압력은 8.0 Pa, 플라즈마에의 공급 파워는 2.2 kW 이다. 이 결과로부터 알 수 있듯이, 텅스텐이 산화된 WO3의 피크 강도는 곡선 A로 나타내는 As-데포짓(depo) 때가 가장 높고, 수소 가스와 산소 가스를 도입한 플라즈마 처리에 의해서, 피착 시나 피착 후에 표면이 자연 산화되어 형성된 산화 텅스텐이 환원되어 있는 것을 알 수 있다. 또한, 동도에서, 곡선 B는 온도가 250℃, 곡선 C는 온도가 300℃, 곡선 D는 온도가 350℃, 곡선 E는 온도가 400℃, 곡선 F는 온도가 600℃의 경우를 도시하고 있다. 본 발명에서는 텅스텐이 급격히 산화되는 온도인 300℃ 이상, 600℃에서도 텅스텐의 산화는 진행되지 않는다는 것을 알 수 있다.
도 8은 실리콘 기판을 6 ㎚ 산화할 때의, 기판 온도에 대한 실리콘의 산화 레이트 및 산화 시간을 플롯한 것을 도시하고 있다. 이 예에서의 처리 시의 가스 유량 Ar/H2/O2는 1000/200/100 SCCM, 압력은 6.7 Pa, 플라즈마에의 공급 파워는 2.2 KW 이다. 동도에 나타내는 대로, 기판 온도 250℃의 처리에 대해, 500℃의 처리는 약 2배의 산화 속도를 갖고 있고, 동일한 산화량이 필요한 경우, 고온만큼 처리 시간이 짧게 완료한다는 것을 알 수 있다. 또한, 전술한 바와 같이, 실리콘에의 산화막 형성에서는 보다 고온인 쪽이, 우수한 막질을 얻을 수 있고, 패턴의 조밀함에 의해 생기는 산화 레이트의 차가 작아진다. 이 때문에, 처리 온도는 300℃ 이상으 로 하는 것이 바람직하다.
이상, 본 발명의 실시형태 및 실시예에 대해서 몇 개의 예에 기초하여 설명했지만, 본 발명은 이들의 실시예에 (전혀) 한정되지 않고, 특허 청구의 범위가 나타내는 기술적 사상의 범주에서 변경 가능한 것이다. 예컨대, 게이트 전극은 폴리실리콘과 텅스텐을 적층한 것에 대해 설명하고 있지만, 텅스텐, 다른 고융점 전극 재료 또는 이들의 실리사이드만으로 이루어지는 단층이라도 좋다. 또한, 트랜지스터의 게이트 전극 이외로도 적용 가능하고, 텅스텐층 이외의 메탈층에의 산화를 억제하면서 실리콘을 포함하는 층, 예컨대 폴리실리콘 등의 층을 선택적으로 산화시킬 필요가 있는 각종의 반도체 제조에 적용 가능하다.
이상 설명한 바와 같이, 플라즈마 처리에 의해 게이트 전극 등의 표면을 산화 처리하기 때문에, 텅스텐 또는 텅스텐 실리사이드층을 산화시키지 않고서, 폴리실리콘 등의 다른 층을 선택적으로 산화하는 것이 가능해진다.
본 발명에 따른 반도체 장치의 제조 방법 및 플라즈마 산화 처리 방법은 반도체 장치의 제조를 행하는 반도체 제조 산업 등에서 사용하는 것이 가능하다. 따라서, 산업상의 이용 가능성을 갖는다.

Claims (14)

  1. 반도체 기판 상에, 텅스텐으로 하는 층과 실리콘층을 형성함으로써, 소정의 반도체 장치를 제조하는 방법에 있어서,
    상기 반도체 기판 상에, 실리콘층으로 이루어지는 제1 층을 형성하는 공정과,
    상기 제1 층 상에, 텅스텐으로 하는 층으로 이루어지는 제2 층을 형성하는 공정과,
    불활성 가스와 산소 가스와 수소 가스를 함유하는 처리 가스를, 상기 산소 가스에 대한 수소 가스의 유량비를 0.5 이상 4 이하로 하여 공급하여, 상기 반도체 기판 상에 직접 플라즈마를 생성하고 상기 플라즈마에 의해 상기 기판을 플라즈마 처리함으로써, 상기 텅스텐으로 하는 층을 산화시키지 않고 상기 제1 층의 노출면에 산화막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 층은 폴리실리콘층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제2 층은 텅스텐층 또는 텅스텐 실리사이드층인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 산화막을 형성하는 처리온도를 300℃ 이상으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 처리 가스의 산소 가스에 대한 수소 가스의 유량비(수소 가스 유량/산소 가스 유량)를 2 이상 4 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체 장치는 트랜지스터이며, 상기 제1 층 및 제2 층에 의해서 게이트 전극이 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 텅스텐으로 하는 층과, 상기 텅스텐으로 하는 층의 아래에 형성된 실리콘층을 가지는 반도체 기판에 있어서, 상기 실리콘층을 플라즈마 산화 처리하는 방법으로서,
    불활성 가스와 산소 가스와 수소 가스를 함유하는 처리 가스를, 상기 산소 가스에 대한 수소 가스의 유량비를 0.5 이상 4 이하로 하여 공급하여, 상기 반도체 기판 상에 직접 플라즈마를 생성하고 상기 플라즈마에 의해 상기 반도체 기판을 플라즈마 처리함으로써, 상기 텅스텐으로 하는 층을 산화시키지 않고 상기 실리콘층의 노출면에 산화막을 형성하는 것을 특징으로 하는 플라즈마 산화 처리 방법.
  8. 제7항에 있어서, 상기 처리 가스의 산소 가스에 대한 수소 가스의 유량비(수소 가스 유량/산소 가스 유량)를 2 이상 4 이하로 하는 것을 특징으로 하는 플라즈마 산화 처리 방법.
  9. 제7항 또는 제8항에 있어서, 상기 산화막을 형성하는 처리온도를 300℃ 이상으로 하는 것을 특징으로 하는 플라즈마 산화 처리 방법.
  10. 처리 용기 내에서 고융점 금속 부재와 실리콘을 포함하는 층을 가지는 기판을 플라즈마 처리하는 방법으로서,
    불활성 가스와 산소 가스와 수소 가스를, 상기 산소 가스에 대한 수소 가스의 유량비를 0.5 이상 4 이하로 하여 공급하여, 상기 처리 용기 내 기판 상에 직접 플라즈마를 생성하고, 상기 플라즈마에 의해 상기 고융점 금속 부재를 산화시키지 않고 상기 실리콘을 포함하는 층을 선택적으로 산화시켜 산화막을 형성하는 것을 특징으로 하는 플라즈마 처리 방법.
  11. 제10항에 있어서, 상기 고융점 금속 부재는 텅스텐층 또는 텅스텐 실리사이드층이고, 상기 실리콘을 포함하는 층은 실리콘층 또는 폴리실리콘층인 것을 특징으로 하는 플라즈마 처리 방법.
  12. 제10항에 있어서, 상기 고융점 금속 부재는 몰리브덴, 탄탈, 티탄 및 이들의 실리사이드 또는 합금인 것을 특징으로 하는 플라즈마 처리 방법.
  13. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 산소 가스에 대한 수소 가스의 유량비(수소 가스 유량/산소 가스 유량)를 2 이상 4 이하로 하는 것을 특징으로 하는 플라즈마 처리 방법.
  14. 제10항 내지 제12항 중 어느 한 항에 있어서, 상기 산화막을 형성하는 처리온도를 300℃ 이상으로 하는 것을 특징으로 하는 플라즈마 처리 방법.
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