JP2007071821A - 半導体装置 - Google Patents

Abstract

【課題】 音圧センサチップ等の半導体チップを備える半導体装置において、半導体チップに備えるダイヤフラムの振動特性の変化を抑制できるようにする。
【解決手段】 シリコンから形成され、圧力変動に応じて振動する薄膜状のダイヤフラム９ａを備えた半導体チップ９が、シリコンからなる集積回路基板７の表面７ａに実装されていることを特徴とする半導体装置１を提供する。また、前記半導体チップ９と前記集積回路基板７とが相互に電気接続されていることを特徴とする半導体装置１を提供する。
【選択図】 図１

Description

この発明は、音圧センサチップや圧力センサチップ等の半導体チップを備える半導体装置に関する。

従来、シリコンマイクや圧力センサ等の半導体装置としては、シリコンからなる半導体チップをセラミックからなる回路基板の表面に実装したものがある（例えば、特許文献１参照。）。この種の半導体チップには、音響等の圧力変動を検出するための薄膜状のダイヤフラムが形成されている。なお、この圧力変動の検出は、ダイヤフラムの振動に基づいて行われる。
特表２００４―５３７１８２号公報

しかしながら、半導体チップを形成するシリコンと回路基板を形成するセラミックとでは、熱膨張係数が相互に異なる。このため、上記従来の半導体装置のように半導体チップを回路基板に直接実装した構成では、半導体装置が加熱若しくは冷却された際に、前述の熱膨張係数の差に応じてダイヤフラムに応力が発生し、音響等の圧力変動に対するダイヤフラムの振動特性が変化するという問題がある。すなわち、上記従来の半導体装置では、半導体チップの特性が変化して、圧力変動を精度良く検出することができないという問題がある。
この発明は、上述した事情に鑑みてなされたものであって、ダイヤフラムの振動特性の変化を抑制できる半導体装置を提供することを目的としている。

上記課題を解決するために、この発明は以下の手段を提案している。
請求項１に係る発明は、シリコンから形成され、圧力変動に応じて振動する薄膜状のダイヤフラムを備えた半導体チップが、シリコンからなる集積回路基板の表面に実装されていることを特徴とする半導体装置を提案している。
本発明に係る半導体装置によれば、集積回路基板が、これに実装する半導体チップと同じシリコンから形成されるため、半導体チップ及び集積回路基板が同じ熱膨張係数を有することになる。したがって、この半導体装置が加熱若しくは冷却されても、熱膨張係数の差に基づいて半導体チップのダイヤフラムに応力が発生することを抑え、ダイヤフラムの振動特性が変化することを抑制できる。

また、この半導体装置を、シリコンとは異なる熱膨張係数を有する搭載基板の表面に搭載する場合には、半導体チップと搭載基板との間に集積回路基板が配されるように、半導体装置を搭載基板に取り付ければよい。これにより、搭載基板及び半導体装置が加熱若しくは冷却されて、セラミックとシリコンとの熱膨張係数の差に基づいて搭載基板と集積回路基板との間に応力が発生しても、集積回路基板においてこの応力を緩和することができる。したがって、ダイヤフラムに応力が発生してその振動特性が変化することを抑制できる。

請求項２に係る発明は、請求項１に記載の半導体装置において、前記半導体チップと前記集積回路基板とが相互に電気接続されていることを特徴とする半導体装置を提案している。
この発明に係る半導体装置を搭載基板に搭載する際には、集積回路基板と搭載基板とを電気的に接続するだけで、半導体チップと搭載基板とを電気的に接続することが可能となるため、半導体装置を搭載基板に容易に搭載することができる。

請求項３に係る発明は、請求項２に記載の半導体装置において、前記電気接続が、前記集積回路基板の表面と、これに対向する前記半導体チップの対向面との間で行われることを特徴とする半導体装置を提案している。
本発明に係る半導体装置によれば、半田により集積回路基板の表面に半導体チップを固定すると同時に、半導体チップ及び集積回路基板の電気接続を行うことができるため、半導体装置の製造効率の向上を図ることができる。

請求項４に係る発明は、請求項２又は請求項３に記載の半導体装置において、前記集積回路基板が、前記半導体チップを動作させるための集積回路を含んで構成されていることを特徴とする半導体装置を提案している。
なお、集積回路は、例えば半導体チップからの電気信号を増幅するための増幅回路や、前記電気信号をデジタル信号として処理するためのＤＳＰ（デジタルシグナルプロセッサ）、Ａ／Ｄ変換器等のことを示す。
本発明に係る半導体装置によれば、集積回路を別途電子部品により構成して、この電子部品を集積回路基板の表面に配する必要がないため、搭載基板に対する集積回路基板の搭載面積を小さくして、半導体装置の省スペース化を容易に図ることができる。

請求項５に係る発明は、請求項１から請求項４のいずれか１項に記載の半導体装置において、前記集積回路基板に、その表面から裏面まで厚さ方向に貫通する導電性の貫通電極部が形成されていることを特徴とする半導体装置を提案している。
本発明に係る半導体装置によれば、貫通電極部が集積回路基板の裏面に露出するため、搭載基板の表面に集積回路基板の裏面を対向させた状態で貫通電極部を搭載基板に固定することにより、この固定と同時に集積回路基板と搭載基板との電気接続を行うことができる。したがって、半導体装置の搭載基板への搭載作業を短時間で行うことができる。
また、搭載基板の表面のうち、集積回路基板の裏面に対向する搭載領域内において、搭載基板と集積回路基板との電気接続を行うことが可能となるため、搭載基板に対する半導体装置の実質的な搭載面積を小さくすることが可能となる。

請求項６に係る発明は、請求項１から請求項５のいずれか１項に記載の半導体装置において、前記集積回路基板に、その表面から窪む凹部が形成され、前記ダイヤフラムが、前記凹部を覆うように配されていることを特徴とする半導体装置を提案している。
本発明に係る半導体装置によれば、凹部を形成することにより、ダイヤフラムと集積回路基板との間の空洞部を十分に確保できる。したがって、ダイヤフラムの振動に基づく空洞部内の圧力変化を抑えて、音響等の圧力変動を半導体チップにより精度よく検出することができる。ここで、集積回路基板はシリコンにより形成されているため、集積回路基板の製造プロセスと同様のエッチングにより凹部を形成することができる。すなわち、凹部の形成を容易に行うことができる。

請求項７に係る発明は、請求項１から請求項６のいずれか１項に記載の半導体装置において、前記集積回路基板のうち、少なくとも前記半導体チップと厚さ方向に重なる領域に、前記集積回路基板の表面に沿って導電性を有するシールド部が形成されていることを特徴とする半導体装置を提案している。
また、請求項８に係る発明は、請求項１から請求項７のいずれか１項に記載の半導体装置において、前記集積回路基板の表面と同じ方向に面する前記半導体チップの表面に、導電性を有するシールド層が設けられていることを特徴とする半導体装置を提案している。

これらの発明に係る半導体装置によれば、半導体装置の外方側において発生した電磁波が、集積回路基板の裏面側や半導体チップの表面側から侵入しようとしても、シールド部やシールド層において電磁波が半導体チップに到達することを防止し、この電磁波に基づいて半導体チップに誤動作が発生することを防止できる。
また、集積回路基板及び半導体チップはシリコンにより形成されているため、集積回路基板や半導体チップの製造プロセスと同時にシールド部やシールド層を形成することができ、半導体装置の製造効率向上を図ることができる。

請求項９に係る発明は、請求項１から請求項８のいずれか１項に記載の半導体装置において、前記ダイヤフラムが外方空間に連通するように、少なくとも前記半導体チップ及び前記集積回路基板の周囲を覆う被覆部を備えることを特徴とする半導体装置を提案している。
また、請求項１０に係る発明は、請求項９に記載の半導体装置において、前記被覆部が、前記半導体チップ及び前記集積回路基板を一体的に固定する樹脂部を備えることを特徴とする半導体装置を提案している。

これらの発明に係る半導体装置によれば、被覆部により半導体チップ及び集積回路基板が覆われているため、半導体チップや集積回路基板を容易に保護することができる。すなわち、半導体チップや集積回路基板に触れることなく、半導体装置を容易に取り扱うことができる。また、被覆部が樹脂部からなる場合には、半導体チップと集積回路基板との接続状態を確実に保持することができる。

請求項１に係る発明によれば、半導体チップ及びこれを実装する集積回路基板が同じシリコンから形成されているため、半導体装置が加熱若しくは冷却されても、熱膨張係数の差に基づいて半導体チップのダイヤフラムに応力が発生することを抑え、ダイヤフラムの振動特性が変化することを抑制できる。

また、請求項２に係る発明によれば、半導体チップと集積回路基板とを相互に電気接続しておくことにより、集積回路基板と搭載基板とを相互に電気接続するだけで、半導体チップと搭載基板とを電気的に接続することが可能となるため、半導体装置の搭載基板への搭載作業を短時間で行うことができる。

また、請求項３に係る発明によれば、集積回路基板の表面に半導体チップを固定すると同時に、半導体チップ及び集積回路基板の電気接続を行うことができるため、半導体装置の製造効率の向上及び小型化を図ることができる。

また、請求項４に係る発明によれば、半導体チップと集積回路を含んだ集積回路基板とを重ねて配することにより、搭載基板に対する集積回路基板の搭載面積を小さくして、半導体装置の省スペース化を容易に図ることができるため、半導体装置を設けた各種電子機器の小型化を図ることができる。

また、請求項５に係る発明によれば、集積回路基板に、その表面から裏面まで貫通する貫通電極部を形成することにより、搭載基板に半導体装置を短時間で搭載することができると共に、搭載基板に対する半導体装置の実質的な搭載面積を小さくすることが可能となる。

また、請求項６に係る発明によれば、半導体チップによる音響等の圧力変動の検出精度向上を図るための凹部は、集積回路基板の製造プロセスと同様のエッチングにより形成することができるため、半導体装置の製造効率向上を図ることができる。

また、請求項７及び請求項８に係る発明によれば、集積回路基板や半導体チップにシールド部やシールド層を形成しておくことにより、半導体装置の外方側において発生した電磁波が半導体チップに到達することを防止し、この電磁波に基づいて半導体チップに誤動作が発生することを防止できる。
また、シールド部やシールド層は、集積回路基板や半導体チップの製造プロセスと同時に形成することができるため、半導体装置の製造効率向上を図ることができる。

また、請求項９及び請求項１０に係る発明によれば、被覆部により半導体チップや集積回路基板が保護されるため、半導体装置を容易に取り扱うことができる。
さらに、請求項１０に係る発明によれば、樹脂部により半導体チップと集積回路基板とが一体的に固定されるため、半導体チップと集積回路基板との接続状態を確実に保持することができる。

この発明の各実施形態を図面に基づいて説明する。なお、以下の各実施形態の説明において、同一部分には同一符号を付し、重複する説明を省略するものとする。

図１は、本発明の第１の実施形態を示している。図１に示すように、この実施形態に係る半導体装置１は、搭載基板３の表面３ａに搭載されるように構成されている。この搭載基板３は、携帯電話機等の各種電子機器に設けられるものであり、その内部に電気的な配線部（不図示）を設けた所謂多層配線基板からなる。また、搭載基板３の表面３ａには、前述の配線部に電気接続されると共に、後述する半導体装置１と電気的に接続するためのパッド５が複数形成されている。

半導体装置１は、集積回路基板７と、その表面７ａに実装された半導体チップ９とを備えている。これら集積回路基板７及び半導体チップ９は、シリコンから形成されている。半導体チップ９は、音響を電気信号に変換する所謂音圧センサチップであり、半導体チップ９に到達する音響等の圧力変動に応じて振動するダイヤフラム９ａを備えている。このダイヤフラム９ａは、半導体チップ９の厚さ方向に振動するように構成されている。
集積回路基板７は、その裏面７ｂと搭載基板３の表面３ａとの間に銀ペースト等の接着剤（不図示）を介して搭載基板３に固定されている。この集積回路基板７には、その厚さ方向に貫通する貫通孔（凹部）１１が形成されている。前述した半導体チップ９は、貫通孔１１をダイヤフラム９ａによって覆うように配されている。すなわち、この貫通孔１１により、ダイヤフラム９ａと集積回路基板７との間の空洞部Ｓ１を拡大することができる。

また、集積回路基板７の内部には、薄膜状のシールド部１３及び各種集積回路（不図示）が形成されている。集積回路は、半導体チップ９を動作させるためのものであり、例えば半導体チップ９からの電気信号を増幅するための増幅回路や、前記電気信号をデジタル信号として処理するためのＤＳＰ（デジタルシグナルプロセッサ）、Ａ／Ｄ変換器等を含んでいる。
シールド部１３は、導電性を有しており、集積回路基板７の表面７ａに沿って形成されている。このシールド部１３は、集積回路基板７の製造プロセスにおいてメタルスパッタを施して集積回路基板７の内部に形成される。なお、シールド部１３は、集積回路基板７の表面７ａ側に近い位置に形成しておくことが好ましい。

また、集積回路基板７の表面７ａや内部には、半導体チップ９や搭載基板３、前述の集積回路を相互に電気的に接続したり、前述したシールド部１３のグランドを取るための配線部（不図示）が形成されている。この配線部には、集積回路基板７の表面７ａに形成された複数のパッド１５，１７が含まれる。
半導体チップ９と集積回路基板７との電気接続は、集積回路基板７に対向する半導体チップ９の対向面９ｂから突出するように半田から形成された複数のバンプ電極１９を、集積回路基板７のパッド１５に接合することにより行われる。すなわち、これらバンプ電極１９とパッド１５との接合により、半導体チップ９及び集積回路基板７が相互に固定されることになる。
また、集積回路基板７と搭載基板３との電気接続は、搭載基板３の表面３ａのうち、集積回路基板７の搭載領域に隣接する位置に形成されたパッド５と、前述した集積回路基板７のパッド１７との間にワイヤー２１を配して行われる。

以上のように構成される半導体装置１を製造する際には、はじめに、集積回路基板７を製造する。この集積回路基板の製造プロセスにおいては、エッチングやスパッタリングにより、集積回路、シールド部１３や、パッド１５，１７を含む配線部を適宜積層して形成する。
次いで、深堀エッチングにより集積回路基板７に貫通孔１１を形成する。なお、この深堀エッチングの方式としては、ドライエッチング及びウェットエッチングのいずれでも構わない。ただし、所望の大きさの貫通孔１１を形成するためには、Deep RIE（Deep Reactive Ion Etching）等のドライエッチングにより行う方がより好ましい。

最後に、この貫通孔１１を覆うように半導体チップ９を集積回路基板７の表面７ａに配すると共に、集積回路基板７のパッド１５と半導体チップ９のバンプ電極１９とを接合することで、半導体装置１の製造が終了する。
なお、以上のように製造された半導体装置１を搭載基板３の表面３ａに搭載する際には、銀ペースト等の接着剤を搭載基板３及び集積回路基板７を相互に固定する共に、ワイヤーボンディングにより搭載基板３及び集積回路基板７のパッド５，１７の間にワイヤー２１を配すればよい。

上記の半導体装置１によれば、集積回路基板７が、これに実装する半導体チップ９と同じシリコンから形成されるため、集積回路基板７及び半導体チップ９が同じ熱膨張係数を有することになる。このため、半導体装置１が加熱若しくは冷却されても、熱膨張係数の差に基づいて半導体チップ９のダイヤフラム９ａに応力が発生することを抑え、ダイヤフラム９ａの振動特性が変化することを抑制できる。また、半導体装置１の組み立て時に、集積回路基板７と半導体チップ９との接合の熱負荷の影響もキャンセルすることができる。
また、この半導体装置１を搭載する搭載基板３が、セラミック等のようにシリコンとは熱膨張係数の異なる材料から形成されていても、半導体チップ９と搭載基板３との間に集積回路基板７を配しておくことで、セラミックとシリコンとの熱膨張係数の差に基づいて搭載基板３と集積回路基板７との間に応力が発生しても、集積回路基板７においてこの応力を緩和することができる。したがって、ダイヤフラム９ａに応力が発生してその振動特性が変化することを抑制できる。

さらに、集積回路基板７のパッド１５と半導体チップ９のバンプ電極１９とを接合することにより、集積回路基板７と半導体チップ９との固定及び電気接続を同時に行うことができるため、半導体装置１の製造効率の向上を図ることができる。
また、予め集積回路基板７と半導体チップ９とを相互に電気接続しておくことにより、搭載基板３と集積回路基板７とを相互に電気接続するだけで、半導体チップ９と搭載基板３とを電気的に接続することが可能となるため、半導体装置１の搭載基板３への搭載作業を短時間で行うことができる。

さらに、集積回路基板７には半導体チップ９を動作させるための集積回路が形成されているため、搭載基板３に対する集積回路基板７の搭載面積を小さくして、半導体装置１の省スペース化を容易に図ることができる。すなわち、集積回路を別途電子部品により構成して、この電子部品を集積回路基板７の表面７ａに配する必要がなくなるため、搭載基板３に対する集積回路基板７の搭載面積を小さくできる。したがって、この半導体装置１の省スペース化により半導体装置１を設けた各種電子機器の小型化を図ることができる。

また、集積回路基板７に貫通孔１１を形成することにより、集積回路基板７とダイヤフラム９ａとの間の空洞部Ｓ１を十分に確保できるため、ダイヤフラム９ａの振動に基づく空洞部Ｓ１内の圧力変化を抑えて、音響等の圧力変動を半導体チップ９により精度よく検出することができる。
また、この貫通孔１１により空洞部Ｓ１の容積拡大を図ることができるため、搭載基板３と集積回路基板７とを接着する際に発生するガスによって、空洞部Ｓ１内の圧力が上昇することも抑制できる。したがって、空洞部Ｓ１の圧力上昇に伴うダイヤフラム９ａの変形を防止して、ダイヤフラム９ａの振動特性が変化することも防止できる。

さらに、集積回路基板７はシリコンにより形成されているため、この貫通孔１１を集積回路基板７の製造プロセスと同様のエッチングにより形成することができる。すなわち、この半導体装置１においては、従来のように、セラミックあるいは樹脂からなる基板を製造した後に、集積回路基板７と同様の貫通孔を形成する場合と比較して、容易に貫通孔１１を形成することができる。したがって、半導体装置１の製造効率の向上を図ることができる。

また、集積回路基板７の内部にシールド部１３を形成しておくことにより、半導体装置１の外方側において発生した電磁波が集積回路基板７側から半導体チップ９に到達することを防止し、この電磁波に基づいて半導体チップ９に誤動作が発生することを防止できる。特に、シールド部１３を半導体チップ９の近傍に形成することにより、電磁波が半導体チップ９に到達することを確実に防止できる。
さらに、シールド部１３は、集積回路基板７の製造プロセスと同時に形成することができるため、半導体装置１の製造効率向上を図ることができる。すなわち、この半導体装置１においては、従来のように、セラミックからなる回路基板を製造した後に、この回路基板の表面に導電性のシールド部を接着するための別途メタライズ処理を施す必要が無くなるため、その製造効率向上を図ることができる。

なお、上述した第１の実施形態においては、集積回路基板７にその厚さ方向に貫通する貫通孔１１が形成されるとしたが、これに限ることはなく、少なくともダイヤフラム９ａと集積回路基板７との間の空洞部Ｓ１の容積拡大を図ることができればよい。すなわち、集積回路基板７には、例えば、図２に示すように、その表面７ａから窪む有底の穴（凹部）２３が形成されるとしても構わない。

また、集積回路基板７のシールド部１３は、集積回路基板７の製造プロセスにおいてメタルスパッタを施して集積回路基板７の内部に形成されるとしたが、これに限ることはなく、少なくとも半導体チップ９と厚さ方向に重なる位置に形成されていればよい。
すなわち、シールド部１３は、例えば、集積回路基板７の表面７ａにパターニングにより形成されるとしても構わない。また、シールド部１３は、例えば、金属板や金属製のメッシュシートからなるとしてもよい。この構成の場合には、集積回路基板７の表面７ａや裏面７ｂに金属板やメッシュシートを貼り付ければよい。ただし、金属板を集積回路基板７の表面７ａに配する場合には、ダイヤフラム９ａが集積回路基板７の貫通孔１１や穴に対向するように、金属板に穴を形成しておくことが好ましい。

次に、本発明による第２の実施形態について図３を参照して説明する。図３に示すように、この実施形態に係る半導体装置３１は、集積回路基板７と半導体チップ９とを一体的に固定する樹脂部（被覆部）３３を備えている。樹脂部３３は、集積回路基板７及び半導体チップ９の周囲、並びにワイヤー２１を被覆すると共に、搭載基板３の表面３ａに固着するように形成されている。すなわち、樹脂部３３は、半導体装置３１と搭載基板３とを一体的に固定する役割も果たしている。
この樹脂部３３は、溶融した樹脂を集積回路基板７及び半導体チップ９の周囲に垂らすポッティングを行うことで形成される。なお、半導体チップ９のダイヤフラム９ａを外方空間に連通させる必要があるため、ポッティングの際には、溶融樹脂がダイヤフラム９ａに触れないように、マスキングによりダイヤフラム９ａを覆い隠しておくことが好ましい。

また、ポッティングの際には、溶融樹脂が集積回路基板７の表面７ａと半導体チップ９の対向面９ｂとの隙間から集積回路基板７の貫通孔１１に流れ込まないようにすることが好ましい。
具体的には、例えば、ポッティングに使用する樹脂として、表面張力により前述の隙間に入り込まない材料を選択すればよい。また、例えば、貫通孔１１の周囲に位置する集積回路基板７の表面７ａや半導体チップ９の対向面９ｂから、貫通孔１１を囲繞する環状のバンプ（不図示）を突出して形成しておき、このバンプにより空洞部Ｓ１を外方に対して密閉すればよい。

上記の半導体装置３１によれば、樹脂部３３により半導体チップ９及び集積回路基板７が覆われているため、半導体チップ９や集積回路基板７を容易に保護することができる。すなわち、半導体チップ９や集積回路基板７に触れることなく、半導体装置３１を容易に取り扱うことができる。また、半導体チップ９及び集積回路基板７が、樹脂部３３により一体的に固定されているため、半導体チップ９と集積回路基板７との接続状態を確実に保持することができる。

なお、上述した第２の実施形態において、樹脂部３３は、半導体装置３１と搭載基板３とを一体的に固定するとしたが、これに限ることはなく、少なくとも集積回路基板７と半導体チップ９とを一体的に固定すればよい。すなわち、この樹脂部３３は、半導体装置３１を搭載基板３に搭載する前に形成されるとしても構わない。

次いで、本発明による第３の実施形態について図４を参照して説明する。図４に示すように、この実施形態に係る半導体装置４１においては、集積回路基板７の表面７ａと同じ方向に面する半導体チップ９の表面９ｃに、導電性を有する薄膜状のシールド層４３が形成されている。この構成の場合には、半導体チップ９が、シールド層４３及び集積回路基板７に形成されたシールド部１３により、半導体チップ９の厚さ方向から挟み込まれることになる。
なお、このシールド層４３は、半導体チップ９の製造プロセスにおいてメタルスパッタを施して半導体チップ９の表面９ｃに形成される。

上記の半導体装置４１によれば、半導体装置４１の外方側において発生した電磁波が、半導体チップ９の表面９ｃ側から侵入しようとしても、シールド層４３において電磁波が半導体チップ９の内部に到達することを防止し、半導体チップ９に誤動作が発生することを防止できる。また、半導体チップ９はシリコンにより形成されているため、半導体チップ９の製造プロセスと同時にシールド層４３を形成することも可能である。

なお、上述した第３の実施形態において、シールド層４３は、メタルスパッタにより形成されるとしたが、これに限ることはなく、例えば、金属板や金属製のメッシュシートからなるとしてもよい。この構成の場合には、半導体チップ９の表面９ｃに金属板やメッシュシートを貼り付ければよい。ただし、金属板を半導体チップ９の表面９ｃに配する場合には、ダイヤフラム９ａが外方に露出するように、金属板に穴を形成しておくことが好ましい。

次いで、本発明による第４の実施形態について図５を参照して説明する。図５に示すように、この実施形態に係る半導体装置５１は、集積回路基板７に、その表面７ａから裏面７ｂまで厚さ方向に貫通する貫通電極部５３を複数形成して構成されている。
貫通電極部５３は、導電性を有しており、集積回路基板７のパッド１５や図示しない配線部を介して半導体チップ９のバンプ電極１９と電気的に接続されている。また、貫通電極部５３は、搭載基板３の表面３ａに対向する集積回路基板７の裏面７ｂに露出しており、半田ボール５５を介して搭載基板３の表面３ａに形成されたパッド５７と電気的に接続されている。なお、搭載基板３のパッド５７は、搭載基板３の表面３ａのうち、集積回路基板７の搭載領域内に形成されている。
すなわち、集積回路基板７の内部に形成された貫通電極部５３は、搭載基板３と半導体チップ９とを相互に電気接続する役割を果たしている。

上記の半導体装置５１によれば、貫通電極部５３が集積回路基板７の裏面７ｂに露出しているため、はんだリフローにより半田ボール５５を介して貫通電極部５３と搭載基板３のパッド５７を電気接続するだけで、搭載基板３と集積回路基板７との固定も同時に行うことができるため、半導体装置５１の搭載基板３への搭載作業を短時間で行うことができる。
また、搭載基板３の表面３ａのうち、集積回路基板７に対向する搭載領域内において、搭載基板３と集積回路基板７との電気接続を行うことができる。すなわち、第１〜３の実施形態において示したワイヤー２１やパッド５（図１〜４参照）を用いる必要が無くなるため、搭載基板３に対する半導体装置５１の実質的な搭載面積をさらに小さくすることが可能となる。

なお、上述した第４の実施形態において、貫通電極部５３は、半導体チップ９のバンプ電極１９に電気接続されるとしたが、これに限ることはなく、例えば、シールド部１３と電気的に接続されるとしても構わない。この構成の場合には、シールド部１３を搭載基板３のグランド用の配線に容易に落とすことができ、このシールド部１３の配線取り出しの設計自由度の向上も図ることができる。

なお、上述した全ての実施形態の半導体装置は、集積回路基板７に半導体チップ９を動作させる集積回路を形成して構成されているが、集積回路基板７の搭載面積の縮小を考慮しない場合には、図６に示す第５の実施形態のように、上記集積回路を別途電子部品６３により構成して、この電子部品６３を集積回路基板６５の表面６５ａに配するとしてもよい。電子部品６３には、半導体チップ９と同様のバンプ電極６９が複数形成されており、各バンプ電極６９は集積回路基板６５の表面６５ａに形成された複数のパッド７１と電気的に接続されている。

また、この第５実施形態に係る半導体装置６１は、樹脂部３３（図２参照）を形成する代わりに、搭載基板３の表面３ａに配された被覆蓋体７３を設けて構成されている。
被覆蓋体７３は、集積回路基板６５、半導体チップ９及び電子部品６３を覆うように配されている。この被覆蓋体７３は、搭載基板３の表面３ａから厚さ方向に離間した位置に配される略板状の上端壁部７５と、上端壁部７５の周縁から搭載基板３の表面３ａに向けて突出する側壁部７７と、上端壁部７５から搭載基板３の表面３ａから離間する方向に突出する略筒状の開口部７９とを備えている。すなわち、この被覆蓋体７３は、これら上端壁部７５及び側壁部７７により側壁部７７の先端部側に開口する略凹状に形成されている。

したがって、側壁部７７の先端部を搭載基板３の表面３ａに配した状態においては、搭載基板３の表面３ａと、上端壁部７５及び側壁部７７の内面とにより中空の外側空洞部Ｓ２が画定される。なお、この状態において、上端壁部７５及び側壁部７７の内面は、外側空洞部Ｓ２内に配された半導体チップ９やワイヤー２１等に触れないように位置している。
略筒状の開口部７９は、外側空洞部Ｓ２を半導体装置６１の外方空間に露出させる役割を果たしており、半導体チップ９のダイヤフラム９ａが、外側空洞部Ｓ２及び開口部７９を介して外方空間に連通する位置に配されることになる。なお、図示例では、ダイヤフラム９ａ自体が開口部７９から外方空間に露出しているが、例えば、ダイヤフラム９ａが直接外方空間に露出しないように、開口部７９をズラして形成してもよい。

また、被覆蓋体７３の外側には樹脂モールド部８１が形成されており、この樹脂モールド部８１によって被覆蓋体７３と搭載基板３とが一体的に固定されている。これら被覆蓋体７３及び樹脂モールド部８１により、ダイヤフラム９ａを外方空間に連通させるように、集積回路基板６５及び半導体チップ９を覆う被覆部８３が構成されている。

上記の半導体装置６１によれば、被覆蓋体７３及び樹脂モールド部８１により集積回路基板６５及び半導体チップ９が覆われているため、半導体チップ９や集積回路基板６５を容易に保護することができる。すなわち、半導体チップ９や集積回路基板６５に触れることなく、半導体装置３１を容易に取り扱うことができる。

なお、この第５の実施形態において、搭載基板３及び被覆蓋体７３は、樹脂モールド部８１により一体的に固定されるとしたが、これに限ることはなく、例えば、被覆蓋体７３の側壁部７７の先端部を搭載基板３の表面３ａに固着させることで、相互に固定されるとしても構わない。この場合には、被覆蓋体７３のみにより、集積回路基板６５及び半導体チップ９を覆う被覆部が構成されることになる。

なお、上述した全ての実施形態において、半導体チップ９と集積回路基板７，６５とは、半導体チップ９の対向面９ｂから突出するバンプ電極１９により電気接続されるとしたが、これに限ることはなく、少なくとも半導体チップ９の対向面９ｂと集積回路基板７，６５の表面７ａ，６５ａとの間で電気接続されていればよい。すなわち、例えば、集積回路基板７，６５に、その表面７ａ，６５ａから突出する同様のバンプ電極を形成し、半導体チップ９の対向面９ｂにこのバンプ電極と接合するパッドを形成するとしても構わない。

また、半導体チップ９と集積回路基板７，６５とは、バンプ電極１９を利用して電気接続されるとしたが、これに限らず、例えば、ワイヤーボンディングにより相互に電気接続されるとしても構わない。この構成の場合には、半導体チップ９の対向面９ｂと集積回路基板７，６５の表面７ａ，６５ａとの間に銀ペースト等の接着剤を介して相互に固定すればよい。
さらに、半導体チップ９は集積回路基板７，６５の配線部を介して搭載基板３に電気接続されるとしたが、これに限らず、例えば、半導体チップ９と搭載基板３とをワイヤーボンディング等により直接電気接続するとしてもよい。

また、搭載基板３は多層配線基板からなるとしたが、これに限ることはなく、例えば、金属製薄板にステージ部とその周囲に配された複数のリードを形成した所謂リードフレームであってもよい。この場合には、ステージ部の表面に集積回路基板７，６５を固定すると共に、集積回路基板７，６５のパッド１７と前述のリードとをワイヤーボンディング等により電気的に接続すればよい。

さらに、半導体チップ９は、ダイヤフラム９ａを備えた音圧センサチップからなるとしたが、これに限ることはなく、少なくとも半導体チップ９を構成するダイヤフラム９ａのような可動部分を有していればよい。したがって、半導体チップは、例えば、半導体装置１の外部空間の圧力や圧力変化を計測する圧力センサチップであってもよい。

以上、本発明の実施形態について図面を参照して詳述したが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。

この発明の第１の実施形態に係る半導体装置を搭載基板に搭載した状態を示す側断面図である。 この発明の他の実施形態に係る半導体装置を搭載基板に搭載した状態を示す側断面図である。 この発明の第２の実施形態に係る半導体装置を搭載基板に搭載した状態を示す側断面図である。 この発明の第３の実施形態に係る半導体装置を搭載基板に搭載した状態を示す側断面図である。 この発明の第４の実施形態に係る半導体装置を搭載基板に搭載した状態を示す側断面図である。 この発明の第５の実施形態に係る半導体装置を搭載基板に搭載した状態を示す側断面図である。

符号の説明

１，３１，４１，５１，６１・・・半導体装置、７，６５・・・集積回路基板、７ａ，６５ａ・・・表面、７ｂ・・・裏面、９・・・半導体チップ、９ａ・・・ダイヤフラム、９ｂ・・・対向面、９ｃ・・・表面、１１・・・貫通孔（凹部）、１３・・・シールド部、２３・・・穴（凹部）、３３・・・樹脂部（被覆部）、４３・・・シールド層、５３・・・貫通電極部、７３・・・被覆蓋体、８３・・・被覆部

Claims (10)

1. シリコンから形成され、圧力変動に応じて振動する薄膜状のダイヤフラムを備えた半導体チップが、シリコンからなる集積回路基板の表面に実装されていることを特徴とする半導体装置。
2. 前記半導体チップと前記集積回路基板とが相互に電気接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記電気接続が、前記集積回路基板の表面と、これに対向する前記半導体チップの対向面との間で半田により行われることを特徴とする請求項２に記載の半導体装置。
4. 前記集積回路基板が、前記半導体チップを動作させるための集積回路を含んで構成されていることを特徴とする請求項２又は請求項３に記載の半導体装置。
5. 前記集積回路基板に、その表面から裏面まで厚さ方向に貫通する導電性の貫通電極部が形成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
6. 前記集積回路基板に、その表面から窪む凹部が形成され、
   前記ダイヤフラムが、前記凹部を覆うように配されていることを特徴とする請求項１から請求項５のいずれか１項に記載の半導体装置。
7. 前記集積回路基板のうち、少なくとも前記半導体チップと厚さ方向に重なる領域に、前記集積回路基板の表面に沿って導電性を有するシールド部が形成されていることを特徴とする請求項１から請求項６のいずれか１項に記載の半導体装置。
8. 前記集積回路基板の表面と同じ方向に面する前記半導体チップの表面に、導電性を有するシールド層が設けられていることを特徴とする請求項１から請求項７のいずれか１項に記載の半導体装置。
9. 前記ダイヤフラムが外方空間に連通するように、少なくとも前記半導体チップ及び前記集積回路基板の周囲を覆う被覆部を備えることを特徴とする請求項１から請求項８のいずれか１項に記載の半導体装置。
10. 前記被覆部が、前記半導体チップ及び前記集積回路基板を一体的に固定する樹脂部を備えることを特徴とする請求項９に記載の半導体装置。
    
    

Images