JP2007019221A - 半導体装置製造用基板、半導体装置の製造方法 - Google Patents

半導体装置製造用基板、半導体装置の製造方法 Download PDF

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Abstract


【課題】 半導体装置を簡便且つ確実に製造することを実現可能な半導体装置製造用基板を提供する。
【解決手段】 本発明の半導体装置製造用基板５０は、ウェーハ１と、該ウェーハ１上に形成された接着材層２とを具備し、前記ウェーハ１には、複数の半導体素子５と、該半導体素子５の周辺部に配設されてなるバンプ３と、同じく該半導体素子５の周辺部に配設されてなるアライメントマークとが形成されてなり、前記接着材層２は、前記各半導体素子５のうち前記バンプ３が配設された周辺部よりも、該バンプ３が配設されていない中央部において厚膜に形成されてなることを特徴とする。
【選択図】 図２

Description

本発明は、半導体装置製造用基板、及びそれを用いた半導体装置の製造方法に関する。
従来、異方性導電フィルムや非導電性フィルム等の接着フィルムを用いたフリップチップ実装方法は、基板側に接着フィルムを供給し、その上からバンプ付きのＩＣを加熱加圧ボンディングすることで接続する方法が一般的であった。
しかしながら、最近の高密度実装の要求から、できるだけ接着フィルムのはみ出し量を少なくし、ＩＣ近傍にも他の部品を搭載したり、実装領域を小さくしたいといった要望から、ウェーハ側に予め接着フィルムを供給し、ダイシングすることで、ＩＣと同サイズの接着フィルムで実装する方法が提案されている（例えば特許文献１）。
特開２００１−２３７２６８号公報
特許文献１のような手法によると、基板とＩＣのアライメント時には、ＩＣ側は接着フィルム越しにアライメントマークを検知することになる。しかしながら、このような場合、以下の課題を生じている。
通常、接着フィルムの厚さは、ＩＣ側に形成されたバンプの高さと、基板側に形成された配線の厚み分（ＩＣ−基板間ギャップ）を考慮して決定される。例えば、ガラス基板に実装するＣＯＧ（Chip on Glass）の場合、ガラス基板側の配線厚さはオングストロームオーダーの厚さなので、ほとんど考慮する必要が無く、バンプの高さ分を考慮して接着フィルムの厚さを決めれば良い。一方、ＣＯＢ（Chip on Board）の場合、配線の厚さ（数十μｍ）分、接着フィルムを厚く設けなければならない。その場合、接着フィルムを厚くした分、アライメント時のフリップチップボンダーのカメラ認識性が低下するといった問題が発生していた。
本発明は上記問題を解決するためになされたもので、半導体装置を簡便且つ確実に製造することを実現可能な半導体装置製造用基板と、これを用いた半導体装置の製造方法とを提供することを目的としている。
上記課題を解決するために、本発明の半導体装置製造用基板は、ウェーハと、該ウェーハ上に形成された接着材層とを具備する半導体装置製造用基板であって、前記ウェーハには、複数の半導体素子と、該半導体素子の周辺部に配設されたバンプと、同じく該半導体素子の周辺部に配設されたアライメントマークとが形成されてなり、前記接着材層は、前記各半導体素子のうち前記バンプが配設された周辺部に比して、該バンプが配設されていない中央部において厚膜に形成されてなることを特徴とする。
このような半導体装置製造用基板によると、ウェーハに形成した接着材層のうち、バンプが配設されていない半導体素子中央部に位置する接着材層が、バンプが配設された半導体素子周辺部における接着材層よりも厚膜で、接着材層が中央部において突出した形となるため、当該半導体素子を含む基板を、例えば所定の配線パターンを有した配線基板に実装する際、その突出部分を配線基板と対向させて実装を行うことで、該突出部分において確実な接着を実現できるようになる。一方、バンプの形成領域たる周辺部における接着材層は中央部に比して相対的に薄膜としているため、該周辺部に配設されたアライメントマークの検知性（視認性）が接着材層の介在によって低下する不具合も生じ難いものとなっている。その結果、本発明の半導体装置製造用基板によれば、上述したような配線基板に対して半導体素子を実装する際の接続信頼性と、アライメント時のマーク検知性（視認性）とを満足させることが可能となる。特に、配線基板の配線の厚さが大きい場合には、半導体素子の視認性を考慮した薄膜を均一に形成した接着材層では、配線基板と半導体素子との間に接着材層が充填されない領域（隙間）が発生し、密着性の低下から接続信頼性が低下する問題が生じ得る。しかしながら、本発明のように、中央部を相対的に厚膜（つまり凸形状）とした場合には、そのような隙間を埋め尽くすことが可能となり、密着性を向上させ、ひいては接続信頼性を獲得することができるのである。
上記のような半導体装置製造用基板において、前記接着材層は、前記ウェーハ上に均一な厚さで形成されてなる第１接着材層と、該第１接着材層上のうち前記半導体素子が形成された領域に選択的に形成されてなる第２接着材層とを含むものとすることができる。このように接着材層を積層型とした場合には、上述した膜厚の関係を有した接着材層を簡便に形成することができるようになる。具体的には、第１接着材層を形成した後に、第２接着材層を選択的にラミネートする方法、第１接着材層を形成した後にフォトリソグラフィにより第２接着材層を選択形成する方法等を採用することができる。
また、本発明の半導体装置製造用基板において、前記第１接着材層及び前記第２接着材層のうち、前記第１接着材層にのみ導電粒子が含有されてなるものとすることができる。このように第１接着材層にのみ導電粒子を含有させることで、半導体素子と配線基板との間を絶縁できる一方、バンプと配線との間の電気的接続を確実にとることが可能となる。
次に、上記課題を解決するために、本発明の半導体装置の製造方法は、上記半導体装置製造用基板を切断して、前記各半導体素子を個々に含む個片半導体素子を得る切断工程と、該個片半導体素子を、当該個片半導体素子に形成されてなる接着材層を介して、所定パターンの配線を具備した配線基板に実装する実装工程と、を含むことを特徴とする。このような半導体装置製造用基板を用いた半導体素子の実装は、非常に信頼性が高く、接続安定性に優れたものとなる。
なお、前記切断工程においては、前記半導体素子の周辺部において切断を行うものとすることができる。切断工程では、ウェーハと接着材を同時にダイシングすることで、半導体素子と接着材層の大きさが同一となり（つまり半導体素子の表面全体を接着材層が覆うこととなり）、半導体素子周辺に他の電子部品を搭載することが可能となるため、高密度実装を実現できるようになる。
また、前記実装工程において、前記個片半導体素子に形成されてなる接着材層のうちの前記厚膜の部分（突出部分）と、前記配線基板のうち前記配線が形成されていない部分とを対向させた状態で、当該個片半導体素子を配線基板に実装させることができる。この場合、周辺部においてバンプと配線基板の配線とが接続される一方、突出部分において当該半導体素子と配線基板とが隙間を形成することなく確実に密着して、接続安定性を確保することができるようになる。
以下、本発明の実施形態につき、図面を参照して説明する。なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
図１は、本発明の半導体装置製造用基板の一実施形態を示す平面模式図、図２は、図１のＡ−Ａ’断面模式図である。図１及び図２に示す半導体装置製造用基板５０は、複数の半導体素子５を備えるウェーハ１を基材として構成されている。なお、ここではウェーハ１はシリコンを用いて構成した。
ウェーハ１の表面にはバンプ３が形成され、詳しくは該バンプ３が各半導体素子５の周辺部に配設されてそれぞれペリフェラル型の半導体素子５を構成している。また、バンプ３を含むウェーハ１上には接着材層２が形成され、該接着材層２はウェーハ１の全面にベタ状の均一な膜厚で形成された第１接着材層２ａと、該第１接着材層２ａ上に所定パターンで形成された島状の第２接着材層２ｂとから構成されている。
ここで、接着材層２は加熱加圧により接着が可能な熱硬化型の接着材からなり、本実施形態では第１接着材層２ａと第２接着材層２ｂとでは異なる種類の接着材が採用されている。このような熱硬化型接着材としては、例えばエポキシ樹脂、アクリル樹脂などを主材とする接着材等を用いることができ、例えば第１接着材層２ａをエポキシ樹脂により構成し、第２接着材層２ｂをアクリル樹脂により構成することができる。なお、第２接着材層２ｂの存在により、当該接着材層２が突出形状となるのであれば、特に材質に制限はなく、第１接着材層２ａと第２接着材層２ｂとで同種の接着材を用いることも可能である。
また、第２接着材層２ｂは、各半導体素子５のバンプ３が形成されていない領域、つまり各半導体素子５の中心側領域に配設されている。このように第２接着材層２ｂが半導体素子５の中心側（中央部）に選択形成されてなることで、接着材層２は、各半導体素子５のうちバンプ３が配設された周辺部に比して、該バンプ３が配設されていない中心側において厚膜に形成されている。すなわち、各半導体素子５において、接着材層２は半導体素子５の周辺部において薄膜（例えば３０μｍ）に、半導体素子５の中心側において厚膜（例えば２０μｍ）に形成され、結果的に該接着材層２は半導体素子５の中心側において突出部分を含む形で構成されている。
また、第１接着材層２ａ及び第２接着材層２ｂのうち、第１接着材層２ａにのみ導電粒子６が含有されている。このような導電粒子６の含有により、当該半導体装置製造用基板５０を配線基板等に接着させた場合に、当該配線とバンプ３とを電気的に接続させることが可能となる。
なお、バンプ３は、ここではめっきにて形成した金バンプを採用しているが、ニッケルを積み上げた後に金をめっきしてなるものを採用しても良い。
次に、半導体装置製造用基板５０を製造する方法について図３を参照しつつ説明する。
まず、図３（ａ）に示すように、シリコンの半導体結晶からなるウェーハ１上にバンプ３を所定パターンで形成して、同一構成の半導体素子５を複数形成する。ここでは、めっきにて形成した金バンプを形成するものとしているが、ボールバンプを採用することも可能である。
続いて、ウェーハ１上に接着材層２を形成する（図２（ｂ））。ここでは、接着材層２が凸状パターンを有するように以下の方法で形成した。
つまり、エポキシ樹脂からなるフィルム樹脂をウェーハ１の全面にラミネートして第１接着材層２ａを形成した後、アクリル樹脂からなる接着フィルムを各半導体素子５毎に形成するために所定の母材に配列させ、これを用いて一括ラミネートする。
なお、このようなラミネートにより接着材層２を形成する場合には、第１接着材層２ａと第２接着材層２ｂとで同じ材質の接着材を用いることもでき、例えばそれぞれエポキシ樹脂からなるフィルム樹脂を全面ベタ状に形成した後、その上に所定のパターンにて該フィルム樹脂の個片を形成するものとすることができる。また、ラミネートに際しては、減圧状態で行うことが好ましい。減圧状態で行うことで、ウェーハ１と接着材層２との間に気泡が混入する不具合発生を防止することができるからである。
或いは、感光性樹脂を使用して、第１接着材層２ａを全面ベタ状に形成した後、第２接着材層２ｂも同様にベタ状に形成し、これを露光によりパターニングして接着材層２を突出形状化することもできる。この場合は、第１接着材層２ａが、第２接着材層２ｂの露光時に耐光性を有している材料であることが必要であり、第１接着材層２ａ及び第２接着材層２ｂはそれぞれ異なる接着材を用いることが必要である。
また、例えば図９に示すように、接着材層２を単一の材料で形成する場合、フォトリソグラフィ法を用いたマスクエッチングにより突出形状を得ることができる。具体的には、接着材をウェーハ１の全面にベタ状に形成した後、各半導体素子５の中央部（つまり突出形状を形成したい部分）をマスクし、当該接着材をエッチングすることで図９に示した構成の接着材層２を形成することが可能である。
次に、上記半導体装置製造用基板５０を用いた半導体装置の製造方法について、図４及び図５を参照しつつ説明する。
まず、図４に示すように、上述の半導体装置製造用基板５０をダイシングする。具体的には、ダイヤモンドカッター３０を用いて、半導体素子５の境界線（切断ライン）４５に沿ってウェーハ１及び接着材層２を一括で切断するものとしており、該ダイシングにより図５に示すような個片半導体素子１５が得られる。なお、境界線４５は実際に線引きされたものではなく、アライメントマーク４０（図１参照）による位置合わせにより一義的に決まる仮想の切断ラインのことを言うものである。
なお、個片半導体素子１５は、バンプ３を含むウェーハ１を覆うように接着材層２が形成されてなり、該接着材層２は第１接着材層２ａ上に凸状となる第２接着材層２ｂが形成されている。その結果、該接着材層２は、上述の通りバンプ３を有する周辺部で薄膜に、中心側で厚膜に形成されている。
続いて、図５に示すような所定のパターンを有した配線１１を備える配線基板１０上に、個片半導体素子１５を実装させる。ここでは、配線基板１０と個片半導体素子１５とを上述の接着材層２を介して接着させるものとしている。
具体的には、配線基板１０と個片半導体素子１５とをアライメントした後、配線基板１０のうち配線１１が形成されていない領域（配線非形成領域）１２と接着材層２の突出部分（つまり第２接着材層２ｂ）とを対向させた状態で、当該配線基板１０と個片半導体素子１５を接着させる。なお、アライメントは図１に示したアライメントマーク４０を参照しつつ行うものとし、また、接着は、基板１０と素子１５とが接触した状態のものを加熱することで、接着材層２を溶融させることにより行うものとしている。
このような実装方法により、図６に示したような半導体素子１５が実装された半導体装置１００が製造される。製造された半導体装置１００は、バンプ３と配線１１との電気的接続に優れ、基板１０と半導体素子１５との密着性も優れたものとなる。
特に、配線基板１０に形成する配線１１の厚さが大きい場合、図７に示すようにアリメントマーク４０（図１参照）の検知性（視認性）を考慮した厚さの均一な接着材層２２を形成すると、配線基板１０と接着材層２２との間に当該接着材層２２が充填されない領域（隙間）が形成される。このように半導体素子１５と配線基板１０との間に隙間が形成されるような実装では、該隙間により密着性が低下し、接続信頼性が低下する場合がある。しかしながら、上述した方法により製造される半導体装置１００（図６参照）によれば、第２接着材層２ｂが突出形状を有してなるため、半導体素子１５と配線基板１０との間に隙間が形成されることもなく、確実に接着を行うことが可能となるのである。
なお、上述のように配線１１の厚さが大きい場合において、電気的接続性と基板−素子間接続性とを兼ね備えさせるためには、例えば図８に示すような方法を採用することもできる。つまり、配線基板１０の配線１１が形成されていない領域１２に接着材層２ｄを配置する一方（接着材層２ｄは配線１１よりも厚く形成する）、半導体素子１５には厚さの均一な接着材層２ａを形成し、接着材層２ｄと接着材層２ａとを対向させて接着を行うものとすることができる。このような実装方法であっても、領域１２には隙間が形成されず、基板−素子間に隙間が形成される不具合発生を防止することができるようになる。
本実施形態の半導体装置製造用基板の平面模式図。 図１のＡ−Ａ’断面模式図。 半導体装置製造用基板の一製造工程例を示す断面模式図。 半導体装置製造用基板の切断工程の一例を示す断面模式図。 実装工程の一例を示す断面模式図。 図１の半導体装置製造用基板を用いて製造された半導体装置の一例を示す断面模式図。 図６の半導体装置の効果を示すための説明図。 実装工程の一変形例を示す断面模式図。 半導体装置製造用基板の一変形例を示す断面模式図。
符号の説明
１…ウェーハ、２…接着材層、２ａ…第１接着材層、２ｂ…第２接着材層、３…バンプ、５…半導体素子、４０…アライメントマーク、５０…半導体装置製造用基板

Claims (4)

  1. ウェーハと、該ウェーハ上に形成された接着材層とを具備する半導体装置製造用基板であって、
    前記ウェーハには、複数の半導体素子と、該半導体素子の周辺部に配設されたバンプと、同じく該半導体素子の周辺部に配設されたアライメントマークとが形成されており、
    前記接着材層は、前記各半導体素子のうち前記バンプが配設された周辺部に比して、該バンプが配設されていない中央部において厚膜に形成されてなることを特徴とする半導体装置製造用基板。
  2. 前記接着材層は、前記ウェーハ上に均一な厚さで形成された第１接着材層と、該第１接着材層上のうち前記半導体素子の中央部に選択的に形成されてなる第２接着材層とを含むことを特徴とする請求項１に記載の半導体装置製造用基板。
  3. 前記第１接着材層及び前記第２接着材層のうち、前記第１接着材層にのみ導電粒子が含有されてなることを特徴とする請求項２に記載の半導体装置製造用基板。
  4. 請求項１ないし３のいずれか１項に記載の半導体装置製造用基板を用いた半導体装置の製造方法であって、
    前記半導体装置製造用基板を切断して、前記各半導体素子を個々に含む個片半導体素子を得る切断工程と、
    該個片半導体素子を、当該個片半導体素子に形成されてなる前記接着材層を介して、所定パターンの配線を具備した配線基板に実装する実装工程と、を含むことを特徴とする半導体装置の製造方法。
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