JP2007019186A - 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 - Google Patents
終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 Download PDFInfo
- Publication number
- JP2007019186A JP2007019186A JP2005197931A JP2005197931A JP2007019186A JP 2007019186 A JP2007019186 A JP 2007019186A JP 2005197931 A JP2005197931 A JP 2005197931A JP 2005197931 A JP2005197931 A JP 2005197931A JP 2007019186 A JP2007019186 A JP 2007019186A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- elements
- nth
- interface circuit
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
- G06F13/4086—Bus impedance matching, e.g. termination
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】 インターフェース回路に設けられる終端抵抗132は、互いに並列接続された第1〜第Nの抵抗素子140−1〜140−Nと、各々が第1〜第Nの抵抗素子のうちのn(1≦n<N)個の各々とそれぞれ直列接続された第1〜第nの切断素子142−1〜12−nとを含む。第1〜第nの切断素子142−1〜142−nの何れかを切断して、絶対値精度が求められる終端抵抗132の抵抗値を調整する。
【選択図】 図8
Description
図1(A)は、表示ドライバ20(広義には集積回路装置)が実装された表示パネル10を示す。本実施形態では、表示ドライバ20や、表示ドライバ20が実装された表示パネル10を小型電子機器(図示せず)に搭載することができる。小型電子機器には例えば携帯電話、PDA、表示パネルを有するデジタル音楽プレーヤー等がある。表示パネル10は例えばガラス基板10A上に複数の表示画素が形成される。その表示画素に対応して、Y方向に伸びる複数のデータ線(図示せず)及びX方向に伸びる走査線(図示せず)が表示パネル10に形成される。本実施形態の表示パネル10に形成される表示画素は液晶素子であるが、これに限定されず、EL(Electro-Luminescence)素子等の発光素子であってもよい。また、表示画素はトランジスタ等を伴うアクティブ型であっても、トランジスタ等を伴わないパッシブ型であっても良い。例えば、表示領域12にアクティブ型が適用された場合、液晶画素はアモルファスTFTであっても良いし、低温ポリシリコンTFTであっても良い。
図4は、高速シリアルインターフェース50及びそれに対応する入力パッド領域30の拡大平面図である。高速シリアルインターフェース回路50には、表示ドライバ20の長辺ILの中央領域にバイアス回路60が設けられ、例えばバイアス回路60の両側に2つずつ、計4つの第1〜第4の受信回路62,64,66,68が設けられている。第1〜第4の受信回路62〜68には、バイアス回路60より定電圧が供給される。
図4に示す第1〜第4の受信回路62〜68の各々は、図7に示すように、DP信号線134とDM信号線136が接続された差動コンパレータ130を有し、DM信号線134及びDP信号線136間には終端抵抗132を有する。この終端抵抗132は、例えば規格上100Ωの絶対値精度が求められる。終端抵抗とは、配線の終端に取り付けられる抵抗であって、終端での信号の反射(不要反射)を防止して、信号波形の乱れを防止するものである。つまり、終端抵抗は、信号源インピーダンスと負荷インピーダンスとのマッチングを行うものである。
図7を用いて、四端子法による例えば第1の受信回路60の終端抵抗132の測定方法について説明する。第1の受信回路60のための4つのバンプ80〜86に第1〜第4のプローブ針200〜203の各1本をそれぞれを接触させる。第1,第4のプローブ針200,203には電流源210が接続される。電流源210からの電流Aは、第4のプローブ針203→パッド86→パッド84→DP配線134→終端抵抗132→DM配線136→バンプ82→バンプ80→第1のプローブ針200へと流れる。このとき、終端抵抗132での降下電圧Vが、パッド82,84及び第2,第3のプローブ針201,202介して電圧計220にて計測される。よって、終端抵抗132の抵抗値R=V/Aにより求められる。特に、電流Aを実動作時と同じ3mA程度に設定して、終端抵抗132の抵抗値を精度よく測定できる。
上記のように、本発明の実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。
Claims (13)
- 終端抵抗を備えたインターフェース回路において、
前記終端抵抗は、
互いに並列接続された第1〜第N(Nは2以上の整数)の抵抗素子と、
各々が、前記第1〜第Nの抵抗素子のうちのn(1≦n<N)個の各々とそれぞれ直列接続された第1〜第nの切断素子と、
を含むことを特徴とするインターフェース回路。 - 請求項1において、
前記終端抵抗の設計値をMΩとし、前記第1〜第Nの抵抗素子の各抵抗値の設計値をLΩとし、L/N<M<L/(N−n)が成立することを特徴とするインターフェース回路。 - 請求項1または2において、
前記第1〜第nの切断素子の各々は最上層の金属層にて形成され、前記第1〜第nの切断素子を平面視で囲んで、最下層の金属層から前記最上層の金属層にて重ねて形成される環状配線が設けられ、前記第1〜第nの切断素子の各々の両端には、前記最下層の金属層の下方に位置する非金属配線層により形成される第1,第2の非金属抵抗素子が接続されていることを特徴とするインターフェース回路。 - 請求項3において、
前記第1〜第nの切断素子の各々の一端に接続された前記第1の非金属抵抗素子の抵抗値の桁数に対して、前記第1〜第Nの抵抗素子の各抵抗値は2桁以上大きな抵抗値であることを特徴とするインターフェース回路。 - 請求項4において、
各々が前記第1〜第Nの抵抗素子の一つをそれぞれ有するN本の並列ラインと並列に、k(kは自然数)本のスペアラインが接続され、前記k本のスペアラインの一端は配線されず、前記k本のスペアラインの各々に、前記第1〜第Nの抵抗素子の一つと設計上で同じ抵抗値をそれぞれ有するスペア抵抗素子が設けられていることを特徴とするインターフェース回路。 - 請求項5において、
前記第1〜第nの切断素子の各々の他端が共通接続された前記非金属配線層により、前記第2の非金属抵抗素子が形成されていることを特徴とするインターフェース回路。 - 請求項6において、
前記第1〜第nの切断素子が接続されない(N−n)本の前記並列ラインと前記k本のスペアラインとの各々に、前記第1の非金属抵抗素子と設計上で同じ抵抗値を有する第3の非金属抵抗素子が接続されていることを特徴とするインターフェース回路。 - 請求項1乃至7のいずれかにおいて、
前記第1〜第nの切断素子の一つをそれぞれ有するn本の並列ラインと、残りの(N−n)本の並列ラインとを有し、前記N本の並列ラインの配列ピッチは、前記(N−n)本の配列ピッチよりも大きく、前記第1〜第Nの抵抗素子のうち、前記第1〜第nの切断素子にそれぞれ直列接続されるn個の抵抗素子間には、前記第1〜第nの切断素子に接続されないダミー抵抗素子が形成されていることを特徴とするインターフェース回路。 - 請求項1乃至8のいずれかに記載のインターフェース回路と、
差動信号対の一方が入力される第1の信号端子と、
前記差動信号対の他方が入力される第2の信号端子と、
前記第1の信号端子に接続された第1の信号線と、
前記第2の信号端子に接続された第2の信号線と、
を有し、
前記終端抵抗は、前記第1,第2の信号線間に接続されていることを特徴とする集積回路装置。 - 請求項9において、
前記第1の信号端子は、2本のプローブ針の各1本が接触される互いに導通された2つの第1のパッドを有し、
前記第2の信号端子は、2本のプローブ針の各1本が接触される互いに導通された2つの第2のパッドを有することを特徴とする集積回路装置。 - 請求項10において、
前記2つの第1のパッド及び前記2つの第2のパッドの配列される方向を第1の方向としたとき、前記第1〜第Nの抵抗素子は前記第1の方向に沿って配列されていることを特徴とする集積回路装置。 - 請求項11において、
前記第1〜第Nの抵抗素子が前記第1の方向に沿って配列された領域の長さは、前記2つの第1のパッド及び前記2つの第2のパッドが前記第1の方向に沿って配列された領域の長さよりも短いことを特徴とする集積回路装置。 - 請求項9乃至12のいずれかに記載の集積回路装置を有する電子機器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005197931A JP4561504B2 (ja) | 2005-07-06 | 2005-07-06 | 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 |
US11/428,507 US7405587B2 (en) | 2005-07-06 | 2006-07-03 | Interface circuit with a terminator and an integrated circuit and an electronic equipment having the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005197931A JP4561504B2 (ja) | 2005-07-06 | 2005-07-06 | 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007019186A true JP2007019186A (ja) | 2007-01-25 |
JP4561504B2 JP4561504B2 (ja) | 2010-10-13 |
Family
ID=37617745
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005197931A Expired - Fee Related JP4561504B2 (ja) | 2005-07-06 | 2005-07-06 | 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7405587B2 (ja) |
JP (1) | JP4561504B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7714607B2 (en) | 2006-10-12 | 2010-05-11 | Seiko Epson Corporation | Resistor circuit, interface circuit including resistor circuit, and electronic instrument |
JP2015038989A (ja) * | 2009-11-05 | 2015-02-26 | ローム株式会社 | 信号伝達回路装置、半導体装置とその検査方法及び検査装置、並びに、信号伝達装置及びこれを用いたモータ駆動装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20090121470A (ko) * | 2008-05-22 | 2009-11-26 | 주식회사 하이닉스반도체 | 임피던스 교정 회로를 포함하는 반도체 메모리 장치 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01162360A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 終端抵抗内蔵集積回路 |
JPH09331021A (ja) * | 1996-06-11 | 1997-12-22 | Mitsumi Electric Co Ltd | 抵抗回路及びその調整方法 |
JPH11265979A (ja) * | 1997-12-18 | 1999-09-28 | Lucent Technol Inc | 制御されたインピーダンスを有する集積回路 |
JP2003086687A (ja) * | 2001-09-13 | 2003-03-20 | Seiko Epson Corp | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5151611A (en) * | 1990-12-10 | 1992-09-29 | Westinghouse Electric Corp. | Programmable device for integrated circuits |
US5510727A (en) * | 1994-06-27 | 1996-04-23 | Micro Linear Corporation | Optimized active SCSI termination technique |
JP2003270299A (ja) | 2002-03-13 | 2003-09-25 | Mitsubishi Electric Corp | 半導体デバイスのテスト装置、およびテスト方法 |
-
2005
- 2005-07-06 JP JP2005197931A patent/JP4561504B2/ja not_active Expired - Fee Related
-
2006
- 2006-07-03 US US11/428,507 patent/US7405587B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01162360A (ja) * | 1987-12-18 | 1989-06-26 | Fujitsu Ltd | 終端抵抗内蔵集積回路 |
JPH09331021A (ja) * | 1996-06-11 | 1997-12-22 | Mitsumi Electric Co Ltd | 抵抗回路及びその調整方法 |
JPH11265979A (ja) * | 1997-12-18 | 1999-09-28 | Lucent Technol Inc | 制御されたインピーダンスを有する集積回路 |
JP2003086687A (ja) * | 2001-09-13 | 2003-03-20 | Seiko Epson Corp | 半導体装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7714607B2 (en) | 2006-10-12 | 2010-05-11 | Seiko Epson Corporation | Resistor circuit, interface circuit including resistor circuit, and electronic instrument |
JP2015038989A (ja) * | 2009-11-05 | 2015-02-26 | ローム株式会社 | 信号伝達回路装置、半導体装置とその検査方法及び検査装置、並びに、信号伝達装置及びこれを用いたモータ駆動装置 |
Also Published As
Publication number | Publication date |
---|---|
JP4561504B2 (ja) | 2010-10-13 |
US20070007994A1 (en) | 2007-01-11 |
US7405587B2 (en) | 2008-07-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4910319B2 (ja) | インターフェース回路を内蔵した集積回路装置及び電子機器 | |
US7277298B2 (en) | Multi-terminal device and printed wiring board | |
TWI389605B (zh) | 電子裝置 | |
US10470296B2 (en) | Printed circuit board, printed wiring board, and differential transmission circuit | |
JP7299691B2 (ja) | 半導体パッケージ及びこれを含む半導体モジュール | |
US7557646B2 (en) | Semiconductor device with non-intersecting power and ground wiring patterns | |
JP4561504B2 (ja) | 終端抵抗を備えたインターフェース回路並びにそれを内蔵した集積回路装置及び電子機器 | |
JP4604887B2 (ja) | バンプを有する集積回路装置及び電子機器 | |
TWI730489B (zh) | 電路板及應用其的電子裝置 | |
JP2008182062A (ja) | 半導体装置 | |
JP5051836B2 (ja) | 半導体装置およびその設計方法 | |
US20050133255A1 (en) | Method and apparatus for trace shielding and routing on a substrate | |
TWI421986B (zh) | A semiconductor device and an electronic device using the same | |
US11069586B2 (en) | Chip-on-film package | |
US7663894B2 (en) | Multilayer printed wiring board | |
CN107801291B (zh) | 静电放电保护装置及静电放电的保护方法 | |
JP2007258718A (ja) | 基板の両面に実装可能な集積回路装置及び電子機器 | |
TWI754963B (zh) | 觸控裝置 | |
TWI701451B (zh) | 軟性電路板之輔助量測線路 | |
JP3954415B2 (ja) | 配線用補助パッケージ | |
TWI413777B (zh) | Multi - power circuit board and its application probe card | |
JP2012204575A (ja) | 半導体装置 | |
JP2007129122A (ja) | 半導体装置 | |
TWI593323B (zh) | 電路佈局方法以及兩層式印刷電路板 | |
CN113534991A (zh) | 检测装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100413 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100614 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100706 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100719 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130806 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |