JP2006511966A5 - - Google Patents

Claims (36)

1. 第一の欠陥密度と、第一のドーピングレベルとを有する出発半導体基板を選択する工程；
   前記出発半導体基板上に、前記第一の欠陥密度以下の第二の欠陥密度を有する半導体層を形成する工程；
   前記半導体層は、前記出発半導体基板に最も近い第一の表面において、前記第一のドーピングレベル以下の第二のドーピングレベルを有するように、形成の際にドープされる、
   前記第一の表面と反対側の、前記半導体層の第二の表面に動的素子を形成する工程；そして
   前記出発半導体基板を除去する工程：
   を含む、半導体素子の作製法。
2. 形成の際、前記半導体層において、ドーピングレベルを制御する工程：
   をさらに含む、請求項１に記載の方法。
3. 前記ドーピングレベルを、前記半導体層を前記第二のドーピングレベルで均一にドープするように制御する、請求項２に記載の方法。
4. 前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１に記載の方法。
5. 前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１に記載の方法。
6. 前記半導体層をＡｌＧａＡｓＰから作る、請求項５に記載の方法。
7. 前記出発半導体基板が、５００ｃｍ ^-2 未満のエッチピット密度の値を有する、請求項１に記載の方法。
8. 形成の際、前記半導体層においてドーピングレベルを制御する工程：
   をさらに含む、請求項７に記載の方法。
9. 前記半導体層を、前記第二のドーピングレベルで、均一にドープする、請求項８に記載の方法。
10. 前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項７に記載の方法。
11. 前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項７に記載の方法。
12. 前記半導体層を、ＡｌＧａＡｓＰから作る、請求項１１に記載の方法。
13. 前記動的素子を形成する工程が、前記半導体層の前記第二の表面の光学利得キャビティーを形成すること、を含み、
    前記光学利得キャビティーは、前記半導体層を通して発光するように配置されている、請求項１に記載の方法。
14. 形成の際、前記半導体層においてドーピングレベルを制御する工程：
    をさらに含む、請求項１３に記載の方法。
15. 前記ドーピングレベルを、前記半導体層を前記第二のドーピングレベルで均一にドープするように制御する、請求項１４に記載の方法。
16. 前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１３に記載の方法。
17. 前記出発半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１３に記載の方法。
18. 前記半導体層をＡｌＧａＡｓＰから作る、請求項１７に記載の方法。
19. 前記出発半導体基板を除去する工程の後、前記半導体層の前記第一の表面に、光学的アパーチュアを形成する工程；そして
    拡張光キャビティーを形成するように、前記半導体層の前記第一の表面に対して外部ミラー／レンズを配置する工程；
    をさらに含む、請求項１３に記載の方法。
20. 形成の際、前記半導体層においてドーピングレベルを制御する工程：
    をさらに含む、請求項１９に記載の方法。
21. 前記半導体層を、前記第二のドーピングレベルで均一にドープする、請求項２０に記載の方法。
22. 前記出発半導体基板及び前記半導体層をＧａＡｓから作る、請求項１９に記載の方法。
23. 前記半導体基板をＧａＡｓから作り、そして前記半導体層を単結晶材料のエピタキシャル成長から作る、請求項１９に記載の方法。
24. 前記半導体層をＡｌＧａＡｓＰから作る、請求項２３に記載の方法。
25. 前記第二のドーピングレベルが、５×１０¹⁶ｃｍ^-3〜５×１０¹⁷ｃｍ^-3である、請求項２１に記載の方法。
26. 前記ドーピングレベルが、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、請求項２０に記載の方法。
27. 前記半導体層を形成させる前に、前記出発半導体基板上にエッチング停止層を形成する工程：
    ここで、前記エッチング停止層は、前記出発半導体基板及び前記半導体層と異なる材料で構成される、
    をさらに含む、請求項１に記載の方法。
28. 前記出発半導体基板を除去する工程の後、前記エッチング停止層を取り除く工程：
    をさらに含む、請求項２７に記載の方法。
29. 前記動的素子上に第一の電気接点を形成する工程；
    前記半導体層の第二の表面に電気接触するように、第二の電気接点を形成する工程：
    前記第一及び第二の電気接点は、前記半導体層の同じ側に形成される、
    をさらに含む、請求項１に記載の方法。
30. 形成の際に、前記半導体層のドーピングレベルを制御する工程：
    前記ドーピングレベルは、前記半導体層を前記第二のドーピングレベルで均一にドープするように制御される、
    をさらに含む、請求項２９に記載の方法。
31. 形成の際、前記半導体層に関してドーピングレベルを制御する工程：
    前記ドーピングレベルは、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、
    をさらに含む、請求項２９に記載の方法。
32. 前記ドーピングレベルが、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、請求項２に記載の方法。
33. 前記動的素子を形成する工程が、
    前記光学利得キャビティー上に第一の電気接点を形成する工程；そして
    前記半導体層の第二の表面に電気接触するように、第二の電気接点を形成する工程：
    前記第一及び第二の電気接点は、前記半導体層の同じ側に形成される、
    をさらに含む、請求項１３に記載の方法。
34. 形成の際、前記半導体層に関してドーピングレベルを制御する工程：
    前記ドーピングレベルは、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、
    をさらに含む、請求項３３に記載の方法。
35. 形成の際、前記半導体層に関してドーピングレベルを制御する工程：
    前記ドーピングレベルは、前記半導体層の大部分の厚さを第二のドーピングレベルでドープし、そして前記第二の表面に近接する前記半導体層領域を、第三のより高いドーピングレベルでドープするように制御される、
    をさらに含む、請求項１３に記載の方法。
36. 前記出発半導体基板を除去する工程の後、前記半導体層の前記第一の表面に反射防止層を形成する工程：
    をさらに含む、請求項１９に記載の方法。