JP2006508481A - 電気的に絶縁された読み出し及び書き込み回路を有するｍｒａｍアーキテクチャ - Google Patents

Abstract

磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）（２００）は、個別の読み出し（ＲＷＬＯ，ＲＧＢＬＯ）経路及び書き込み（ＷＢＬＯ，ＷＷＬＯ）経路を有する。この構成によれば、特定ラインに関して読み出し機能と書き込み機能との間での切り替えが必要ではなくなることによって周辺回路（１１４，１１６，１１８，１２０，１２２，１２４，１２６，１２８，１３０，１３２）を削減することができる。読み出し信号または書き込み信号のいずれかに専用の経路を設けることによって、電圧レベルをこれらの機能に関して最適化することができる。読み出し機能に関してのみであるが、この機能の一部を構成する選択トランジスタ（２３０）は低電圧タイプとすることができる。その理由は、これらのトランジスタに対して書き込み回路の比較的高い電圧を印加する必要がないからである。同様に、書き込み電圧は低電圧タイプのトランジスタを収容するために低くする必要が無い。メモリ（２００）全体のサイズは、性能を改善しつつ効率的に小さく維持される。これらのメモリセル（２０２）をグループ分けして隣接グループを共通のグローバルビットライン（ＲＧＢＬＯ）に接続すると、容量低減グループ手法をメモリセル部に対して適用するために必要な空間を小さくすることができる。

Description

本発明は磁気抵抗ランダムアクセスメモリ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ：ＭＲＡＭｓ）に関し、特にＭＲＡＭアーキテクチャに関する。

ＭＲＡＭを含むどのようなタイプのメモリにおいても、メモリサイズを小さくし、性能を向上させたいという絶え間ない要望がある。性能の一つの重要な側面は、メモリに対する読み出し及びプログラム（書き込み）が行われる際の速度である。速度を制限する要素としては、ビットセルの性能及びアレイを縦横に走るラインの容量が挙げられる。多種多様な技術が開発されてこれらの特性が改善されてきた。例えば、メモリアレイは通常、単一のラインに大きな容量が付加されないようにサブアレイに分割される。この分割により消費電力も減る。このような技術がＭＲＡＭにおいて開発され、セル群をセルグループにグループ分けすることにより、ビットラインの容量を小さくしてきた。グローバルビットラインは、選択されるグループにのみ選択的に接続される。このことによって、グローバルビットラインに接続されたメモリセルの数が減るという効果が生み出された。

しかしながら、ＭＲＡＭに対する期待は、ＭＲＡＭが、高速かつ不揮発性という性能を示し、世界で通用するメモリとなることである。従って、速度及びメモリ面積効率の改善に対する継続的な要求がある。従って、ＭＲＡＭに関するアーキテクチャを更に改善する要求が生じる。

本発明の特定の目的及び利点、更に多くの特定の目的及び利点は、この技術分野の当業者には本発明の好適な実施形態に関する次の詳細な説明から次の図を参照することにより容易に理解できるものと考える。

メモリアーキテクチャは、個別のワードラインを使用して読み出し及び書き込み動作を行なうだけでなく、個別のビットラインを使用して読み出し及び書き込み動作を行ない、このアーキテクチャを共通ローカル読み出しビットラインでビットグループにグループ分けする。これらのグループはさらに、同じグローバルビットラインに選択的に接続される２つのグループが同じワードラインを共有するように折り返される。これらの特徴によって書き込みドライバ面積が小さくなり、メモリコアの平均ビットサイズが小さくなるので、読み出し動作と書き込み動作とが重複することができ、グローバルビットライン容量が小さくなり、高電圧書き込みが可能になる。

次に図１を参照すると、本発明の好適な実施形態によるＭＲＡＭアレイ３の簡易断面図が示される。この図には、単一の磁気抵抗メモリデバイス１０が示されているが、ＭＲＡＭアレイ３は多くのＭＲＡＭデバイス１０から成り、本明細書では最初に書き込み方法を説明するためにこのようなデバイスを一つだけ示していることを理解されたい。

ＭＲＡＭデバイス１０は書き込みワードライン２０及び書き込みビットライン３０を含む。書き込みワードライン２０及び書き込みビットライン３０は導電材料を含むことにより電流がこれらのラインを流れるようになる。この図では、書き込みワードライン２０はＭＲＡＭデバイス１０の最上面の上に位置し、書き込みビットライン３０はＭＲＡＭデバイス１０の底面の上に位置し、かつワードライン２０に対して９０°の方向を向く（図２参照）。別の構成として、書き込みワードライン２０はＭＲＡＭデバイス１０の底面の上に位置し、書き込みビットライン３０はＭＲＡＭデバイス１０の最上面の上に位置するようにすることができる。

ＭＲＡＭデバイス１０はトンネル接合を含み、このトンネル接合は第１磁化領域１５、トンネル障壁１６、及び第２磁化領域１７を備え、この場合、トンネル障壁１６は第１磁化領域１５と第２磁化領域１７との間に挟まれる。好適な実施形態では、第１磁化領域１５は３層構造１８を含み、この３層構造は反強磁性結合スぺーサ層６５を２つの強磁性層４５と５５との間に有する。反強磁性結合スぺーサ層６５は厚さ８６を有し、強磁性層４５及び５５は厚さ４１及び５１をそれぞれ有する。また、磁化領域１７は３層構造１９を含み、この３層構造は反強磁性結合スぺーサ層６６を２つの強磁性層４６と５６との間に有する。反強磁性結合スぺーサ層６６は厚さ８７を有し、強磁性層４６及び５６は厚さ４２及び５２をそれぞれ有する。

一般的に反強磁性結合スペーサ層６５及び６６は、ルテニウム（Ｒｕ），オスミウム（Ｏｓ），レニウム（Ｒｅ），クロム（Ｃｒ），ロジウム（Ｒｈ），銅（Ｃｕ）の元素群のうちの少なくとも一つか、またはそれらの組み合わせを含む。さらに、強磁性層４５，５５，４６及び５６は、ニッケル（Ｎｉ），鉄（Ｆｅ），マンガン（Ｍｎ），コバルト（Ｃｏ）の元素群のうちの少なくとも一つか、またはそれらの組み合わせを含む。ここで、磁化領域１５及び１７が３層構造以外に複合反強磁性（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ：ＳＡＦ）層材料構造を含むことができ、本実施形態において３層構造を使用することが単に例示目的であることを理解されたい。例えば、このような複合反強磁性層材料構造は、強磁性層／反強磁性結合スペーサ層／強磁性層／反強磁性結合スペーサ層／強磁性層から成る５層積層構造を含むことができる。

強磁性層４５及び５５はそれぞれ磁気モーメントベクトル５７及び５３を有し、これらのベクトルは通常、これらの強磁性層と反強磁性結合スペーサ層６５との結合により反平行に保持される。また磁化領域１５は結果として生じる磁気モーメントベクトル４０を有し、磁化領域１７は結果として生じる磁気モーメントベクトル５０を有する。結果として生じる磁気モーメントベクトル４０及び５０は、書き込みワードライン２０及び書き込みビットライン３０から好適には４５°の角度の方向の異方性の磁化容易軸に沿って配向する（図２参照）。また、磁化領域１５は磁化自由領域であり、結果として生じる磁気モーメントベクトル４０が磁界が印加されている状態で自由に回転することを意味する。磁化領域１７は磁化固定領域であり、結果として生じる磁気モーメントベクトル５０が中程度の磁界が印加されている状態で自由に回転することがなく、基準層として使用されるということを意味する。

これらの反強磁性結合層が各３層構造１８の２つの強磁性層の間に設けられる例を示しているが、これらの強磁性層は、静磁場または他の機構のような他の手段を通して反強磁性結合することができることを理解されたい。例えば、セルのアスペクト比を小さくして５以下にする場合、これらの強磁性層は磁区構造が閉じる静磁フラックス・クロージャにより反平行結合する。

好適な実施形態では、ＭＲＡＭデバイス１０は３層構造１８を有し、この構造は非円形平面形状を有する場合に１〜５の範囲の長さ／幅比を有する。しかしながら、ここでは円形の平面形状の場合を例示している（図２参照）。ＭＲＡＭデバイス１０は、好適な実施形態では円形であり、この形状によって形状異方性がスイッチング磁界に及ぼす影響を最小化することができ、またデバイスがこの形状であるのは、フォトリソグラフィ処理を使用してデバイスの横方向寸法を縮小することが一層容易になるからである。しかしながら、ＭＲＡＭデバイス１０は正方形、楕円形、矩形、または菱形のような他の形状とすることができるが、説明を分かりやすくするために円形の場合を示していることを理解されたい。

ＭＲＡＭアレイ３の形成過程において、各連続層（すなわち３０，５５，６５など）は連続して堆積するか、または形成し、各ＭＲＡＭデバイス１０は、この半導体分野の公知の技術のいずれかにおける選択成長、フォトリソグラフィ処理、エッチングなどにより形成することができる。少なくとも強磁性層４５及び５５の堆積中に、磁界を印加してこのペアに対して好適な磁化容易軸を設定する（誘起異方性）。この印加磁界によって、磁気モーメントベクトル５３及び５７にとっての好適な異方性軸が生成される。好適な軸は、書き込みワードライン２０と書き込みビットライン３０との間の４５°の角度になるように選択され、これについては以下で説明する。

次に図２を参照すると、この図は本発明によるＭＲＡＭアレイ３の簡易平面図を示している。ＭＲＡＭデバイス１０に関する説明を簡単にするために、全ての方向は図示のｘ及びｙ座標系１００と、時計回り回転方向９４及び反時計回り回転方向９６とを基準とする。さらに説明を簡単にするために再度、Ｎが２に等しいとし、これによりＭＲＡＭデバイス１０が３層構造を領域１５に含み、この領域１５が磁気モーメントベクトル５３及び５７と、これらに加えて結果として生じる磁気モーメントベクトル４０を有するようになるものとする。また、領域１５の磁気モーメントベクトルのみを示しているが、これは、これらのベクトルが切り替わるからである（領域１７の磁気モーメントベクトルは切り替わらない）。

どのようにして書き込み方法が作用するかについて示すために、磁気モーメントベクトル５３及び５７の好適な異方性軸が負のｘ方向及び負のｙ方向に対して４５°の角度に、かつ正のｘ方向及び正のｙ方向に対して４５°の角度に向いていると仮定する。例として、図２は、磁気モーメントベクトル５３が負のｘ方向及び負のｙ方向に対して４５°の角度に向いていることを示している。磁気モーメントベクトル５７は磁気モーメントベクトル５３に対してほぼ反平行に配向しているので、磁気モーメントベクトル５７は正のｘ方向及び正のｙ方向に対して４５°の角度に向いている。この初期配向を使用して書き込み方法の例を示すこととし、これについて以下に説明する。

好適な実施形態では、書き込みワード電流６０が正のｘ方向に流れる場合に正であると定義され、書き込みビット電流７０が正のｙ方向に流れる場合に正であると定義される。書き込みワードライン２０及び書き込みビットライン３０の目的は、ＭＲＡＭデバイス１０内に磁界を形成することである。正の書き込みワード電流６０は、周辺書き込みワード磁界Ｈ_W８０を誘起し、正の書き込みビット電流７０は、周辺書き込みビット磁界Ｈ_B９０を誘起する。この例では、書き込みワードライン２０が素子の平面内でＭＲＡＭデバイス１０の上方に位置するので、正の書き込みワード電流６０に対応してＨ_W８０はＭＲＡＭデバイス１０に対して正のｙ方向に印加される。同様に、書き込みビットライン３０が素子の平面内でＭＲＡＭデバイス１０の下方に位置するので、正の書き込みビット電流７０に対応してＨ_B９０はＭＲＡＭデバイス１０に対して正のｘ方向に印加される。ここで、正の電流の流れ及び負の電流の流れの定義は任意であり、本明細書では例示として定義していることを理解されたい。電流の流れを反転させるのは、ＭＲＡＭデバイス１０内に誘起される磁界の方向を変えるためである。電流によって誘起される磁界の作用は、この技術分野の当業者には公知であるので、ここでは、これ以上説明しないこととする。

次に図３を参照すると、この図にはＳＡＦ３層構造のスイッチング動作をシミュレートしたものが示されている。シミュレーション構造は２つの単一磁区から成る層から構成され、これらの層は、固有の異方性を示すほぼ同じモーメント（ほぼバランスするＳＡＦ）を有し、反強磁性結合し、これらの層の磁化回転の動力学的な性質はランダウ−リフシッツ（Ｌａｎｄａｕ−Ｌｉｆｓｈｉｔｚ）方程式により表わされる。ｘ軸は書き込みワードライン磁界振幅をエルステッドで表わし、ｙ軸は書き込みビットライン磁界振幅をエルステッドで表わす。磁界は図４に示すパルス列１００として印加され、このパルス列１００は書き込みワード電流６０及び書き込みビット電流７０を時間の関数として含む。

動作領域には図３に示す３つの動作領域がある。領域９２ではスイッチングは生じない。ＭＲＡＭが領域９５で動作する場合、直接書き込み方式が実施される。直接書き込み方式を使用すると、ＭＲＡＭデバイスの初期状態を判定する必要はない。その理由は、デバイスの状態は、書き込まれる状態が保存されている状態と異なるときにのみ切り換わるからである。書き込み状態をいずれにするかは書き込みワードライン２０及び書き込みビットライン３０の両方における電流の方向により決定される。例えば、「１」を書き込みたい場合、両方のラインの電流の方向を正とする。「１」が既に素子に記憶されており、「１」を書き込もうとする場合、ＭＲＡＭデバイスの最終状態は「１」を保持し続けることになる。また、「０」が記憶されており、「１」を正の電流によって書き込もうとする場合、ＭＲＡＭデバイスの最終状態は「１」になることになる。同様な結果が「０」を書き込む場合に得られ、この書き込み動作は、書き込みワードライン２０及び書き込みビットライン３０の両方に流れる負の電流を使用することにより行なわれる。従って、いずれの状態もその初期状態に関係無く、所望の「１」または「０」に適切な極性の電流パルスで書き込むことが出来る。本明細書全体を通じて、領域９５における動作を「直接書き込みモード」と定義する。

ＭＲＡＭが領域９７で動作する場合、トグル書き込み方式（ｔｏｇｇｌｅ ｗｒｉｔｉｎｇ ｍｅｔｈｏｄ）が実施される。トグル書き込み方式を使用すると、書き込み前にＭＲＡＭデバイス１０の初期状態を判定する必要がある。その理由は、デバイスの状態は、同じ極性電流パルスが書き込みワードライン２０及び書き込みビットライン３０の両方に対して選択される限り、電流の方向に関係なく、ＭＲＡＭデバイス１０に対する書き込みが行われる度に、切り替わるからである。例えば、「１」が最初に記憶されている場合、デバイスの状態は、正の電流パルス列によって電流が書き込みワードライン２０及び書き込みビットライン３０を流れた後に「０」に切り替わる。記憶されている「０」状態に対して正の電流パルス列を繰り返すことにより、記憶状態を「１」に戻すことができる。従って、メモリ素子に対する書き込みを行なって素子を所望の状態にすることを可能にするために、ＭＲＡＭデバイス１０の初期状態をまず読み出し、書き込もうとする状態と比較する必要がある。読み出し及び比較には、情報を記憶するバッファ及びメモリ状態を比較する比較器を含む論理回路を追加する必要がある。次に、記憶状態と書き込もうとする状態とが異なる場合にのみＭＲＡＭデバイス１０に対して書込みが行なわれる。この方式の利点の一つは、消費電力が低くなることである。その理由は、異なる状態のビットのみが切り替わるからである。トグル書き込み方式を使用する別の利点は、単極性の電圧のみが必要であり、その結果、小さなサイズのＮチャネルトランジスタを使用してＭＲＡＭデバイス１０を駆動できることである。本明細書全体を通じて、領域９７における動作を「トグル書き込みモード」と定義する。

両方の書き込み方式において、書き込みワードライン２０及び書き込みビットライン３０に電流を流して磁気モーメントベクトル５３及び５７が前に説明した２つの好適な方向のうちの一つの方向に配向するようにする。次に、２つのスイッチングモードを完全に明確にするために、磁気モーメントベクトル５３，５７及び４０の時間変化に関して説明した特定の例を挙げる。

次に図５を参照すると、「１」を「０」にパルス列１００を使用して書き込むトグル書き込みモードが示される。この図では、時間ｔ₀で、磁気モーメントベクトル５３及び５７が図２に示す好適な方向に配向している。この配向状態を「１」と定義する。

時間ｔ₁では、正の書き込みワード電流６０が流れ、これによりＨ_W８０が正のｙ方向に向くように生じる。Ｈ_W８０が正の方向に生じることにより、ほぼバランスする反平行に揃ったＭＲＡＭの３層が「フロップ（ＦＬＯＰ）」し、印加電界方向に対して約９０°の方向に配向する。強磁性層４５と５５との間の有限の反強磁性交換相互作用によって磁気モーメントベクトル５３及び５７が磁界方向に小さな角度だけ偏向し、結果として生じる磁気モーメントベクトル４０が磁気モーメントベクトル５３と５７との間の角度に向き、そしてＨ_W８０の向きに揃う。従って、磁気モーメントベクトル５３は時計方向９４に回転する。結果として生じる磁気モーメントベクトル４０は磁気モーメントベクトル５３及び５７のベクトル合計であるので、磁気モーメントベクトル５７も時計方向９４に回転する。

時間ｔ₂では、正の書き込みビット電流７０が流れ、これにより正のＨ_B９０が生じる。この結果、結果として生じる磁気モーメントベクトル４０は、Ｈ_W８０によって正のｙ方向と、Ｈ_B９０によって正のｘ方向に同時に向くことになり、この結果、実効磁気モーメントベクトル４０がさらに時計方向９４に回転し、この回転はベクトル４０が正のｘ方向と正のｙ方向との間のほぼ４５°の角度に配向するまで続く。この結果、磁気モーメントベクトル５３及び５７もさらに時計方向９４に回転することとなる。

時間ｔ₃では、書き込みワード電流６０が遮断され、これによりＨ_B９０のみが結果として生じる磁気モーメントベクトル４０の向きを決めることになって、このベクトルが正のｘ方向に向くようになる。磁気モーメントベクトル５３及び５７の両方が、これらのベクトルの異方性の磁化困難軸の不安定ポイントを通過した角度の方向にほぼ向くようになる。

時間ｔ₄では、書き込みビット電流７０が遮断され、これにより磁界力が結果として生じる磁気モーメントベクトル４０に作用しなくなる。この結果、磁気モーメントベクトル５３及び５７は、これらのベクトルのほぼ最も好ましい方向に配向して異方性エネルギーを最小化する。この場合、磁気モーメントベクトル５３の好適な方向は正のｙ方向及び正のｘ方向に対して４５°の角度になる。この好適な方向はまた、時間ｔ₀での磁気モーメントベクトル５３の初期方向から１８０°回転したものであり、「０」と定義される。従って、ＭＲＡＭデバイス１０は「０」に切り替わったことになる。ここで、ＭＲＡＭデバイス１０は、磁気モーメントベクトル５３，５７及び４０を反時計方向９６に、書き込みワードライン２０及び書き込みビットライン３０の両方に流れる負の電流を使用して回転させることにより切り替えることもできるが、例示としてこの逆の場合を示していることを理解されたい。

次に図６を参照すると、パルス列１００を使用して「０」を「１」に書き込むトグル書き込みモードが示される。図示しているのは、磁気モーメントベクトル５３及び５７だけでなく、結果として生じる磁気モーメントベクトル４０であり、これらのベクトルは前に記載した時間ｔ₀，ｔ₁，ｔ₂，ｔ₃及びｔ₄の各時間におけるものであり、ＭＲＡＭデバイス１０の状態を「０」から「１」に同じ電流方向及び磁界方向を用いて切り替える機能を示している。従って、ＭＲＡＭデバイス１０の状態に対して、図３の領域９７に対応するトグル書き込みモードで書き込みが行なわれる。

直接書き込みモードの場合、磁気モーメントベクトル５３が磁気モーメントベクトル５７よりも絶対値が大きいと仮定するので、磁気モーメントベクトル４０が磁気モーメントベクトル５３と同じ方向を指すが、ゼロ磁界では絶対値が小さくなる。このようにモーメントがバランスしないことにより、合計モーメントを印加磁界の向きに揃えようとするエネルギーの双極子成分が、ほぼバランスしているＳＡＦの対称性を崩すように作用する。従って、スイッチングが所定極性の電流に対応して一つの方向にのみ生じる。

次に図７を参照すると、パルス列１００を使用する直接書き込みモードを使用して「１」を「０」に書き込む例が示される。ここでは再度、メモリ状態が最初は「１」であり、磁気モーメントベクトル５３が負のｘ方向及び負のｙ方向に対して４５°の方向を向き、磁気モーメントベクトル５７が正のｘ方向及び正のｙ方向に対して４５°の方向を向く。正の書き込みワード電流６０及び正の書き込みビット電流７０を用いる上述のパルス列に従って、書き込みが前に記載したトグル書き込みモードと同じ態様で行なわれる。ここで、これらのモーメントが再度、時間ｔ₁で「フロップ」するが、結果として生じる角度は、バランスしないモーメントと異方性とによって９０°から傾くことに注目されたい。時間ｔ₄の後、ＭＲＡＭデバイス１０は「０」状態に切り替わり、結果として生じる磁気モーメントベクトル４０が所望通りに正のｘ方向及び正のｙ方向に対して４５°の角度に配向する。従って同様の結果が、「０」を「１」に負の書き込みワード電流６０及び負の書き込みビット電流７０のみで書き込む場合に得られる。

次に図８を参照すると、新規の状態が既に記憶されている状態と同じ場合に直接書き込みモードを使用して書き込みを行なう例が示される。この例では、「０」が既にＭＲＡＭデバイス１０に記憶されていて、次に電流パルス列１００を繰り返して「０」を記憶する。磁気モーメントベクトル５３及び５７は時間ｔ₁で「フロップ」しようとするが、バランスしない磁気モーメントが印加磁界に逆らうように作用する必要があるので、回転が弱まる。従って、回転して反対の状態から脱するためのエネルギー障壁が追加される。時間ｔ₂では、優勢モーメント５３はほぼ正のｘ軸を向き、その初期異方性方向から４５°未満の角度に向く。時間ｔ₃では、磁界は正のｘ軸を向く。更に時計回りに回転するのではなく、系は次に、印加磁界に対称なＳＡＦモーメントを変えることによりそのエネルギーを低くする。劣勢モーメント５７はｘ軸を通り過ぎ、系は、優勢モーメント５３がほぼ初期方向に戻った状態で安定する。従って、時間ｔ₄で磁界が無くなると、ＭＲＡＭデバイス１０に記憶された状態は「０」を維持することになる。このシーケンスは図３の領域９５として示される直接書き込みモードのメカニズムを示している。従って、この例では、「０」を書き込むには書き込みワードライン６０及び書き込みビットライン７０の両方に正の電流を流す必要があり、逆に、「１」を書き込むには書き込みワードライン６０及び書き込みビットライン７０の両方に負の電流を流す必要がある。

大きな磁界を印加すると、最終的には、フロップ及びシザー（ｓｃｉｓｓｏｒ）に関連するエネルギー低下は、切り替えを生じなくしている障壁であって、バランスしないモーメントのエネルギーの双極子成分により生じる追加エネルギー障壁を超える。この時点で、切り替えが生じ、このスイッチングは領域９７によって表わすことができる。

直接書き込みモードが適用される領域９５を拡大することができる、すなわちｔ₃及びｔ₄が等しいか、またはｔ₃及びｔ₄をできるだけ等しくなるようにする場合にトグルモード領域９７を高磁界側に移動させることができる。この場合、書き込みワード電流６０が流れると磁界方向はビット異方性軸に対して４５°の角度から始まり、書き込みビット電流７０が流れるとビット異方性軸に平行になるように移動する。この例は典型的な磁界印加シーケンスと同様である。しかしながら、次には、書き込みワード電流６０及び書き込みビット電流７０がほぼ同時に流れなくなるので、磁界方向はこれ以上回転しない。従って、印加磁界が十分に大きい必要があり、これにより、結果として生じる磁気モーメントベクトル４０が既にその磁化困難軸不安定ポイントを、書き込みワード電流６０及び書き込みビット電流７０の両方が流れている状態で通過してしまう。この時点で、トグル書き込みモード現象が生じ難くなる。その理由は、磁界方向が前のように９０°ではなく４５°しか回転しないからである。磁界の立ち下がり時間ｔ₃及びｔ₄をほぼ一致させる利点は、磁界の立ち上がり時間ｔ₁及びｔ₂の順番に対する制約を追加しなくてよいことである。従って、複数の磁界をどのような順番でも発生させることができるか、またはほぼ一致する形で発生させることもできる。

前に記載した書き込み方法は高い選択性を示す。その理由は、書き込みワード電流６０及び書き込みビット電流７０の両方を時間ｔ₂と時間ｔ₃との間に流すＭＲＡＭデバイスのみが状態を切り替えることになるからである。この特徴を図９及び１０に示す。図９は、書き込みワード電流６０が流れず、かつ書き込みビット電流７０が流れる時のパルス列１００を示している。図１０は、ＭＲＡＭデバイス１０の状態の該当する動作を示している。時間ｔ₀では、磁気モーメントベクトル５３及び５７だけでなく、結果として生じる磁気モーメントベクトル４０が図２に示すように配向する。パルス列１００では、書き込みビット電流７０が時間ｔ₁で流れる。この時間の間、Ｈ_B９０によって、結果として生じる磁気モーメントベクトル４０が正のｘ方向を向く。

書き込みワード電流６０は全然流れないので、結果として生じる磁気モーメントベクトル５３及び５７は、これらのベクトルの異方性の磁化困難軸不安定ポイントを通過する回転を行なうことは無い。その結果、磁気モーメントベクトル５３及び５７は、書き込みビット電流７０が時間ｔ₃で流れなくなると、ほぼ最も好適な方向、すなわち、この場合は時間ｔ₀での初期方向に再配向する。従って、ＭＲＡＭデバイス１０の状態は切り替わらない。ここで、書き込みワード電流６０が上に記載した時間と同様な時間に流れ、かつ書き込みビット電流７０が流れない場合には、同じ結果が生じることを理解されたい。この特徴によって、アレイの中の一つのＭＲＡＭデバイスのみが切り替わり、同時に他のデバイスはその初期状態を維持することになる。この結果、不所望のスイッチングを防止することができ、かつビットエラー発生率を最小化することができる。

図１１に示すのはメモリ１１０であり、このメモリは、メモリアレイ１１２、書き込みワードデコーダ１１４、書き込みワードラインドライバ１１６、読み出しワードデコーダ１１８、読み出しワードラインドライバ１２０、一つ以上のセンスアンプ１２２、読み出しビットデコーダ１２４、書き込みビットデコーダ１２６、書き込みビットドライバ１２８、比較器１３０、及び出力ドライバ１３２を備える。これらの素子は複数のラインによって互いに接続される。例えば、読み出しビットデコーダ１２４は複数のアドレス信号から成る列アドレスを受信する。メモリアレイ１１２は、トグル動作によって切り替わるメモリセル群から成るアレイである。メモリアレイ１１２に対応するメモリセル部は図１４に示すメモリアレイ２００であり、このメモリアレイ２００は、図１のメモリアレイ３に関して記載した方法、すなわち書き込みが４５°の角度の４ステップで１８０°に達するまで行なわれる方法で書き込みが行なわれるＭＲＡＭセルアレイである。特定の好適なセルアレイでは、書き込み動作及び読み出し動作のために個別のワードライン群及びビットライン群が設けられる。

読み出しワードデコーダ１１８は行アドレスを受信し、読み出しワードラインドライバ１２０に接続され、このドライバが今度はメモリアレイ１１２に接続される。読み出しを行なう場合、読み出しワードデコーダ１１８はメモリアレイ１１２の一つの読み出しワードラインを行アドレスに基づいて選択する。選択ワードラインは読み出しラインドライバ１２０により駆動される。列アドレスを受信し、センスアンプ１２２とメモリアレイ１１２との間に接続される読み出しビットデコーダ１２４は、一つの読み出しビットラインをメモリアレイ１１２から列アドレスに基づいて選択し、このビットラインをセンスアンプ１２２に接続する。センスアンプ１２２は論理状態を検出し、この論理状態を出力ドライバ１３２及び比較器１３０に入力する。出力ドライバ１３２は読み出しの場合、データ出力信号ＤＯを供給する。書き込み動作の場合、比較器１３０は、センスアンプ１２２が供給する選択セルの論理状態を、データ入力によって供給され、書き込もうとする所望の論理状態と比較する。

書き込みワードデコーダ１１４は行アドレスを受信し、書き込みワードラインドライバ１１６に接続され、このドライバがメモリアレイ１１２に接続される。書き込みを行なう場合、書き込みワードデコーダ１１４はメモリアレイ１１２の一つの書き込みワードラインを行アドレスに基づいて選択し、書き込みワードラインドライバがその選択済みの書き込みワードラインを駆動する。書き込みビットデコーダ１２６は列アドレスを受信し、書き込みビットドライバ１２８に接続され、このドライバはメモリアレイ１１２に接続される。書き込みビットデコーダ１２６は、一つの書き込みビットラインを列アドレスに基づいて選択し、書き込みビットドライバ１２８が選択済みの書き込みビットラインを駆動して選択セルの状態を切り替える。

メモリアレイ１１２はトグルメモリであるので、書き込みトグル動作は、結果として生じる選択セルの所望の論理状態を実現するために、セルの論理状態が反転する必要がある場合にのみ完了する。従って、比較器１３０は選択セルに対して行なわれる読み出し動作の出力をセンスアンプ１２２から受信し、選択セルが既に所望の論理状態になっているかどうかを判定する。行アドレス及び列アドレスにより決まる選択セルが所望の論理状態になっている場合、書き込み動作は終了する。選択セルの論理状態が所望の状態とは異なる場合、比較器は書き込みビットドライバ１２８に、書き込みが継続する必要があることを通知し、選択済みの書き込みビットラインの書き込みビットドライバが選択済みの書き込みビットラインを駆動する。

図１２に示すのは図１１のメモリ１１０の一部であり、この部分は、書き込みワードラインＷＬに接続される書き込みワードラインドライバ１１６と、書き込みビットラインＢＬに接続される書き込みビットドライバ１２８と、書き込みビットラインＢＬ及び書き込みワードラインＷＬの交点で接続されるセル１３４，１３６，１３８及び１４０とを含む。書き込みを行なう場合、電流を選択済みの書き込みビットラインに流さずに電流を選択済みのワードラインＷＬに十分に長い時間供給して、メモリセル群に第１の角度変化を選択済みの書き込みワードラインに沿って生じさせる。電流が選択済みの書き込みワードラインに流れ続けている間、電流が選択済みの書き込みビットラインに流れて、第２の角度変化を選択済みのメモリセルに生じさせる。書き込みビットライン及び書き込みワードラインが位置する電流の交点でのみ、この第２の角度変化が生じる。電流が書き込みビットラインに流れ続けている間に、選択済みの書き込みワードラインを流れる電流が無くなって第３の角度変化が選択済みのメモリセルに生じる。選択済みの書き込みビットライン及び選択済みの書き込みワードラインの交点でのみ、この第３の角度変化が生じる。選択済みのメモリセルの第４の角度変化は、選択済みの書き込みビットラインを流れる電流が無くなるときに生じる。

メモリ１１０の書き込み動作について更に、図１３のタイミング図を参照しながら説明する。読み出し動作及び書き込みトグル動作は共に行アドレスまたは列アドレスの変化によって開始するが、これらの動作は、図１３に示す読み出しワードラインＷＬＡを活性化することで示される。書き込みは、論理状態を反転させる必要があると判定されるまで行なうことができないが、それにも拘らず、書き込みサイクルは開始することができ、この様子は、センスアンプがその出力を供給し、かつ比較器が論理状態を反転させる必要があるかどうかを判定する前に、書き込みワードラインが活性化されていることから分かる。書き込みワードラインを活性化する（電流が流れるようにする）ことにより、選択済みのセルだけでなく、選択済みの書き込みワードラインに沿ったセルの全てに第１の角度変化が生じるが、この変化は、書き込みビットラインが活性化されることなく電流が流れなくなる場合には無くなる。

従って、選択済みの書き込みワードラインを比較器がその判定を行なう前に活性化することができる。その理由は、第１の角度変化は単に電流を流れなくすることにより無くすことができるからである。この動作は、選択済みの書き込みワードラインのセルの全てに第１の角度変化が生じ、一つを除く全てが選択されないという理由により可能となる。しかしながら、選択済みのセルのみに第２の角度変化が生じ、この変化は書き込みビットラインが活性化されるときに生じる。この状況は、比較器が論理状態の変化が望ましいと判定した後に生じるものとして示される。第１の角度変化は０°〜４５°の範囲の値として示され、第２の角度変化は４５°〜９０°の範囲の値として示される。第３の角度変化は書き込みワードラインが非活性化される（電流が流れなくなる）ときに生じるものとして示される。この角度変化は９０°〜１３５°の範囲の値として示される。最終の角度変化は第４の角度変化として示され、書き込みビットラインが非活性化されるときに生じる。この角度変化は１３５°〜１８０°の範囲の値として示される。

この第４の角度変化は、書き込みの最終段階が、別のサイクルを開始させる次のアドレス変化の後に継続することができることも示している。一つのサイクルの先頭は、そのサイクルが書き込みサイクルであっても必ず読み出しで始まる。アドレスＡがアドレスＢに変化し、読み出しワードラインＢが選択される。この動作は前に選択されたセルの書き込みに干渉しない。この様子は読み出しワードラインの変化によって示されるが、そのアドレスが、選択済みの読み出しワードラインが変化しないような列のみの変化であっても、電流が流れ続けることによって書き込みの完了が悪影響を受けることがない。また、ライト（ｗｒｉｔｅ）イネーブルがサイクル開始時に有効になる必要はないことに注目されたい。その理由は、全てのサイクルはいずれにせよ読み出し動作から始まるからである。しかしながら、ライトイネーブル信号は書き込みビットラインを活性化するために十分に早期に有効になる必要がある。

説明を単一セルが選択される場合について行なってきたが、これは理解を容易にするためのものであった。実際、通常は多くのセルが選択され、この様子が図１１に複数信号ラインに位置する素子の間の信号接続によって示される。従って、例えばメモリ１１０が１６メモリである場合、比較器１３０は実際には１６の異なる比較を行なうことになり、一つの比較が各選択済みのセルに対応する。１６の比較の内、不一致を示した比較があったときにのみ、不一致に対応するこれらの選択済みのセルに対する書き込み動作が行なわれる。一致を示した選択済みのセルは反転させない。

図１４に示すのは、メモリアレイ２００の一部及び複数のドライバブロック、デコーダブロック、及びセンスブロックであり、これらのブロックを組み合わせてメモリコア２０１を形成する。メモリアレイ２００の一部はＭＲＡＭデバイス２０２，２０４，２０６，２０８，２１０，２１２，２１３，２１４，２１６，２１８，２２０，２２２，２２４，２２６，２２７及び２２８を含む。これらのＭＲＡＭデバイスの各々は３つの電流経路を有する。これらの３つの経路のうちの第１電流経路及び第２電流経路は互いに直交するものとして示され、書き込み経路を表わす。これらの２つの経路は図１２及び１３に示す信号を搬送し、これらの信号によってセルの論理状態を切り替える。４５度の角度に対応する抵抗体として示される第３電流経路は磁気抵抗トンネル接合を通過する読み出し電流経路を表わし、この電流経路に流れる電流を使用して書き込みを行なって、この接合を２つの可能な抵抗状態のうちの一つの状態にする。メモリアレイ２００はさらに、選択トランジスタ２３０，２３２，２３４，２３６，２３８，２４０，２４２，２４４，２６０，２６２，２６４，２６６，２６８，２７０，２７２及び２７４を含み、これらのトランジスタは、該当するＭＲＡＭデバイス２０２，２０４，２０６，２０８，２１０，２１２，２１３，２１４，２１６，２１８，２２０，２２２，２２４，２２６，２２７及び２２８それぞれの読み出し電流経路である第３電流経路に直列に配置される。これらの選択トランジスタの接続は、これらのトランジスタの第１電流電極が第３電流経路に接続され、第２電流電極が接地（ＶＳＳ）に接続されるようにして行なわれる。一つの選択トランジスタデバイス及び一つのＭＲＡＭデバイスの各組合せが一つのメモリセルを形成する。

メモリコア２０１は書き込みワードラインＷＷＬ０，ＷＷＬ１，ＷＷＬ２及びＷＷＬ３を含み、これらのワードラインはＭＲＡＭデバイスの第１電流経路を通る。ＷＷＬ０はＭＲＡＭデバイス２０２，２１０，２１６及び２２４を通る。ＷＷＬ１はＭＲＡＭデバイス２０４，２１２，２１８及び２２６を通る。ＷＷＬ２はＭＲＡＭデバイス２０６，２１３，２２０及び２２７を通る。ＷＷＬ３はＭＲＡＭデバイス２０８，２１４，２２２及び２２８を通る。メモリアレイ２００はさらに、書き込みビットラインＷＢＬ０，ＷＢＬ１，ＷＢＬ２及びＷＢＬ３を含み、これらのビットラインはＭＲＡＭデバイスの第２電流経路を通る。ＷＢＬ０はＭＲＡＭデバイス２０２，２０４，２０６及び２０８を通る。ＷＢＬ１はＭＲＡＭデバイス２１０，２１２，２１３及び２１４を通る。ＷＢＬ２はＭＲＡＭデバイス２１６，２１８，２２０及び２２２を通る。ＷＢＬ３はＭＲＡＭデバイス２２４，２２６，２２７及び２２８を通る。更にメモリアレイ２００は、読み出しワードラインＲＷＬ０，ＲＷＬ１，ＲＷＬ２及びＲＷＬ３を含み、これらのワードラインは選択トランジスタのゲートに接続される。ＲＷＬ０は選択トランジスタ２３０，２３８，２６０及び２６８に接続される。ＲＷＬ１は選択トランジスタ２３２，２４０，２６２及び２７０に接続される。ＲＷＬ２は選択トランジスタ２３４，２４２，２６４及び２７２に接続される。ＲＷＬ３は選択トランジスタ２３６，２４４，２６６及び２７４に接続される。メモリアレイ２００はまた、読み出しグローバルビットラインＲＧＢＬ０及びＲＧＢＬ１、及びグループ選択ラインＧＳ０，ＧＳ１，ＧＳ２及びＧＳ３を含む。

メモリアレイ２００はさらに、グループ選択トランジスタ２５０，２５２，２５４，２５６，２７６，２７８，２８０及び２８２を含み、これらのトランジスタはメモリセルから成るグループ群を読み出しグローバルビットラインに接続するためのものである。更に、メモリアレイ２００はローカルビットライン２５１，２５３，２５５，２５７，２７７，２７９，２８１及び２８３を含み、これらのビットラインはそれぞれ、これらのグループのＭＲＡＭデバイスの第３電流経路に接続される。すなわち、各グループに対してこれらのローカルビットラインのうちの一つのビットラインが設けられる。

トランジスタ２５０及び２５２は第１電流電極を含み、これらの電極は互いに接続され、かつ読み出しグローバルビットラインＲＧＢＬ０に接続される。トランジスタ２５４及び２５６は第１電流電極を含み、これらの電極は互いに接続され、かつ読み出しグローバルビットラインＲＧＢＬ０に接続される。トランジスタ２７６及び２７８は第１電流電極を含み、これらの電極は互いに接続され、かつ読み出しグローバルビットラインＲＧＢＬ１に接続される。トランジスタ２８０及び２８２は第１電流電極を含み、これらの電極は互いに接続され、かつ読み出しグローバルビットラインＲＧＢＬ１に接続される。トランジスタ２５０，２５２，２５４，２５６，２７６，２７８，２８０及び２８２はそれぞれ、ローカルビットライン２５１，２５３，２５５，２５７，２７７，２７９，２８１及び２８３に接続される第２電流電極を含む。ローカルビットライン２５１，２５３，２５５，２５７，２７７，２７９，２８１及び２８３はそれぞれ、ＭＲＡＭデバイス２０２及び２０４，２０６及び２０８，２１０及び２１２，２１３及び２１４，２１６及び２１８，２２０及び２２２，２２４及び２２６、及び２２７及び２２８の第３電流経路に接続される。グループ選択ラインＧＳ０はグループ選択トランジスタ２５０及び２７６に接続される。グループ選択ラインＧＳ１はグループ選択トランジスタ２５２及び２７８に接続される。グループ選択ラインＧＳ２はグループ選択トランジスタ２５４及び２８０に接続される。グループ選択ラインＧＳ３はグループ選択トランジスタ２５６及び２８２に接続される。

メモリアレイ２００に加えて設けられるメモリコア２０１は、書き込み列デコーダ／ドライバ２８３，２８４，２８５及び２８６、書き込み行デコーダ／ドライバ２８７，２８９，２９１及び２９３、読み出し行デコーダ／ドライバ２８８，２９０，２９２及び２９４、読み出し列デコーダ／センスアンプ２９５及び２９６を含む。書き込み列デコーダ／ドライバ２８３，２８４，２８５及び２８６は、書き込みビットラインＷＢＬ０，ＷＢＬ１，ＷＢＬ２及びＷＢＬ３にそれぞれ接続される。書き込み行デコーダ／ドライバ２８７，２８９，２９１及び２９３は、書き込みワードラインＷＷＬ０，ＷＷＬ１，ＷＷＬ２及びＷＷＬ３にそれぞれ接続される。読み出し行デコーダ／ドライバ２８８，２９０，２９２及び２９４は、読み出しワードラインＲＷＬ０，ＲＷＬ１，ＲＷＬ２及びＲＷＬ３にそれぞれ接続される。読み出し列デコーダ／センスアンプ２９５及び２９６は、読み出しグローバルビットラインＲＧＢＬ０及びＲＧＢＬ１にそれぞれ接続される。

動作状態では、ＭＲＡＭデバイス２０２のようなＭＲＡＭデバイスに対する書き込みは、この例では、電流をＷＷＬ０のような選択済みの書き込みワードラインに、かつＷＢＬ０のような選択済みの書き込みビットライン流すことにより行ない、これによりメモリの状態を切り替える。また、状態の書き込みは、メモリセルがトグルセルではなく直接書き込みセルである場合には、ＷＷＬ０及びＷＢＬ０を直接通して行なうこともできる。ＭＲＡＭデバイスの全ては、電流を特定のＭＲＡＭデバイスに対応する書き込みワードライン及び書き込みビットライン２０２に流すことにより選択される。ＭＲＡＭデバイス２０２のような一つのＭＲＡＭデバイスの状態の読み出しは、トランジスタ２３０のようなこのデバイスの該当する選択トランジスタのゲートに十分なレベルの電圧を読み出しワードラインＲＷＬ０を通して印加し、トランジスタ２５０のような該当するグループトランジスタのゲートに十分なレベルの電圧をグループ選択ラインＧＳ０を通して印加し、この例ではＭＲＡＭデバイス２０２である選択済みのＭＲＡＭデバイスの状態を読み出しグローバルビットラインＲＧＢＬ０を通して列デコーダ／センスアンプ２９６でセンスすることにより行なう。一つのグループは、共通に接続される第３電流経路を有するＭＲＡＭデバイス群から構成される。従って、読み出しグローバルビットラインにこれらのセル自体によって付加される容量はグループ内のセルに限定される。トランジスタ２５０及び２５２も共通接続される電流電極を有し、これらのゲートは異なる選択ラインに接続される。これにより一つの共通グローバルビットラインを有するようにグループ群を折り返す形で形成し、グループの選択を個別のグローバル選択ラインを使用して行なうことができる、という利点が生じる。従って、行方向にラインを追加し、列方向のラインを少なくすることができる。この構成の利点は、行方向のラインの増加が各セルグループに対して一本で済むことである。グループが３２である場合、この数は好適な数と考えられ、３２個のセル分の距離に対して一つの追加のグローバル選択ラインが設けられる。グループ群を折り返さない形で形成する場合、グループ群を折り返す形の構成において２つの列毎に１本の読み出しグローバルビットラインを設ける代わりに、各列に対して１本の読み出しグローバルビットラインを設ける。従って、グループ群を折り返さない形の構成では、グループ群を折り返す形の構成に比べて、１本の余分の読み出しグローバルビットラインを２セル幅である２列毎に設けることになる。従って、この場合のトレードオフは折り返す形のビットラインを選択することで明らかに解決される。このように空間を有効に利用できるという利点を使用してラインのサイズを大きくしてラインの抵抗を小さくするか、またはメモリコアのサイズを小さくする、或いはこれらの２つの組合せとすることができる。

また、書き込みラインを読み出しラインから分離することにより、書き込みラインの一端を直接電源ＶＤＤに接続することができるので、読み出し及び書き込みにおいて同じラインが共有される場合に必要となる第２電流スイッチが不要になる。従って、書き込みドライバの合計面積が小さくなり、メモリコアの平均ビットサイズが小さくなる。また、読み出しと書き込みの間でラインを切り替える必要が無くなるので、書き込み電圧を性能に対して最適化することができ、この際、読み出し回路を破損する危険が無い。また、選択トランジスタには書き込み電圧が印加されないので、これらの選択トランジスタを非常に小さいサイズに形成することができる。その理由は、これらのトランジスタには書き込みレベル電圧を印加する必要がないからである。これによってメモリセルのサイズが小さくなる。これは、異なる電圧を印加する必要があるために異なるトランジスタを設ける場合には特に重要となる。

図１５に示すのはＭＲＡＭデバイス２０２及びトランジスタ２３０から構成されるメモリセルの断面である。この図には、ＭＲＡＭデバイスの共通素子が図１４のアーキテクチャの利点を生かすように配列される。ＭＲＡＭ技術の典型的な用途においては、ＭＲＡＭデバイスはマイクロプロセッサのような高価なロジックを備える回路に設けられる。このような場合、ロジック設計が可能になるように幾つかの金属層を設け、ＭＲＡＭデバイスの記憶素子は、これらの金属層が形成された後に形成される。これは、通常のトンネル接合は摂氏４００度超では処理することができず、４００度超で処理すると必ず劣化するからである。

ＭＲＡＭデバイス２０２はトンネル接合３００、配線３０６及び配線３０４、及び書き込み電流経路３１４及び３０２を備える。配線３０４はローカルビットライン２５１にもなる。トランジスタ２３０はソース３２４、ドレイン３２２及びゲート３２３を備える。トランジスタ２３０のドレイン３２２はＭＲＡＭデバイス２０２に配線３１８、配線３０８、配線３１０及び配線３１２を通して接続され、これらの配線はロジックとして使用される金属層として形成される。これらの金属配線層は公知のビアによって互いに接続される。書き込み電流経路３１４は配線３１８と同じ金属層に形成される。ゲート３２３は配線３２０に規則的に接続される読み出しワードラインＲＷＬ０の一部である。配線３２０を使用するのはＲＷＬ０の抵抗を小さくするためである。これは、ポリシリコンのかなり大きな抵抗の影響を回避するための一般的な配線技術である。

図１６に示すのは、図１５に示すＭＲＡＭデバイス２０２及びトランジスタ２３０を切断した時の断面である。この断面は、ＭＲＡＭデバイス２１０及びトランジスタ２３８を含む形で延びている。この断面は配線３１０と同じ配線層の読み出しグローバルビットラインＲＧＢＬ０を示している。ここで、トンネル接合３００及びＷＷＬ０は切断線からずれているので、図１６には示されない。図１６に含まれるＭＲＡＭデバイス２１０の一部は書き込みビットラインＷＢＬ１である。ＭＲＡＭデバイス２０２と同様に、ＭＲＡＭデバイス２１０の第３電流経路はトランジスタ２３２に配線３４０、配線３３８、配線３３６、配線３３４、及び配線３３０によって接続される。配線３３０及び３０６によって、ＭＲＡＭデバイス２１０及び２０２のトンネル接合への接続をそれぞれ直接行なうことができる。これらの断面は、このアーキテクチャが、特別の処理を必要とする特別な構造を必要とすることなく構築できることを示している。

図１７に示すのは、図１４に示す構成に代わる別の構成の一部である。この場合、各グループのメモリセルは直列メモリとして配列される。隣接ビットセルから成る複数のグループの各々は基準に直列に接続される。この場合、基準は接地である。この別の構成にはローカルビットラインは設けない。同様の素子番号を同じ構成要素に対して使用している。

本明細書において例示目的で選択される実施形態に対する種々の変更及び変形は、この技術分野の当業者であれば容易に行なうことができるであろう。このような変形及び変更が本発明の技術思想から逸脱しない範囲において、このような変形及び変更は、次の請求項を公正に解釈することによってのみ評価される本発明の技術範囲に含まれるものである。

磁気抵抗ランダムアクセスメモリデバイスの簡易断面図である。 ワードライン及びビットラインを備える磁気抵抗ランダムアクセスメモリデバイスの簡易平面図である。 磁気抵抗ランダムアクセスメモリデバイスにおいて直接書き込みモードまたはトグル書き込みモードを生成する磁界振幅組合せをシミュレートする様子を示すグラフである。 ワード電流及びビット電流が共に流れるときのこれらの電流のタイミング図を示すグラフである。 「１」を「０」に書き込むときのトグル書き込みモードの磁気抵抗ランダムアクセスメモリデバイスに関する磁気モーメントベクトルの回転を示す図である。 「０」を「１」に書き込むときのトグル書き込みモードの磁気抵抗ランダムアクセスメモリデバイスに関する磁気モーメントベクトルの回転を示す図である。 「１」を「０」に書き込むときの直接書き込みモードの磁気抵抗ランダムアクセスメモリデバイスに関する磁気モーメントベクトルの回転を示すグラフである。 「０」を既に「０」になっている状態に書き込むときの直接書き込みモードの磁気抵抗ランダムアクセスメモリデバイスに関する磁気モーメントベクトルの回転を示すグラフである。 ビット電流のみが流れるときのワード電流及びビット電流のタイミング図を示すグラフである。 ビット電流のみが流れるときの磁気抵抗ランダムアクセスメモリデバイスに関する磁気モーメントベクトルの回転を示すグラフである。 本発明の一つの実施形態によるトグルメモリのブロック図である。 図１１のメモリの一部の詳細図である。 図１１のメモリの動作を理解するために有用なタイミング図である。 図１１のメモリの一部の回路図であり、本発明のアーキテクチャの一つの実施形態を示している。 図１４のアーキテクチャの実施形態に使用するメモリセルの第１の断面である。 図１５のメモリセルの第２の断面である。 図１４の回路図の変形を示す回路図である。

Claims (21)

1. メモリであって、
   複数の行及び列に配列されるランダムアクセスメモリセルのアレイであって、前記複数の行及び列の各交点に一つのメモリセルが形成される前記アレイと、
   複数の書き込みビットラインであって、その各々がデータ値をランダムアクセスメモリセルの前記アレイの所定の列に位置する所定のメモリセルに格納するために使用される前記複数の書き込みビットラインと、
   複数の読み出しビットラインであって、その各々がランダムアクセスメモリセルの前記アレイの所定の列に位置する所定のメモリセルに格納されるデータ値を読み出すために使用される前記複数の読み出しビットラインとを備え、前記複数の書き込みビットラインは前記複数の読み出しビットラインから電気的に絶縁されている、メモリ。
2. 請求項１記載のメモリにおいて、前記複数の書き込みビットラインの各々は、
   ランダムアクセスメモリセルの前記アレイの一つのランダムアクセスメモリセルの磁気トンネル接合に近接するが直接はコンタクトしない書き込みビットライン導電体を含み、該書き込みビットライン導電体を使用して前記磁気トンネル接合に一つの状態を書き込み、前記書き込みビットライン導電体はデータ内容用の全ての導電体から電気的に絶縁され、該全ての導電体を使用して前記磁気トンネル接合の状態を読み出す、メモリ。
3. 請求項１記載のメモリは更に、
   複数の書き込みビットライン電流ドライバ回路であって、その各々が一つ以上の所定の書き込みビットラインを駆動する前記複数の書き込みビットライン電流ドライバ回路と、
   複数のセンスアンプ回路であって、その各々が一つ以上の所定の読み出しビットラインのデータ内容を読み出すために使用される前記複数のセンスアンプ回路とを備え、前記複数のセンスアンプ回路はデータ内容用の共通導電体を前記複数の書き込みビットライン電流ドライバ回路とは共有していない、メモリ。
4. 請求項１記載のメモリにおいて、トンネル接合メモリセルの複数の物理的に隣接する列は、共通のグローバル読み出しビットラインを共有する、メモリ。
5. 請求項４記載のメモリにおいて、ランダムアクセスメモリセルの前記アレイの複数の物理的に隣接する列の各々は、更に、共通のローカル読み出しビットライン導電体を共有する複数の隣接ビットセルのグループを含む、メモリ。
6. 請求項４記載のメモリにおいて、ランダムアクセスメモリセルの複数の物理的に隣接する列の各々は、基準端子に直列接続された複数の隣接ビットセルのグループを含む、メモリ。
7. 請求項１記載のメモリは更に、
   複数の読み出しワードラインであって、その各々が所定行のメモリセルに位置する所定セルのデータ値を読み出すために前記読み出しビットラインと共に使用される前記複数の読み出しワードラインと、
   複数の書き込みワードラインであって、その各々がデータ値を前記所定行のメモリセルに位置する前記所定メモリセルに格納するために前記書き込みビットラインと共に使用される前記複数の書き込みワードラインとを備え、前記複数の読み出しワードラインは前記複数の書き込みワードラインから電気的に絶縁されている、メモリ。
8. 請求項７記載のメモリにおいて、ランダムアクセスメモリセルの複数の物理的に隣接する列は、共通のグローバル読み出しビットラインを共有し、同じ行の隣接する列内の各ランダムアクセスメモリセルは前記複数の読み出しワードラインのうちの一つの共通ワードラインを共有する、メモリ。
9. 請求項８記載のメモリにおいて、グループ選択トランジスタは、グループ選択信号により制御され、前記複数の隣接する列のうちの一つを前記グローバル読み出しビットラインに選択的に接続する、メモリ。
10. 請求項７記載のメモリは更に、
    複数の書き込みワードライン電流ドライバ回路であって、その各々が一つ以上の所定の書き込みワードラインを駆動する前記複数の書き込みワードライン電流ドライバ回路と、
    複数の読み出しワードラインドライバ回路であって、その各々が一つ以上の所定の読み出しワードラインを駆動する前記複数の読み出しワードラインドライバ回路とを備え、前記複数の読み出しワードラインドライバ回路の各々の出力は、前記複数の書き込みワードライン電流ドライバ回路の各々の出力から電気的に絶縁される、メモリ。
11. メモリ内の回路を電気的に絶縁する方法であって、
    ランダムアクセスメモリセルのアレイを複数の行及び列の形態で提供して前記複数の行及び列の各交点に一つのメモリセルを形成すること、
    複数の書き込みビットラインを設け、前記複数の書き込みビットラインの各々を使用して一つのデータ値をランダムアクセスメモリセルの前記アレイの所定の列に位置する所定のメモリセルに格納すること、
    複数の読み出しビットラインを設け、前記複数の読み出しビットラインの各々を使用してランダムアクセスメモリセルの前記アレイの所定の列に位置する所定のメモリセルに格納されるデータ値を読み出すこと、
    前記複数の書き込みビットラインを前記複数の読み出しビットラインから電気的に絶縁することを備える、方法。
12. 請求項１１記載の方法は更に、
    磁気トンネル接合に近接するが直接にはコンタクトしない書き込みビットライン導電体であって、一つの状態を前記磁気トンネル接合に書き込むために使用される前記書き込みビットライン導電体をランダムアクセスメモリセルの前記アレイの一つのランダムアクセスメモリセルに設けること、
    前記書き込みビットライン導電体を記磁気トンネル接合の一つの状態を読み出すために使用されるデータ内容用の全ての導電体から電気的に絶縁することを備える、方法。
13. 請求項１１記載の方法は更に、
    複数の書き込みビットライン電流ドライバ回路であって、その各々が一つ以上の所定の書き込みビットラインを駆動する前記複数の書き込みビットライン電流ドライバ回路を設けること、
    複数のセンスアンプ回路であって、その各々が一つ以上の所定の読み出しビットラインのデータ内容を読み出すために使用される複数のセンスアンプ回路を設けることを備え、前記複数のセンスアンプ回路はデータ内容用の共通導電体を前記複数の書き込みビットライン電流ドライバ回路とは共有しない、方法。
14. 請求項１１記載の方法は更に、共通のグローバル読み出しビットラインをランダムアクセスメモリセルの複数の物理的に隣接する列と共有することを備える、方法。
15. メモリであって、
    複数の行及び列に配列されるランダムアクセスメモリセルのアレイであって、前記複数の行及び列の各交点に一つのメモリセルが形成される前記アレイと、
    複数の書き込みワードラインであって、各々がデータ値をランダムアクセスメモリセルの所定の行に位置する所定のメモリセルに格納するために使用される前記複数の書き込みワードラインと、
    複数の読み出しワードラインであって、各々がランダムアクセスメモリセルの前記アレイの所定の行に位置する所定のメモリセルに格納されたデータを読み出すために使用される前記複数の読み出しワードラインと、
    前記複数の読み出しワードラインの各々に沿って所定のポイントを選択的かつ直接的に接続する複数の導電体であって、導電体の一端と前記ワードラインに沿った前記メモリセルの各々との間のインピーダンスを低減する前記複数の導電体とを備え、前記複数の導電体の各々は、前記書き込みワードラインの全てから電気的に絶縁される、メモリ。
16. 請求項１５記載のメモリは更に、
    複数の書き込みワードライン電流ドライバ回路であって、その各々が一つ以上の所定の書き込みワードラインを駆動する前記複数の書き込みワードライン電流ドライバ回路と、
    複数の読み出しワードラインドライバ回路であって、その各々が一つ以上の所定の読み出しワードラインを駆動する前記複数の読み出しワードラインドライバ回路とを備え、前記複数の読み出しワードラインドライバ回路の各々の出力は、前記複数の書き込みワードライン電流ドライバ回路の各々の出力から電気的に絶縁される、メモリ。
17. メモリであって、
    複数の行及び列に配列されるランダムアクセスメモリセルのアレイであって、前記複数の行及び列の各交点に一つのメモリセルが形成される前記アレイと、
    複数の読み出しビットラインであって、その各々がランダムアクセスメモリセルの前記アレイの所定の列に位置する所定のメモリセルに格納されるデータ値を読み出すために使用される前記複数の読み出しビットラインと、
    複数の読み出しワードラインであって、その各々がメモリセルの所定の行に位置する所定のセルのデータ値を読み出すために前記読み出しビットラインと共に使用される前記複数の読み出しワードラインとを備え、
    トンネル接合メモリセルの複数の物理的に隣接する列は、共通のグローバル読み出しビットラインを共有し、同じ行の隣接する列の各ランダムアクセスメモリセルは、前記複数の読み出しワードラインのうちの共通のワードラインを共有し、
    トンネル接合メモリセルの前記複数の物理的に隣接する列の各々は更に、複数の隣接するビットセルのグループを含み、
    グループ選択トランジスタは、グループ選択信号により制御されて、前記複数の隣接する列のうちの一つからの複数の隣接グループのうちの一つを、前記グローバル読み出しビットラインに選択的に接続する、メモリ。
18. 請求項１７記載のメモリにおいて、前記複数の隣接ビットセルのグループの各々は、共通のローカル読み出しビットライン導電体を共有する、メモリ。
19. 請求項１７記載のメモリにおいて、前記複数の隣接ビットセルのグループの各々は、基準端子に直列接続される、メモリ。
20. メモリであって、
    複数の行及び列に配列されるランダムアクセスメモリセルのアレイであって、前記複数の行及び列の各交点に一つのメモリセルが形成される前記アレイと、
    複数の書き込みビットラインであって、各々が第１の最大電圧を使用する前記複数の書き込みビットラインとを備え、
    ランダムアクセスメモリセルの前記アレイは、前記第１の最大電圧よりも低く、制御電極酸化膜により決まる定格電圧を有するトランジスタ群を含む、メモリ。
21. 請求項２０記載のメモリは更に、前記第１の最大電圧を使用する複数の書き込みワードラインを備える、メモリ。

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