JP2006332327A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】 電子部品が、支持基板の一部を成すコンポジット材料中に埋込まれて成る半導体装置において、信頼性を向上する。
【解決手段】 半導体素子や受動部品などの電子部品１３が支持基板２の一部を成すコンポジット材料層１２中に埋込まれて成る半導体装置用の多層基板において、電子部品１３をコア基板１１に装着するにあたって、ダイボンド材１６を低弾性率の材料とする。したがって、低弾性率材料層の緩衝効果によって、支持基板２のプレス成型時に前記コンポジット材料層１２から受けるストレスを緩和して不具合の発生を未然に防止し、半導体装置の信頼性を向上することができる。また、この低弾性率材料層の緩衝効果によって、コンポジット材料層１２との熱応力についても低減することができる。
【選択図】 図２
【解決手段】 半導体素子や受動部品などの電子部品１３が支持基板２の一部を成すコンポジット材料層１２中に埋込まれて成る半導体装置用の多層基板において、電子部品１３をコア基板１１に装着するにあたって、ダイボンド材１６を低弾性率の材料とする。したがって、低弾性率材料層の緩衝効果によって、支持基板２のプレス成型時に前記コンポジット材料層１２から受けるストレスを緩和して不具合の発生を未然に防止し、半導体装置の信頼性を向上することができる。また、この低弾性率材料層の緩衝効果によって、コンポジット材料層１２との熱応力についても低減することができる。
【選択図】 図２
Description
本発明は、半導体装置およびその製造方法に関し、特に半導体多層モジュールを実現するために用いられ、半導体素子や回路部品を基板内に埋込む埋込み基板の作成方法に関する。
電子機器の小型薄型化ニーズの増大に伴い、半導体デバイスも同様に小型薄型化が求められている。そこで、基板の表面に半導体素子や回路部品を実装するだけでなく、それらを基板内に埋込む前記埋込み基板も用いられるようになっている。
特許文献１には、電気絶縁性基板を熱硬化性のコンポジット樹脂に無機フィラーを含有させたコンポジット材料から形成し、その基板内部に回路部品を内蔵することで、高密度実装が可能であり、かつ信頼性が高い回路部品内蔵モジュールが提案されている。
前記埋込み基板の典型的な作成方法は、コア基板上に前記半導体素子や回路部品をフリップチップ実装し、その実装したコア基板にコンポジット材料を充填して前記半導体素子や回路部品を埋込むというものである。
特開平１１−２２０２６２号公報
したがって、上述の従来技術では、コンポジット材料の充填および充填後のプレス工程において、実装部品にストレスが加わり、前記コア基板に形成された電極との接続が剥がれたり、ＭＥＭＳ（Micro Electro Mechanical Systems）チップである場合は、内部に空間を有し、その空間内に懸架した微小機械構造体の動きをセンシングするので、外部応力によってセンシングの精度が低下するという問題がある。また、前記コンポジット材料の硬化後も、該コンポジット材料と埋込まれた前記半導体素子や回路部品との線膨張係数の差に起因する熱応力が、同様の影響を与え続けるという問題もある。
一方、プレス成形時に埋込まれる前記半導体素子や回路部品へのストレスを小さくするには、硬化時の樹脂流動に余裕を持たせるために、前記コンポジット材料の厚さを厚くすることが考えられるが、そうなると前記小型薄型化のニーズに答えられなくなる。
本発明の目的は、支持基板内に電子部品を埋込むにあたって、信頼性を向上することができる半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、電子部品が支持基板の少なくとも一部を成すコンポジット材料中に埋込まれて成る半導体装置において、前記電子部品の少なくとも一面に低弾性率材料層を介在することを特徴とする。
上記の構成によれば、半導体素子や受動部品などの電子部品が支持基板の少なくとも一部を成すコンポジット材料中に埋込まれて成る半導体装置（モジュール）用の多層基板において、前記電子部品の少なくとも一面に、シリコーン樹脂のような低弾性率材料層を設ける。前記コンポジット材料は、シリカやアルミナなどの無機材料から成るフィラーを、エポキシ樹脂などの熱硬化性のコンポジット樹脂に、たとえば７５％以上含有して成り、これによって、低い硬化温度で、たとえば線膨張係数が２０ｐｐｍ／℃以下に抑えられている充分な強度を得るために最適な材料である。しかしながら、前記フィラーを含有しており、プレス成型時に電子部品にストレスを与えてしまう。
したがって、前記低弾性率材料層を介在することで、その緩衝効果によって、支持基板のプレス成型時に前記コンポジット材料から受けるストレスを緩和して不具合の発生を未然に防止し、半導体装置の信頼性を向上することができる。また、この低弾性率材料層の緩衝効果によって、コンポジット材料との熱応力についても低減することができる。
また、本発明の半導体装置では、前記支持基板は、コア基板と、該コア基板の少なくとも一方の面に積層されたコンポジット材料層とを有して成り、前記電子部品は、前記コア基板に搭載され、前記低弾性率材料層は前記電子部品のコア基板へのダイボンド材であることを特徴とする。
上記の構成によれば、ダイボンド材を上記低弾性率の材料に変更し、周囲に影響が出ない程度に、通常のダイボンド時よりダイボンド材を多目に塗布することで、電子部品を実装すると、前記ダイボンド材はコア基板上面と該電子部品底面との間だけでなく、該電子部品の周壁をなだらかに覆うようになる。
したがって、前記コア基板上面と該電子部品底面との間のダイボンド材は電子部品に加わるコア基板の厚み方向の応力を緩和し、該電子部品の周壁部分のダイボンド材によっては電子部品に加わるコア基板の面方向の応力を緩和することができる。また、前記コア基板上面と該電子部品底面との間のダイボンド材は、電子部品の前記コア基板と反対側に形成される電極へ電子部品の出力を導通させる構造のサスペンションとして機能し、導通信頼性を確保することもできる。
さらにまた、本発明の半導体装置では、前記電子部品の前記コア基板と反対側には、金属微小突起が形成されており、その金属微小突起はコンポジット材料の表面に配置された電極に当接していることを特徴とする。
上記の構成によれば、前記電子部品の前記コア基板と反対側の表面には、電子部品が埋込まれたコンポジット材料に、銅箔を貼付けてエッチングによるパターンニングを施したり、既にパターンニングされた銅箔を貼付けるなどして電極が形成されており、あるいは前記電子部品の前記コア基板と反対側の表面には、別のコア基板が貼付けられ、その表面に形成された電極が臨んでおり、前記電子部品の前記コア基板と反対側の表面には、それらの電極へ電子部品の出力を導通させる構造として、金や銅などの金属から成る金属微小突起が形成される。
したがって、電子部品の出力を電極に導通させる構造として必要最小限の厚さに抑えることができ、コンポジット材料の厚さ、したがって支持基板全体の厚さを最小限の厚さに抑えることができる。
また、本発明の半導体装置の製造方法は、電子部品が支持基板の少なくとも一部を成すコンポジット材料中に埋込まれて成る半導体装置の製造方法において、コア基板にダイボンド材として低弾性率の樹脂を塗布する工程と、前記コア基板に、金属微小突起が形成された電子部品を、前記金属微小突起が形成された面とは反対側の面を装着面として装着する工程と、前記コア基板の反対側から、所望枚数積層されたシート状のコンポジット材料を加熱プレスして、該コンポジット材料中に前記電子部品を埋設する工程とを含むことを特徴とする。
上記の構成によれば、コア基板に実装後、電子部品の検査をすることが可能であり、コンポジット材料に埋込む前に不良品を検出することが可能になる。また、コンポジット材料への埋込み時に、コア基板や電子部品との間に空気が混入したりすることがない。また、金属微小突起と当接する電極がコンポジット材料に埋込まれた構造の場合は、予め電極パターンをエッチングなどで形成しているので、埋込み前に電極パターンの検査を行うことができる。
したがって、低弾性率材料層の緩衝効果によって半導体装置の信頼性を向上することができる。
さらにまた、本発明の半導体装置の製造方法は、前記コンポジット材料の表面から露出した前記金属微小突起に電極を当接配置する工程をさらに有することを特徴とする。
上記の構成によれば、前記電子部品と電極との間の接続を金属微小突起によって行うことで、電子部品の出力を電極に導通させる構造として必要最小限の厚さに抑えることができ、コンポジット材料層の厚さ、したがって支持基板全体の厚さを最小限の厚さに抑えることができる。
また、本発明の半導体装置の製造方法は、前記コア基板を除去する工程をさらに有することを特徴とする。
上記の構成によれば、電子部品の一面を露出させることができるので、裏面電極の取出しや光学的な入力を行うことが可能になる。
本発明の半導体装置は、以上のように、半導体素子や受動部品などの電子部品が支持基板の少なくとも一部を成すコンポジット材料中に埋込まれて成る半導体装置用の多層基板において、前記電子部品の少なくとも一面に、シリコーン樹脂のような低弾性率材料層を設ける。
それゆえ、前記低弾性率材料層を介在することで、その緩衝効果によって、支持基板のプレス成型時に前記コンポジット材料から受けるストレスを緩和して不具合の発生を未然に防止し、半導体装置の信頼性を向上することができる。また、この低弾性率材料層の緩衝効果によって、コンポジット材料との熱応力についても低減することができる。
また、本発明の半導体装置の製造方法は、以上のように、電子部品が支持基板の一部を成すコンポジット材料中に埋込まれて成る半導体装置の製造方法において、コア基板にダイボンド材として低弾性率の樹脂を塗布し、前記コア基板に金属微小突起が形成された電子部品を前記金属微小突起が形成された面とは反対側の面を装着面として装着し、前記コア基板の反対側から、所望枚数積層されたシート状のコンポジット材料を真空中で加熱プレスして、該コンポジット材料中に前記電子部品を埋設する。
それゆえ、低弾性率材料層の緩衝効果によって半導体装置の信頼性を向上することができる。
［実施の形態１］
図１は、本発明の実施の第１の形態に係る半導体装置１の縦断面図である。この半導体装置１は、支持基板２上に、半導体素子や受動部品などの電子部品３，４を実装して構成されている。前記支持基板２の表裏両面には、電極５，６がそれぞれ形成されており、それらの電極５，６に前記電子部品３，４が半田付けされる。前記支持基板２の表裏両表面間は、ビアホール７によって電気的に導通されている。
図１は、本発明の実施の第１の形態に係る半導体装置１の縦断面図である。この半導体装置１は、支持基板２上に、半導体素子や受動部品などの電子部品３，４を実装して構成されている。前記支持基板２の表裏両面には、電極５，６がそれぞれ形成されており、それらの電極５，６に前記電子部品３，４が半田付けされる。前記支持基板２の表裏両表面間は、ビアホール７によって電気的に導通されている。
図２は、図１の参照符号Ａで示す部分を拡大して示す縦断面図である。前記支持基板２は、コア基板１１と、そのコア基板１１上に形成されるコンポジット材料層１２とを備えて構成される。前記コンポジット材料層１２内には、電子部品１３，１４が埋込まれている。電子部品１４は、コア基板１１の上面に形成された電極１５に半田付けされている。一方、電子部品１３は、ダイボンド材１６によって、その表面がコア基板１１の上面にダイボンドされており、裏面には、金や銅などの金属から成る金属微小突起１７が形成されており、その金属微小突起１７はコンポジット材料層１２の表面に形成された前記電極６に当接している。
前記コンポジット材料層１２は、エポキシ樹脂などの熱硬化性のコンポジット樹脂１２ａに、シリカやアルミナなどの無機材料から成り、１０μｍ以下のりん片状のフィラー１２ｂを７５重量％以上含有して成り、線膨張係数が２０ｐｐｍ／℃以下に低く抑えられており、また硬化温度も低い。したがって、電子部品１３，１４を埋込んだ支持基板２を形成する上で、好適である。
注目すべきは、本発明では、前記ダイボンド材１６は、低弾性率の材料、たとえばシリコーン樹脂から成り、周囲に影響が出ない程度に、通常のダイボンド時より多目に塗布されていることである。したがって、電子部品１３を実装すると、前記ダイボンド材１６はコア基板１１の上面と電子部品１３の底面との間だけでなく、図２から理解されるように、該電子部品１３の周壁をなだらかに覆うようになる。このダイボンド材１６は電子部品１３の周壁全部を覆っていたり、上面まで覆っていたりしてもよい。
このように構成することで、前記コア基板１１の上面と電子部品１３の底面との間のダイボンド材１６ａは、電子部品１３に加わるコア基板１１の厚み方向の応力を緩和し、該電子部品１３の周壁部分のダイボンド材１６ｂは電子部品１３に加わるコア基板１１の面方向の応力を緩和することができる。これによって、支持基板２のプレス成型時に前記コンポジット材料層１２の特に硬いフィラー１２ｂから受けるストレスを緩和して、電子部品１３の不具合の発生を未然に防止し、半導体装置１の信頼性を向上することができる。また、ダイボンド材１６の緩衝効果によって、該コンポジット材料層１２と電子部品１３との熱応力についても低減することができる。したがって、前記電子部品１３が、内部に空間を有し、その空間内に懸架した微小機械構造体の動きをセンシングするＭＥＭＳチップである場合に、特に好適である。
また、前記コア基板１１の上面と電子部品１３の底面との間のダイボンド材１６ａは、電子部品１３の前記コア基板１１と反対側に形成される電極６へ該電子部品１３の出力を導通させる構造のサスペンションとして機能し、導通信頼性を確保することもできる。
さらにまた、前記電子部品１３と電極６との間の接続を金属微小突起１７によって行うことで、電子部品１３の出力を電極６に導通させる構造として必要最小限の厚さに抑えることができ、コンポジット材料層１２の厚さ、したがって支持基板２全体の厚さを最小限の厚さに抑えることができる。
図３は、支持基板２の製造方法を説明するための図である。半導体ベアチップなどの電子部品１３には、金属微小突起１７が形成されている。その電子部品１３を実装するにあたって、先ずコア基板１１には、ダイボンド材１６が塗布される。次に、図３（ａ）で示すように、前記金属微小突起１７が形成された電子部品１３が、前記金属微小突起１７が形成された面とは反対側の面を装着面として装着される。
続いて、図３（ｂ）で示すように、前記コア基板１１の反対側から、シート状のコンポジット材料層１２が、所望とする厚みに対応した枚数だけ積層され、真空中で加熱プレスすることで、該コンポジット材料層１２中に前記電子部品１３，１４が埋設され、さらにコンポジット材料層１２の表面に金や銅などの金属薄膜６ａが貼付けられる。その後、前記金属薄膜６ａがエッチングによってパターニングされて前記電極６が形成され、前記コンポジット材料層１２の表面から露出した前記金属微小突起１７に該電極６が当接配置されて支持基板２が完成する。
このような製造方法によれば、コア基板１１に実装後、電子部品１３，１４の検査をすることが可能であり、コンポジット材料層１２に埋込む前に不良品を検出することが可能になる。また、コンポジット材料層１２への埋込み時に、コア基板１１や電子部品１３，１４との間に空気が混入したりすることがない。さらにまた、金属微小突起１７と当接する電極６がコンポジット材料層１２に埋込まれる構造の場合は、予め電極パターンをエッチングなどで形成しているので、埋込み前に電極パターンの検査を行うことができる。
したがって、ダイボンド材１６の緩衝効果によって電子部品１３，１４の信頼性を向上することができるとともに、無駄な工程やロス部材がなく、生産性良く低コストで半導体装置１を製造することができる。
上述の半導体装置１では、電極６は、電子部品１３，１４が埋込まれたコンポジット材料層１２に、金属薄膜６ａを貼付け、エッチングされて形成されているけれども、図４で示すように、既にパターンニングされた金属薄膜を貼付けるなどして電極６が形成されてもよく、あるいは図５で示すように、前記電子部品１３，１４の前記コア基板１１と反対側の表面に別のコア基板１９が貼付けられ、その表面に形成された電極６が臨むようにしてもよい。
［実施の形態２］
図６は、本発明の実施の第２の形態に係る半導体装置２１の製造方法を説明するための縦断面図である。この図６は、前述の図２と同様に、一部分を拡大して示している。注目すべきは、この半導体装置２１では、前述の図３（ａ）〜（ｃ）と同様の工程で支持基板２が形成された後、図６（ａ）で示すように、前記コア基板１１が除去されることである。その後、図６（ｂ）で示すように、コンポジット材料層１２の裏面に電極２２が形成され、外部に露出した電子部品１３の電極とワイヤ２３でボンディングされる。この図６の構成において、図２の構成に対応する部分には同一の参照符号を付して示し、その説明を省略する。
図６は、本発明の実施の第２の形態に係る半導体装置２１の製造方法を説明するための縦断面図である。この図６は、前述の図２と同様に、一部分を拡大して示している。注目すべきは、この半導体装置２１では、前述の図３（ａ）〜（ｃ）と同様の工程で支持基板２が形成された後、図６（ａ）で示すように、前記コア基板１１が除去されることである。その後、図６（ｂ）で示すように、コンポジット材料層１２の裏面に電極２２が形成され、外部に露出した電子部品１３の電極とワイヤ２３でボンディングされる。この図６の構成において、図２の構成に対応する部分には同一の参照符号を付して示し、その説明を省略する。
このように構成することで、前記裏面電極２２の取出しや、赤外線などの光学的な入力を行うことが可能になり、電子部品１３としてコンポジット材料層１２内に埋設する素子の種類を増加することができる。
１，２１ 半導体装置
２ 支持基板
３，４，１３，１４ 電子部品
５，６，１５，２２ 電極
６ａ 金属薄膜
７ ビアホール
１１ コア基板
１２ コンポジット材料層
１２ａ コンポジット樹脂
１２ｂ フィラー
１６，１６ａ，１６ｂ ダイボンド材
１７ 金属微小突起
２３ ワイヤ
２ 支持基板
３，４，１３，１４ 電子部品
５，６，１５，２２ 電極
６ａ 金属薄膜
７ ビアホール
１１ コア基板
１２ コンポジット材料層
１２ａ コンポジット樹脂
１２ｂ フィラー
１６，１６ａ，１６ｂ ダイボンド材
１７ 金属微小突起
２３ ワイヤ
Claims (6)
- 電子部品が支持基板の少なくとも一部を成すコンポジット材料中に埋込まれて成る半導体装置において、
前記電子部品の少なくとも一面に低弾性率材料層を介在することを特徴とする半導体装置。 - 前記支持基板は、コア基板と、該コア基板の少なくとも一方の面に積層されたコンポジット材料層とを有して成り、前記電子部品は、前記コア基板に搭載され、前記低弾性率材料層は前記電子部品のコア基板へのダイボンド材であることを特徴とする請求項１記載の半導体装置。
- 前記電子部品の前記コア基板と反対側には、金属微小突起が形成されており、その金属微小突起はコンポジット材料の表面に配置された電極に当接していることを特徴とする請求項２記載の半導体装置。
- 電子部品が支持基板の少なくとも一部を成すコンポジット材料中に埋込まれて成る半導体装置の製造方法において、
コア基板にダイボンド材として低弾性率の樹脂を塗布する工程と、
前記コア基板に、金属微小突起が形成された電子部品を、前記金属微小突起が形成された面とは反対側の面を装着面として装着する工程と、
前記コア基板の反対側から、所望枚数積層されたシート状のコンポジット材料を加熱プレスして、該コンポジット材料中に前記電子部品を埋設する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記コンポジット材料の表面から露出した前記金属微小突起に電極を当接配置する工程をさらに有することを特徴とする請求項４記載の半導体装置の製造方法。
- 前記コア基板を除去する工程をさらに有することを特徴とする請求項４または５記載の半導体装置の製造方法。
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| JP2005153796A JP2006332327A (ja) | 2005-05-26 | 2005-05-26 | 半導体装置およびその製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106383962A (zh) * | 2016-09-30 | 2017-02-08 | 北京航空航天大学 | 一种热压成型平面编织复合材料的残余热应力估算方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220262A (ja) * | 1997-11-25 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュールおよびその製造方法 |
| JP2005101580A (ja) * | 2003-08-28 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュール及びその製造方法 |
-
2005
- 2005-05-26 JP JP2005153796A patent/JP2006332327A/ja active Pending
Patent Citations (2)
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|---|---|---|---|---|
| JPH11220262A (ja) * | 1997-11-25 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュールおよびその製造方法 |
| JP2005101580A (ja) * | 2003-08-28 | 2005-04-14 | Matsushita Electric Ind Co Ltd | 回路部品内蔵モジュール及びその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106383962A (zh) * | 2016-09-30 | 2017-02-08 | 北京航空航天大学 | 一种热压成型平面编织复合材料的残余热应力估算方法 |
| CN106383962B (zh) * | 2016-09-30 | 2019-06-28 | 北京航空航天大学 | 一种热压成型平面编织复合材料的残余热应力估算方法 |
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