JP2006332122A - 電子回路装置、その製造方法、バリスタの製造方法、及び半導体装置の製造方法 - Google Patents
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Abstract
【課題】 素子単体についても静電サージ対策を講じ、個々の素子を取り扱う作業者にも安全な電子回路装置を提供する。
【解決手段】 基板上に、少なくとも一対の電極を持つ電子素子が形成されている。この基板上に、さらに、一対の電極とバリスタ絶縁膜とを含むバリスタ素子が形成されている。バリスタ素子の一対の電極にサージ電圧が印加されると、バリスタ絶縁膜を通してサージ電流が流れる。電子素子の一方の電極とバリスタ素子の一方の電極とが相互に接続され、電子素子の他方の電極とバリスタ素子の他方の電極とが相互に接続されている。
【選択図】 図１
【解決手段】 基板上に、少なくとも一対の電極を持つ電子素子が形成されている。この基板上に、さらに、一対の電極とバリスタ絶縁膜とを含むバリスタ素子が形成されている。バリスタ素子の一対の電極にサージ電圧が印加されると、バリスタ絶縁膜を通してサージ電流が流れる。電子素子の一方の電極とバリスタ素子の一方の電極とが相互に接続され、電子素子の他方の電極とバリスタ素子の他方の電極とが相互に接続されている。
【選択図】 図１
Description
本発明は、電子回路装置、及びその製造方法に関し、特にサージ電圧に対する対策が施された電子回路装置、及びその製造方法に関する。さらに、本発明は、電子回路装置への適用に適したバリスタの製造方法、及びそのバリスタを含む半導体装置の製造方法に関する。
電子部品の駆動周波数が高くなるに従い、静電サージやノイズによる誤作動の問題が大きくなってきている。特に、圧電材料を含む誘電体フィルタや表面波（ＳＡＷ）フィルタ等に代表される電子部品は、応力を印加すると電圧が発生する圧電正効果を有するので、静電サージが発生しやすい。
下記の特許文献１に開示された高周波デバイスにおいては、静電サージから電子回路を保護するために、アンテナ端子とＳＡＷフィルタとの間に、バリスタが実装されている。バリスタを実装することにより、ＳＡＷフィルタが実装された電子回路基板の静電サージ対策が講じられている。
下記の特許文献２に、チタン酸ストロンチウム薄膜を用いたバリスタが開示されている。特許文献２に開示された発明によると、チタン膜を、ストロンチウムイオンを含む水溶液中で水熱処理することにより、結晶性の高いチタン酸ストロンチウム膜が形成される。
ＳＡＷフィルタが実装された電子回路基板は、バリスタの実装により静電サージ対策が講じられているが、ＳＡＷフィルタ単体として静電サージ対策が講じられているわけではない。すなわち、個々の部品を取り扱う作業者に対しては、静電サージ対策が講じられているとはいえない。このため、作業者は、静電サージによって不快な衝撃を受ける場合がある。
本発明の目的は、素子単体についても静電サージ対策を講じ、個々の素子を取り扱う作業者にも安全な電子回路装置、及びその製造方法を提供することである。本発明の他の目的は、この電子回路装置へ適用され得るバリスタの製造方法を提供することである。本発明のさらに他の目的は、このバリスタを適用した半導体装置の製造方法を提供することである。
本発明の一観点によると、基板上に形成され、少なくとも一対の電極を持つ電子素子と、前記基板上に形成され、一対の電極とバリスタ絶縁膜とを含み、該一対の電極にサージ電圧が印加されると、該バリスタ絶縁膜を通してサージ電流を流すバリスタ素子であって、該バリスタ素子の一方の電極が、前記電子素子の一方の電極に接続され、該バリスタ素子の他方の電極が、前記電子素子の他方の電極に接続されているバリスタ素子とを有する電子回路装置が提供される。
本発明の他の観点によると、（ａ）少なくとも表層部が圧電材料で形成されている基板を準備する工程と、（ｂ）前記基板の上に、導電材料からなる導電膜を形成する工程と、（ｃ）前記導電膜をパターニングすることにより、相互に噛み合った一対の櫛型電極、該一対の櫛歯型電極にそれぞれ連続する一対のバリスタ電極を形成する工程と、（ｄ）前記バリスタ電極の一方の上面から他方の上面までを覆うバリスタ絶縁膜を形成する工程と、（ｅ）前記バリスタ絶縁膜の上に、該バリスタ絶縁膜を介して前記一対のバリスタ電極の双方に対向する上部導電膜を形成する工程とを有し、前記一対のバリスタ電極にサージ電圧が印加されたときに、前記バリスタ絶縁膜及び前記上部導電膜を通してサージ電流を流す電子回路装置の製造方法が提供される。
本発明のさらに他の観点によると、基板上に、アルミニウムからなる下側導電膜を形成する工程と、前記下側導電膜の表層部を酸化することにより、酸化アルミニウムからなるバリスタ絶縁膜を形成する工程と、前記バリスタ絶縁膜の上に、導電材料からなる上側導電膜を形成する工程とを有するバリスタの製造方法が提供される。
本発明のさらに他の観点によると、（ａ）半導体基板上に、少なくとも一対の端子を持つ半導体素子を形成する工程と、（ｂ）前記半導体素子を覆うように前記基板上に層間絶縁膜を形成する工程と、（ｃ）前記層間絶縁膜の上に、一対の電極とバリスタ絶縁膜とを含み、該一対の電極の少なくとも一方が、前記半導体素子の一方の端子に電気的に接続され、該半導体素子の一対の電極にサージ電圧が印加されると、該バリスタ絶縁膜を通してサージ電流を流すバリスタ素子を形成する工程とを有する半導体装置の製造方法が提供される。
電子素子が形成される基板上に、バリスタ素子をも形成することにより、電子回路装置単体の状態においても、電子素子の一対の電極に印加されたサージ電圧を瞬時に低下させることができる。
図１（Ａ）に、第１の実施例による電子回路装置の平面図を示す。図１（Ｂ）及び図１（Ｃ）に、それぞれ図１（Ａ）の一点鎖線Ｂ１−Ｂ１における断面図、及び一点鎖線Ｃ１−Ｃ１における断面図を示す。リチウムタンタレイト（ＬｉＴａＯ３）からなる基板１の表面に、相互に噛み合った一対の櫛型電極４及び５が形成されている。櫛型電極４及び５により励振された表面波が伝搬する両側の経路上に、それぞれ反射器２及び３が形成されている。
反射器２及び３の各々は、表面波の進行方向と直交する方向に延在する複数の導電パターンを含んで構成される。これらの導電パターンは、相互に電気的に短絡されている。櫛型電極４及び５により励振され、その両側に進行する表面波は、反射器２及び３により反射される。これにより、一対の反射器２及び３の間に定在波が生ずる。櫛型電極４、５、及び反射器２、３が、ＳＡＷ共振器を構成する。
基板１０の表面上に、バリスタ素子１０が形成されている。バリスタ素子１０は、バリスタ電極１１、１２、バリスタ絶縁膜１３、及び上部導電膜１４により構成される。バリスタ電極１１及び１２は、相互に、面内方向に間隙を隔てて配置されている。
バリスタ絶縁膜１３は、チタン酸ストロンチウムで形成され、一方のバリスタ電極１１の上面から、間隙を経由して他方のバリスタ電極１２の上面までを覆う。バリスタ絶縁膜１３の厚さは、例えば１５０ｎｍである。上部導電膜１４は、基板側から白金（Ｐｔ）膜とチタン（Ｔｉ）膜とがこの順番に積層された２層構造を有する。
一方のバリスタ電極１１は、配線２０により一方の櫛型電極４に接続され、他方のバリスタ電極１２は、配線２１により他方の櫛型電極５に接続されている。反射器２、３、櫛型電極４、５、バリスタ電極１１、１２、及び配線２０、２１は、銅（Ｃｕ）膜をアルミニウム銅（Ａｌ−Ｃｕ）合金膜で挟み込んだ３層構造を有する。
図１（Ｄ）に、図１（Ａ）〜図１（Ｃ）に示したＳＡＷ共振器を使用したフィルタの等価回路図を示す。合計７個のＳＡＷ共振器２５がラダー型に並べられている。各ＳＡＷ共振器２５は、定在波を利用するため、進行波を利用する従来のＳＡＷフィルタに比べて、表面弾性波の減衰が小さくなり、低損失のフィルタを得ることができる。
次に、図２（Ａ）〜図２（Ｅ）を参照して、第１の実施例による電子回路装置の製造方法について説明する。図２（Ａ）〜図２（Ｅ）の各々は、左側に櫛型電極部の断面図を示し、右側にバリスタ素子部の断面図を示す。
図２（Ａ）に示すように、分極処理されたＬｉＴａＯ３からなる基板１の表面上に、Ａｌ−Ｃｕ合金層、Ｃｕ層、Ａｌ−Ｃｕ合金層がこの順番に積層された３層構造を有する導電膜７をスパッタリングにより形成する。図２（Ｂ）に示すように、導電膜７を、公知のフォトリソグラフィ技術を用いてパターニングすることにより、櫛型電極４、５、及びバリスタ電極１１、１２を形成する。図２（Ｂ）の断面図には現れていないが、図１（Ａ）に示した反射器２、３及び配線２０、２１も同時に形成される。なお、基板１として、表層部のみが圧電材料で形成された複合部材を用いることも可能である。
図２（Ｃ）に示すように、櫛型電極４、５及びバリスタ電極１１、１２を覆うように、基板全面に、フォトレジスト膜１６を形成する。フォトレジスト膜１６を部分的に露光し、現像することにより、開口１６ａを形成する。開口１６ａは、図１（Ａ）に示したバリスタ絶縁膜１３に整合した平面形状を有する。
図２（Ｄ）に示すように、開口１６ａの底面上に、チタン酸ストロンチウムからなるバリスタ絶縁膜１３及び上部導電膜１４を、スパッタリングにより形成する。上部導電膜１４は、白金層とチタン層とがこの順番に積層された２層構造を有する。レジスト膜１６の上面にも、チタン酸ストロンチウム膜１３ａ、及び白金層とチタン層との２層構造１４ａが堆積する。これらの膜は、基板１を積極的に加熱することなく成膜される。
図２（Ｅ）に示すように、フォトレジスト膜１６を除去する。このとき、その上に堆積しているチタン酸ストロンチウム膜１３ａ、及び白金層とチタン層との２層構造１４ａがリフトオフされる。
上記第１の実施例による方法では、バリスタ絶縁膜１３の成膜時に、基板１を積極的に加熱することなく、ほぼ室温で成膜される。このため、分極処理されている基板１の分極特性を低下させることはない。バリスタ電極１１、１２、バリスタ絶縁膜１３、及び上部導電膜１４が、バリスタ素子１０として作用する。
次に、図３及び図４を参照して、バリスタ絶縁膜の材料としてチタン酸ストロンチウムを用いたバリスタ素子の特性について説明する。
図３（Ａ）に、バリスタ特性を評価するために作製したバリスタ素子の断面図を示す。シリコン基板４０の表面を熱酸化することにより、厚さ１００ｎｍの酸化シリコン膜４１を形成した。酸化シリコン膜４１の上に、厚さ６０ｎｍのチタン膜４２、厚さ２００ｎｍの白金膜４３を、スパッタリングにより形成した。チタン膜４２及び白金膜４３は、基板４０を加熱することなく、それぞれチタンターゲット及び白金ターゲットをアルゴンプラズマでスパッタリングすることにより形成した。成膜用のチャンバ内の圧力は約１Ｐａ（７．５ｍＴｏｒｒ）とした。
白金膜４３の上に、チタン酸ストロンチウム膜４４をスパッタリングにより形成した。スパッタガスとして、アルゴンと酸素とを用い、それぞれの流量を３０ｓｃｃｍ及び７．５ｓｃｃｍとした。成膜時のチャンバ内の圧力は、１Ｐａとした。成膜時間を１時間、３時間、及び５時間とし、膜厚の異なる３種類の試料を作製した。
開口部を有するメタルマスクを介して、チタン酸ストロンチウム膜４４の上に、白金膜４５を、電子ビーム蒸着により形成した。白金膜４５の厚さは、約１００ｎｍである。
図３（Ｂ）に、チタン酸ストロンチウム膜の成膜時間を３時間とした試料のＸ線回折パターンを示す。シリコン基板１の（２００）面、（４００）面、及び白金の（１１１）面に対応するピークが現れているが、チタン酸ストロンチウムのピークは現れていない。このことから、室温でスパッタリングにより形成したチタン酸ストロンチウム膜は非晶質であることがわかる。
図４に、図３（Ａ）に示す試料の電流電圧特性を示す。横軸は電圧を単位「Ｖ」で表し、縦軸は電流密度を単位「１０−５Ａ／ｃｍ２」で表す。図中の四角、三角、及び丸記号は、それぞれチタン酸ストロンチウム膜４４の成膜時間を１時間、３時間、及び５時間とした試料の電流密度を示す。いずれの場合も非線形の電流電圧特性を示し、あるしきい値電圧以下の領域では、実質的に電流が流れず、しきい値電圧以上になると、急激に電流が流れ始めることがわかる。一旦しきい値以上の電圧を印加して電流を流した後、電圧をしきい値以下まで戻すと、電流が流れない元の状態に戻った。このように、図３（Ａ）に示す試料は、サージ電圧が印加されたときにサージ電流を探すバリスタ素子として機能することがわかる。
しきい値電圧は、チタン酸ストロンチウム膜の成膜時間、すなわちその膜厚に依存することがわかる。従って、チタン酸ストロンチウム膜４４の膜厚を変化させることにより、しきい値電圧を調整することが可能である。
非晶質のチタン酸ストロンチウム膜を用いることにより、図４に示す非線形の電流電圧特性が得られる理由は、以下のように考えられる。
チタン酸ストロンチウム膜は結晶化していないため、陽イオンと陰イオンとが格子点に整然と並んでおらず、陽イオンと陰イオンとの分布に濃淡があると考えられる。特に、陰イオンは常温で気体の元素のイオンであるため、組成が不定比になりやすい。酸素過剰な部分はＰ型導電性になり、酸素不足部分はＮ型導電性になりやすい。このため、非線形の電流電圧特性が得られると考えられる。
次に、図５を参照して、第２の実施例による電子回路装置の製造方法について説明する。
図５（Ａ）に示すように、絶縁性の表面を有する基板６０の表面上に、純度９９．９９％のアルミニウムを電子ビーム蒸着法で蒸着し、厚さ５００ｎｍのアルミニウム膜を形成する。このアルミニウム膜を、フォトリソグラフィ技術を用いてパターニングし、下側電極６３、及びパッド６１、６２を形成する。
図５（Ｂ）に示すように、下側電極６３、及びパッド６１、６２の表面に、酸化アルミニウム膜６５を形成する。酸化アルミニウム膜６５の形成は、基板を大気中に２４時間放置して、アルミニウムの表面を自然酸化させることにより形成する。この条件で、酸化アルミニウム膜６５の厚さが約３ｎｍになる。
図５（Ｃ）に示すように、下側電極６３の一部を覆う上側電極６６を形成する。上側電極６６は、開口が設けられたメタルマスクを介してアルミニウムを電子ビーム蒸着することにより形成される。上側電極６６の厚さは、例えば５００ｎｍとする。
図５（Ｄ）に示すように、パッド６１、６２を覆う酸化アルミニウム膜６５、及び下側電極６３を覆う酸化アルミニウム膜６５のうち露出した部分をドライエッチングプロセスによりエッチングする。なお、酸化アルミニウム膜６５に機械的に傷をつけて、その下の金属アルミニウム膜の一部を露出させてもよい。
図５（Ｅ）に示すように、一方のパッド６１と下側電極６３とを、ワイヤ６７で接続し、他方のパッド６２と上側電極６６とをワイヤ６８で接続する。
下側電極６３、酸化アルミニウム膜６５、上側電極６６が、バリスタ素子６９を構成する。
図６に、図５（Ｅ）に示したバリスタ素子６９の電流電圧特性を示す。横軸は電圧を単位「Ｖ」で表し、縦軸は電流密度を単位「１０−５Ａ／ｃｍ２」で表す。非線形の電流電圧特性が得られており、バリスタ素子として機能することがわかる。印加する電圧の極性を反転させた場合にも同様の特性を示し、図６に示した特性とほぼ対称な電流電圧特性が得られた。
第２の実施例による電子回路装置のバリスタ絶縁膜として用いた酸化アルミニウム膜６５は、第１の実施例の場合と同様に、非晶質である。このため、第１の実施例の場合と同様の理由により、非線形の電流電圧特性が得られたと考えられる。
上記第２の実施例では、アルミニウム膜の表面を自然酸化することにより、酸化アルミニウム膜を形成したが、その他の方法で酸化アルミニウム膜を形成してもよい。例えば、沸騰した純水に基板を浸漬させてもよいし、クロム酸塩等を用いてアルミニウム膜の表面を化成処理してもよいし、硫酸等を用いてアルミニウム膜の表面をアルマイト処理（陽極酸化）してもよい。これらの方法でアルミニウム膜の表面を酸化することにより、自然酸化させる場合に比べて、より厚い酸化アルミニウム膜を短時間で形成することができる。特に、アルマイト処理を用いる場合、容易に１０μｍ以上の膜厚を有する酸化アルミニウム膜を形成することができる。酸化アルミニウム膜を厚くすることにより、バリスタ素子のしきい値電圧を高くすることができる。
図７に、第３の実施例による電子回路装置の概略図を示す。半導体基板７０の表面に、１トランジスタ１キャパシタ型の強誘電体メモリ（ＦＲＡＭ）が形成されている。ＦＲＡＭの１つのメモリセルは、ＭＯＳトランジスタ７１と強誘電体キャパシタ７２により構成される。ＭＯＳトランジスタ７１のソースが、強誘電体キャパシタ７２の１つの電極に接続されている。
以下、第３の実施例による電子回路装置の製造方法について説明する。ＦＲＡＭのメモリセルを覆うように、基板７０の上に酸化シリコンからなる層間絶縁膜７５を形成する。層間絶縁膜７５に、ビアホールを形成する。ビアホールは、ＭＯＳトランジスタ７１のドレイン、及びゲートに対応する位置、ＭＯＳトランジスタ７１のソースと強誘電体キャパシタ７２の一方の電極との相互接続点に対応する位置、及び強誘電体キャパシタ７２の他方の電極に対応する位置に形成される。
層間絶縁膜７５の上に、図５に示した第２の実施例による電子回路装置の製造方法と同様の方法で、バリスタ素子７６、及びパッド８０、８１、８２、８３を形成する。パッド８１及び８２は、それぞれＭＯＳトランジスタ８２のドレイン及びゲートに接続される。パッド８３は、ＭＯＳトランジスタ７１のソースと、強誘電体キャパシタ７２の一方の電極との相互接続点に接続される。パッド８０は、強誘電体キャパシタ７２の他方の電極に接続される。バリスタ素子７６の下側電極が、ワイヤ８４によりパッド８０に接続される。バリスタ素子７６の上側電極は、ワイヤ８５によりパッド８３に接続される。
強誘電体キャパシタ７６の強誘電体膜は、一般的に、強誘電性を示すと共に、圧電性をも示す。強誘電体キャパシタ７２の強誘電体膜に応力が加わると、圧電正効果により電圧が発生する。バリスタ素子７６を配置することにより、圧電正効果により発生したサージ電圧を瞬時に低下させることができる。
上記実施例では、サージ電圧が発生する可能性のある電極間に、１つのバリスタ素子を接続する場合を示したが、バリスタ素子をアレイ状に配置し、複数のバリスタ素子を直列または並列に接続してもよい。
上記実施例では、バリスタ絶縁膜の材料として、チタン酸ストロンチウムまたは酸化アルミニウムを用いたが、その他の非晶質の酸化物を用いてもよい。例えば、チタン酸バリウム、酸化亜鉛等を用いることが可能である。また、バリスタ絶縁膜の厚さは、作業者に、サージ電圧による不快な衝撃を与えないようにするために、１μｍ以下とすることが好ましい。バリスタ絶縁膜の厚さの下限は、電子回路装置の動作電圧に基づいて適宜設定すればよいが、製造歩留まりを考慮すると、３ｎｍ以上とすることが好ましい。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
１ 圧電基板
２、３ 反射器
４、５ 櫛型電極
７ 導電膜
１０ バリスタ素子
１１、１２ バリスタ電極
１３ バリスタ絶縁膜
１４ 上部導電膜
１６ フォトレジスト膜
２０、２１ 配線
２５ ＳＡＷ共振器
４０ シリコン基板
４１ 酸化シリコン膜
４２ チタン膜
４３ 白金膜
４４ チタン酸ストロンチウム膜
４５ 白金膜
６０、７０ 基板
６１、６２、８０、８１、８２、８３ パッド
６３ 下側電極
６５ 酸化アルミニウム膜
６６ 上側電極
６７、６８、８４、８５ ワイヤ
６９、７６ バリスタ素子
７１ ＭＯＳトランジスタ
７２ 強誘電体キャパシタ
７５ 層間絶縁膜
２、３ 反射器
４、５ 櫛型電極
７ 導電膜
１０ バリスタ素子
１１、１２ バリスタ電極
１３ バリスタ絶縁膜
１４ 上部導電膜
１６ フォトレジスト膜
２０、２１ 配線
２５ ＳＡＷ共振器
４０ シリコン基板
４１ 酸化シリコン膜
４２ チタン膜
４３ 白金膜
４４ チタン酸ストロンチウム膜
４５ 白金膜
６０、７０ 基板
６１、６２、８０、８１、８２、８３ パッド
６３ 下側電極
６５ 酸化アルミニウム膜
６６ 上側電極
６７、６８、８４、８５ ワイヤ
６９、７６ バリスタ素子
７１ ＭＯＳトランジスタ
７２ 強誘電体キャパシタ
７５ 層間絶縁膜
Claims (10)
- 基板上に形成され、少なくとも一対の電極を持つ電子素子と、
前記基板上に形成され、一対の電極とバリスタ絶縁膜とを含み、該一対の電極にサージ電圧が印加されると、該バリスタ絶縁膜を通してサージ電流を流すバリスタ素子であって、該バリスタ素子の一方の電極が、前記電子素子の一方の電極に接続され、該バリスタ素子の他方の電極が、前記電子素子の他方の電極に接続されているバリスタ素子と
を有する電子回路装置。 - 前記バリスタ絶縁膜が、非晶質の酸化物である請求項１に記載の電子回路装置。
- 前記バリスタ絶縁膜が、チタン酸ストロンチウム、チタン酸バリウム、酸化亜鉛、または酸化アルミニウムで形成されている請求項１に記載の電子回路装置。
- 前記電子素子が、圧電材料からなる圧電部材を含み、該電子素子の一対の電極が、該圧電部材の表面上に形成され、相互に噛み合った一対の櫛型電極である請求項１〜３のいずれかに記載の電子回路装置。
- 前記バリスタ素子の一対の電極と、前記櫛型電極とは、同一の導電膜をパターニングして形成されたものであり、該バリスタ素子の一対の電極は、相互に、前記基板の面内方向にある間隙を隔てて配置され、該バリスタ絶縁膜は、一方の電極の上面から、前記間隙を経由して他方の電極の上面までを覆い、該バリスタ素子は、さらに、該バリスタ絶縁膜の上に配置されて、該バリスタ素子の一対の電極の双方に、該バリスタ絶縁膜を介して対向する上部導電膜を含む請求項４に記載の電子回路装置。
- （ａ）少なくとも表層部が圧電材料で形成されている基板を準備する工程と、
（ｂ）前記基板の上に、導電材料からなる導電膜を形成する工程と、
（ｃ）前記導電膜をパターニングすることにより、相互に噛み合った一対の櫛型電極、該一対の櫛歯型電極にそれぞれ連続する一対のバリスタ電極を形成する工程と、
（ｄ）前記バリスタ電極の一方の上面から他方の上面までを覆うバリスタ絶縁膜を形成する工程と、
（ｅ）前記バリスタ絶縁膜の上に、該バリスタ絶縁膜を介して前記一対のバリスタ電極の双方に対向する上部導電膜を形成する工程と
を有し、前記一対のバリスタ電極にサージ電圧が印加されたときに、前記バリスタ絶縁膜及び前記上部導電膜を通してサージ電流を流す電子回路装置の製造方法。 - 前記工程ｄにおいて、前記基板を積極的に加熱することなく、チタン酸ストロンチウムからなる絶縁膜をスパッタリングにより形成し、前記バリスタ絶縁膜とする請求項６に記載の電子回路装置の製造方法。
- 基板上に、アルミニウムからなる下側導電膜を形成する工程と、
前記下側導電膜の表層部を酸化することにより、酸化アルミニウムからなるバリスタ絶縁膜を形成する工程と、
前記バリスタ絶縁膜の上に、導電材料からなる上側導電膜を形成する工程と
を有するバリスタの製造方法。 - （ａ）半導体基板上に、少なくとも一対の端子を持つ半導体素子を形成する工程と、
（ｂ）前記半導体素子を覆うように前記基板上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の上に、一対の電極とバリスタ絶縁膜とを含み、該一対の電極の少なくとも一方が、前記半導体素子の一方の端子に電気的に接続され、該半導体素子の一対の電極にサージ電圧が印加されると、該バリスタ絶縁膜を通してサージ電流を流すバリスタ素子を形成する工程と
を有する半導体装置の製造方法。 - 前記工程ｃが、
前記層間絶縁膜の上に、前記一対の電極の一方を構成するアルミニウムからなる下側電極を形成する工程と、
前記下側電極の表層部を酸化することにより前記バリスタ絶縁膜を形成する工程と、
前記バリスタ絶縁膜の上に、前記一対の電極の他方を構成する上側電極を形成する工程と
を含む請求項９に記載の半導体装置の製造方法。
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