JP2006295016A - 半導体レーザ素子 - Google Patents

Abstract

【課題】キンク（電流−光出力特性の曲がり）の発生を抑制しながら、素子の動作電圧を低減させ、かつ、素子の寿命を長くするとともに、高出力化を図ることが可能な半導体レーザ素子を提供する。
【解決手段】この半導体レーザ素子は、活性層６と、活性層６上に形成され、リッジ部１１を含む半導体層（ｐ型光ガイド層７、ｐ型キャップ層８、ｐ型クラッド層９およびｐ型コンタクト層１０）とを備えている。そして、リッジ部１１は、側面１１ａと、側面１１ａとは反対側に位置する側面１１ｂとを有するとともに、活性層６の側面は、リッジ部１１の側面１１ａと実質的に同一線状に配置されており、リッジ部１１の側面１１ａ側の発振波長（約４１０ｎｍ）に対する実効屈折率は、リッジ部１１の側面１１ｂ側の発振波長（約４１０ｎｍ）に対する実効屈折率とは異なる。
【選択図】図１

Description

本発明は、半導体レーザ素子に関し、特に、電流通路部を含む半導体層を備えた半導体レーザ素子に関する。

従来、活性層上に、電流通路部としての凸状のリッジ部を含む半導体層が形成された半導体レーザ素子が知られている。そして、従来では、リッジ部の幅が大きくなると、レーザ発振時に水平横モードが基本モードから１次モード以上の高次モードに移りやすくなる。このように水平横モードが高次モードになると、電流−光出力特性にキンク（電流−光出力特性の曲がり）が発生するので、高出力動作時に良好なレーザ特性を得ることが困難になるという不都合がある。そこで、従来では、キンクの発生を抑制するために、レーザ発振時に水平横モードが高次モード（１次モード以上）になるのを抑制する技術が提案されている（たとえば、特許文献１参照）。

上記特許文献１には、リッジ部の幅の大きさと、リッジ部の下部の活性層と、リッジ部の側面側に位置する活性層とにおける発振波長に対する実効屈折率の差とを最適値に設定することによって、水平横モードが高次モードになるのを抑制する技術が開示されている。なお、特許文献１では、リッジ部の両方の側面側にクラッド層が位置するとともに、リッジ部の一方の側面側のクラッド層の厚みとリッジ部の他方の側面側のクラッド層の厚みとを調節することによって、リッジ部の下部の活性層と、リッジ部の側面側に位置する活性層とにおける発振波長に対する実効屈折率の差を制御している。また、特許文献１では、リッジ部の一方の側面側の活性層における実効屈折率と、リッジ部の他方の側面側の活性層における実効屈折率とが同じ値になるように制御している。

特開２００２−２９９７６５号公報

しかしながら、上記特許文献１のように、リッジ部の一方の側面側の活性層における実効屈折率と、リッジ部の他方の側面側の活性層における実効屈折率とが同じである場合には、水平横モードが高次モードになるのを抑制するためのリッジ部の幅の大きさの最適値が、小さくなり過ぎる場合があるという不都合がある。この場合には、リッジ部を構成する半導体層と、リッジ部上に形成される電極層との接触面積が減少するので、半導体層と電極層との間のコンタクト抵抗が高くなるという不都合が生じる。また、電流通路部となるリッジ部の幅が小さくなると、リッジ部の抵抗が高くなるという不都合も生じる。その結果、上記特許文献１では、キンク（電流−光出力特性の曲がり）の発生を抑制できたとしても、コンタクト抵抗が高くなることにより素子の動作電圧が増大するという問題点がある。さらに、電流通路部となるリッジ部の幅が小さくなることにより、活性層において電流の流れる部分も小さくなるので、発光に寄与する活性層の面積が小さくなるという不都合が生じる。これにより、半導体レーザ素子の高出力化を図るのが困難になるという問題点がある。また、発光に寄与する活性層の面積が小さくなれば、発光スポットが小さくなるので、活性層における光の密度が高くなるという不都合が生じる。これにより、活性層や共振器端面の劣化が起こりやすくなるので、素子の寿命が短くなり、かつ、半導体レーザ素子の高出力化を図るのが困難になるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、キンク（電流−光出力特性の曲がり）の発生を抑制しながら、素子の動作電圧を低減させ、かつ、素子の寿命を長くするとともに、高出力化を図ることが可能な半導体レーザ素子を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面による半導体レーザ素子は、活性層と、活性層上に形成され、電流通路部を含む半導体層とを備えている。そして、活性層により生成される光は、第１の方向に出射され、第１の方向と直交し、かつ、活性層の表面に対して平行な第２の方向において、電流通路部は、第１側面と、第１側面とは反対側に位置する第２側面とを有するとともに、活性層の一方の側面は、第１側面と実質的に同一線状に配置されており、第２の方向において、活性層の電流通路部の下部に位置する領域は、第１側面側に位置する発振波長に対する第１実効屈折率を有する領域と、第２側面側に位置する発振波長に対する第２実行屈折率を有する領域とによって挟まれており、第１実効屈折率と第２実効屈折率とは異なる値を有する。

この一の局面による半導体レーザ素子では、上記のように、活性層の電流通路部の下部に位置する領域を、第１側面側に位置する発振波長に対する第１実効屈折率を有する領域と、第２側面側に位置する発振波長に対する第２実行屈折率を有する領域とによって挟むとともに、第１側面側に位置する領域の第１実効屈折率と、第２側面側に位置する領域の第２実効屈折率とが異なる値を有するように構成することによって、第１実効屈折率と第２実効屈折率とが同じ値を有する場合に比べて、高次水平横モードの発生を抑制することが可能な電流通路部の幅の上限寸法を大きくすることができる。このため、高次水平横モードの発生に起因するキンク（電流−光出力特性の曲がり）の発生を抑制しながら、電流通路部の幅を大きくすることができる。この場合、電流通路部を含む半導体層と、半導体層の電流通路部に対応する領域上に形成される電極層との接触面積を増大させることができるので、半導体層と電極層との間のコンタクト抵抗を低くすることができる。また、リッジ部の幅を大きくすることができるので、半導体層と電極層との間のコンタクト抵抗に加えて、リッジ部の抵抗も低くすることができる。これにより、キンク（電流−光出力特性の曲がり）の発生を抑制しながら、素子の動作電圧を低減させることができる。また、電流通路部となるリッジ部の幅を大きくすることができるので、活性層において電流の流れる部分も大きくすることができる。これにより、発光に寄与する活性層の面積を大きくすることができるので、半導体レーザ素子の高出力化を図ることができる。また、発光に寄与する活性層の面積を大きくすることができるので、発光スポットを大きくすることができる。これにより、活性層における光の密度が低くなることにより、活性層や共振器端面の劣化が起こりにくくなるので、素子の寿命を長くすることができるとともに、半導体レーザ素子の高出力化を図ることができる。

上記一の局面による半導体レーザ素子において、半導体層は、凸状の第１部分と、第２側面側に位置するとともに、凸状の第１部分の厚みよりも小さい厚みを有する第２部分とを含み、第１側面は、半導体層の凸状の第１部分の第２部分とは反対側に位置する側面により構成されているとともに、第２側面は、半導体層の凸状の第１部分の第２部分側に位置する側面により構成されていてもよい。このように構成すれば、活性層の側面を、半導体層の凸状の第１部分の第２部分とは反対側に位置する側面と実質的に同一線状に配置することにより、容易に、活性層の側面を、電流通路部の第１側面と実質的に同一線状に配置することができる。また、活性層の一方の側面を、電流通路部の第１側面と実質的に同一線状に配置し、かつ、活性層の他方の側面を、電流通路部の第２側面よりも外側に配置することもできる。この場合には、電流通路部の第１側面側の第１実効屈折率は、電流通路部の第２側面側とは異なり、第１側面側に配置された活性層以外の層（空気層を含む）の屈折率に基づいて決まるので、最適な屈折率を有する層を第１側面側に配置することにより、容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記一の局面による半導体レーザ素子において、活性層の他方の側面は、第２側面と実質的に同一線状に配置されていてもよい。このように構成すれば、電流通路部の第１側面側の第１実効屈折率および電流通路部の第２側面側の第２実効屈折率の両方が、第１側面側および第２側面側の各々に配置された活性層以外の層（片側は、空気層であってもよい）の屈折率に基づいて決まるので、第１側面側に配置された層と、第２側面側に配置された層との屈折率の差を大きくすることにより、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記一の局面による半導体レーザ素子において、好ましくは、第１側面側に配置された第１電流ブロック層をさらに備える。このように構成すれば、第１電流ブロック層の屈折率を調整することにより、容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記電流通路部の第１側面側に配置された第１電流ブロック層をさらに備えた構成において、第１電流ブロック層は、半導体からなる層を含んでいてもよい。このように構成すれば、第１電流ブロック層の構成材料である半導体の屈折率を調整することにより、より容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記電流通路部の第１側面側に配置された第１電流ブロック層をさらに備えた構成において、第１電流ブロック層は、誘電体からなる層を含んでいてもよい。このように構成すれば、第１電流ブロック層の構成材料である誘電体の屈折率を調整することにより、より容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記電流通路部の第１側面側に配置された第１電流ブロック層をさらに備えた構成において、好ましくは、第２側面側に配置された第２電流ブロック層をさらに備える。このように構成すれば、第２電流ブロック層の屈折率を調整することにより、容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記電流通路部の第２側面側に配置された第２電流ブロック層をさらに備えた構成において、第２電流ブロック層は、半導体からなる層を含んでいてもよい。このように構成すれば、第２電流ブロック層の構成材料である半導体の屈折率を調整することにより、より容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記電流通路部の第２側面側に配置された第２電流ブロック層をさらに備えた構成において、第２電流ブロック層は、誘電体からなる層を含んでいてもよい。このように構成すれば、第２電流ブロック層の構成材料である誘電体の屈折率を調整することにより、より容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

上記電流通路部の第２側面側に配置された第２電流ブロック層をさらに備えた構成において、好ましくは、第１電流ブロック層の屈折率は、第２電流ブロック層の屈折率とは異なる値を有する。このように構成すれば、活性層の一方の側面が電流通路部の第１側面と実質的に同一線状に配置されているとともに、活性層の他方の側面が電流通路部の第２側面と実質的に同一線状に配置されている場合において、第１電流ブロック層と第２電流ブロック層との屈折率の差を大きくすることにより、容易に、電流通路部の第１側面側の発振波長に対する第１実効屈折率と、電流通路部の第２側面側の発振波長に対する第２実効屈折率との差を大きくすることができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による半導体レーザ素子の構造を示した断面図であり、図２は、図１に示した第１実施形態による半導体レーザ素子の活性層の詳細図である。まず、図１および図２を参照して、第１実施形態によるＧａＮ系の半導体レーザ素子の構造について説明する。なお、第１実施形態によるＧａＮ系の半導体レーザ素子の発振波長は、約４１０ｎｍである。

第１実施形態では、図１に示すように、約１００μｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のキャリア濃度を有する酸素がドープされたｎ型ＧａＮ基板１上に、約１００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＮからなるｎ型層２が形成されている。ｎ型層２上には、約４００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．０７Ｇａ_０．９３Ｎからなるｎ型クラッド層３が形成されている。また、ｎ型ＧａＮ基板１、ｎ型層２およびｎ型クラッド層３の両方の側端面の近傍には、転位の集中している領域１７が形成されている。

ｎ型クラッド層３上の転位の集中している領域１７以外の領域には、約５ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．１６Ｇａ_０．８４Ｎからなるｎ型キャリアブロック層４が形成されている。ｎ型キャリアブロック層４上には、約１００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型ＧａＮからなるｎ型光ガイド層５が形成されている。

ｎ型光ガイド層５上には、活性層６が形成されている。この活性層６は、図２に示すように、約２０ｎｍの厚みを有するアンドープＩｎ_０．０２Ｇａ_０．９８Ｎからなる４層の障壁層６ａと、約３ｎｍの厚みを有するアンドープＩｎ_０．１５Ｇａ_０．８５Ｎからなる３層の井戸層６ｂとが交互に積層された多重量子井戸（ＭＱＷ）構造を有する。

また、図１に示すように、活性層６上には、約１００ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型ＧａＮからなるｐ型光ガイド層７が形成されている。ｐ型光ガイド層７上には、約２０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．１６Ｇａ_０．８４Ｎからなるｐ型キャップ層８が形成されている。なお、ｐ型光ガイド層７およびｐ型キャップ層８は、本発明の「半導体層」の一例である。

ｐ型キャップ層８上には、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．０７Ｇａ_０．９３Ｎからなるｐ型クラッド層９が形成されている。このｐ型クラッド層９は、凸部９ａと、凸部９ａの厚みよりも小さい厚みを有する平坦部９ｂとを有する。また、ｐ型クラッド層９の凸部９ａの平坦部９ｂの上面からの突出高さは、約３２０ｎｍであり、平坦部９ｂの厚みは、約８０ｎｍである。また、凸部９ａのＡ方向（図１参照）の幅は、２．１１μｍである。なお、図１のＡ方向とは、活性層６により生成された光が出射される方向と直交し、かつ、活性層６の表面に対して平行な方向である。なお、ｐ型クラッド層９は、本発明の「半導体層」の一例である。また、凸部９ａは、本発明の「第１部分」の一例であり、平坦部９ｂは、本発明の「第２部分」の一例である。

ｐ型クラッド層９の凸部９ａ上には、約１０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ｉｎ_０．０２Ｇａ_０．９８Ｎからなるｐ型コンタクト層１０が形成されている。このｐ型コンタクト層１０とｐ型クラッド層９の凸部９ａとによって、一方の側面１１ａと、一方の側面１１ａとは反対側に位置する他方の側面１１ｂとを有するリッジ部１１が構成されている。また、リッジ部１１は、２．１１μｍのＡ方向の幅を有するストライプ状（細長状）に形成されている。この場合のリッジ部１１の下部における活性層６を含む領域の実効屈折率は、約２．５００８である。なお、ｐ型コンタクト層１０は、本発明の「半導体層」の一例である。また、リッジ部１１は、本発明の「電流通路部」の一例である。また、側面１１ａおよび１１ｂは、それぞれ、本発明の「第１側面」および「第２側面」の一例である。

ここで、第１実施形態では、側面１１ａのリッジ部１１の外側の領域において、ｐ型クラッド層９の平坦部９ｂの上面からｎ型クラッド層３の途中の深さ（ｎ型クラッド層３の上面から約１００ｎｍの深さ）までが除去されることにより、ｎ型クラッド層３の表面が露出されている。すなわち、側面１１ａのリッジ部１１の外側の領域では、ｐ型クラッド層９の平坦部９ｂ、ｐ型キャップ層８、ｐ型光ガイド層７、活性層６、ｎ型光ガイド層５およびｎ型キャリアブロック層４が除去されている。これにより、Ａ方向のリッジ部１１の側面１１ａにおいて、ｎ型キャリアブロック層４、ｎ型光ガイド層５、活性層６、ｐ型光ガイド層７およびｐ型キャップ層８の側面と、リッジ部１１の側面１１ａとが同一線状に配置されている。その一方、側面１１ｂのリッジ部１１の外側の領域では、リッジ部１１の下端部から活性層６の上面までの半導体層（ｐ型クラッド層９の平坦部９ｂ、ｐ型キャップ層８およびｐ型光ガイド層７）からなる厚みが約２００ｎｍの平坦部９ｂが形成されている。

また、リッジ部１１を構成するｐ型クラッド層９の平坦部９ｂの上面から所定の深さまでが除去されていることにより、ｎ型クラッド層３の表面が露出されている。また、リッジ部１１を構成するｐ型コンタクト層１０上には、下層から上層に向かって、約５ｎｍの厚みを有するＰｔ層と、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とからなるｐ側オーミック電極１２が形成されている。

ここで、第１実施形態では、ｐ側オーミック電極１２の上面以外の領域上に、約２５０ｎｍの厚みを有するとともに、約２．０５の屈折率を有するＳｉＮ膜からなる電流ブロック層１３が形成されている。すなわち、第１実施形態では、リッジ部１１の側面１１ａ側に、約２．０５の屈折率を有する電流ブロック層１３が配置される。この場合のリッジ部１１の側面１１ａ側の発振波長が約４１０ｎｍの光に対する屈折率（第１実効屈折率）は、電流ブロック層（ＳｉＮ膜）１３の屈折率（約２．０５）となる。なお、側面１１ａ側に配置された電流ブロック層１３は、本発明の「第１電流ブロック層」の一例である。この電流ブロック層１３は、リッジ部１１の側面１１ｂ側にも配置されており、側面１１ｂ側に配置された電流ブロック層１３は、本発明の「第２電流ブロック層」の一例である。ここで、リッジ部１１の側面１１ｂの下端部から活性層６の上面までの厚みを約２００ｎｍとし、平坦部９ｂ上に電流ブロック層１３を配置することにより、活性層６で生成される発振波長が約４１０ｎｍの光に対して、平坦部９ｂの下部における活性層６を含む領域の実効屈折率（第２実効屈折率）は、リッジ部１１の下部の実効屈折率（約２．５００８）よりも約０．００５だけ低い約２．４９５８となる。したがって、側面１１ａ側の実効屈折率（第１実効屈折率）は、平坦部９ｂの下部における活性層６を含む領域の実効屈折率（第２実効屈折率）よりも低くなる。

また、電流ブロック層１３上の所定領域には、ｐ側オーミック電極１２の上面に接触するように、下層から上層に向かって、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３μｍの厚みを有するＡｕ層とからなるｐ側パッド電極１４が形成されている。

また、ｎ型ＧａＮ基板１の裏面の転位の集中している領域１７上には、約２５０ｎｍの厚みを有するＳｉＮ膜からなる絶縁膜１５が形成されている。また、ｎ型ＧａＮ基板１の裏面上には、絶縁膜１５を覆うように、ｎ側電極１６が形成されている。このｎ側電極１６は、ｎ型ＧａＮ基板１の裏面側から順に、約１０ｎｍの厚みを有するＡｌ層と、約２０ｎｍの厚みを有するＰｔ層と、約３００ｎｍの厚みを有するＡｕ層とからなる。

図３は、図１に示した第１実施形態による半導体レーザ素子の水平方向の近視野像（ニアフィールドパターン）である。なお、図３の横軸には、素子の水平方向の位置がとられており、縦軸には、光強度がとられている。また、図３の横軸において、−１．０５５μｍ〜１．０５５μｍの間がリッジ部１１の幅であり、Ｘ＝０μｍ（図３中の破線）の位置がリッジ部１１の中心である。また、Ｘ＜−１．０５５μｍの範囲がリッジ部１１の側面１１ｂ側（実効屈折率が高い側）であり、Ｘ＞１．０５５μｍの範囲がリッジ部１１の側面１１ａ側（実効屈折率が低い側）である。図３を参照して、第１実施形態による半導体レーザ素子の光強度のピークは、リッジ部１１の側面１１ｂ側（実効屈折率が高い側）に位置している。また、Ｘ＞１．０５５μｍの光強度は、Ｘ＜−１．０５５μｍの光強度と比較して弱くなっており、実効屈折率が低い側での光閉じ込めの度合いが強いことが分かる。すなわち、活性層６で生成される発振波長が約４１０ｎｍの光に対して、実効屈折率の高いリッジ部１１の側面１１ｂ側の光閉じ込め度合いは、実効屈折率の低いリッジ部１１の側面１１ａの光閉じ込め度合いよりも弱くなる。

次に、第１実施形態による半導体レーザ素子の構成において、高次水平横モードの発生を抑制することが可能なリッジ部の幅の寸法を調べた結果について説明する。また、比較例として、リッジ部の一方の側面側と他方の側面側とで実効屈折率が同じ場合において、高次水平横モードの発生を抑制することが可能なリッジ部の幅の寸法も調べた。

図４は、第１実施形態による半導体レーザ素子の構成において、高次水平横モードの発生を抑制することが可能なリッジ部の幅の寸法を示したグラフである。図５は、リッジ部の一方の側面側と他方の側面側とで実効屈折率が同じ場合（比較例）において、高次水平横モードの発生を抑制することが可能なリッジ部の幅の寸法を示したグラフである。この比較例による半導体レーザ素子は、第１実施形態の半導体レーザ素子の構成において、リッジ部の両側に活性層を有し、かつ、活性層上に同じ厚みの平坦部を有する実質的に左右対称の構造を有する。また、図４および図５中の領域Ｆ１、Ｆ２、Ｆ３およびＦ４は、それぞれ、カットオフ領域、０次モードのみ存在する領域、１次モードまで存在する領域および２次モードまで存在する領域である。また、図５中の領域Ｆ５およびＦ６は、３次モードまで存在する領域および４次モードまで存在する領域である。ここで、高次モードとは、１次以上のモードである。また、図４および図５の横軸には、リッジ部の下端の幅の寸法がとられており、縦軸には、リッジ部の下部とリッジ部の側面側との実効屈折率の差がとられている。ただし、図４のリッジ部の側面側とは、実効屈折率が高い側である。

まず、図４に示すように、第１実施形態による半導体レーザ素子では、リッジ部１１の下部と、リッジ部１１の側面１１ｂ側（実効屈折率の高い側）との実効屈折率の差が約０．００５であり、リッジ部１１の幅が２．１１μｍであるので、０次モードのみの水平横モード（Ｆ２領域）が存在することが判明した（図４中の○）。また、第１実施形態による半導体レーザ素子の構成では、リッジ部１１の幅が２．１１μｍ以下であれば、０次モードのみの水平横モード（Ｆ２領域）が存在することも判明した。

その一方、図５に示すように、比較例による半導体レーザ素子において、リッジ部の下部とリッジ部の側面側との実効屈折率の差が約０．００５であり、リッジ部の幅が２．１１μｍであれば、１次モード（Ｆ３領域）までの水平横モードが存在することが判明した（図５中の△）。

次に、第１実施形態による半導体レーザ素子のビームの水平広がり角を調べたところ、ビームの水平広がり角は、約９．１°であった。その一方、リッジ部の一方の側面側の実効屈折率と他方の側面側の実効屈折率とが同じであり、かつ、リッジ部の幅が２．１１μｍである半導体レーザ素子（比較例）のビームの水平広がり角を調べたところ、ビームの水平広がり角は、約７．５°であった。これにより、第１実施形態では、高次水平横モードの発生を抑制しながら、ビームの水平広がり角を大きくすることができる。

第１実施形態では、上記のように、リッジ部１１の側面１１ｂに平坦部９ｂを設けるとともに、リッジ部１１の側面１１ａにおいて、活性層６の側面をリッジ部１１の側面１１ａと同一線状に配置し、かつ、リッジ部１１の側面１１ａ側に誘電体の電流ブロック層１３を配置することによって、平坦部９ｂの下部における活性層６を含む領域の実効屈折率と、側面１１ａ側の実効屈折率との差を大きくすることができる。これにより、リッジ部１１の側面１１ａ側の実効屈折率とリッジ部１１の側面１１ｂ側の実効屈折率とが同じ場合に比べて、高次水平横モードの発生を抑制することが可能なリッジ部１１の幅の上限寸法を大きくすることができる。このため、高次水平横モードの発生に起因するキンク（電流−光出力特性の曲がり）の発生を抑制しながら、リッジ部１１の幅を大きくすることができる。この場合、リッジ部１１を構成するｐ型コンタクト層１０と、リッジ部１１上に形成されるｐ側オーミック電極１２との接触面積を増大させることができるので、ｐ型コンタクト層１０とｐ側オーミック電極１２との間のコンタクト抵抗を低くすることができる。また、リッジ部１１の幅を大きくすることができるので、ｐ型コンタクト層１０とｐ側オーミック電極１２との間のコンタクト抵抗に加えて、リッジ部１１の抵抗も低くすることができる。これにより、キンク（電流−光出力特性の曲がり）の発生を抑制しながら、素子の動作電圧を低減させることができる。その結果、高出力動作時に良好なレーザ特性を得ながら、素子の動作電圧を低減させることができる。

また、電流通路部となるリッジ部１１の幅を大きくすることができるので、活性層６において電流の流れる部分も大きくすることができる。これにより、発光に寄与する活性層６の面積を大きくすることができるので、半導体レーザ素子の高出力化を図ることができる。また、発光に寄与する活性層６の面積を大きくすることができるので、発光スポットを大きくすることができる。これにより、活性層６における光の密度が低くなることにより、活性層６や共振器端面の劣化が起こりにくくなるので、素子の寿命を長くすることができるとともに、半導体レーザ素子の高出力化を図ることができる。

図６〜図１８は、図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１、図２および図６〜図１８を参照して、第１実施形態による半導体レーザ素子の製造プロセスについて説明する。

まず、図６に示すように、有機金属気相エピタキシー（ＭＯＶＰＥ）法を用いて、両方の側端面近傍に転位の集中している領域１７を有するｎ型ＧａＮ基板１上に、約１００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＮからなるｎ型層２を成長させる。この後、ｎ型層２上に、約４００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．０７Ｇａ_０．９３Ｎからなるｎ型クラッド層３を成長させる。

続いて、ｎ型クラッド層３上に、約５ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．１６Ｇａ_０．８４Ｎからなるｎ型キャリアブロック層４を成長させる。この後、ｎ型キャリアブロック層４上に、約１００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型ＧａＮからなるｎ型光ガイド層５を成長させる。次に、ｎ型光ガイド層５上に、活性層６を成長させる。具体的には、図２に示したように、ｎ型光ガイド層５（図６参照）上に、約２０ｎｍの厚みを有するアンドープＩｎ_０．０２Ｇａ_０．９８Ｎからなる４層の障壁層６ａと、約３ｎｍの厚みを有するアンドープＩｎ_０．１５Ｇａ_０．８５Ｎからなる３層の井戸層６ｂとを交互に成長させる。これにより、ＭＱＷ構造を有する活性層６が形成される。

次に、図６に示すように、活性層６上に、約１００ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型ＧａＮからなるｐ型光ガイド層７を成長させる。この後、ｐ型光ガイド層７上に、約２０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．１６Ｇａ_０．８４Ｎからなるｐ型キャップ層８を成長させる。続いて、ｐ型キャップ層８上に、約４００ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．０７Ｇａ_０．９３Ｎからなるｐ型クラッド層９を成長させる。この後、ｐ型クラッド層９上に、約１０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ｉｎ_０．０２Ｇａ_０．９８Ｎからなるｐ型コンタクト層１０を成長させる。

上記のようにｎ型ＧａＮ基板１上に窒化物系半導体各層（２〜１０）を成長させる際、ｎ型ＧａＮ基板１の転位が伝播する。これにより、転位の集中している領域１７が、ｐ型コンタクト層１０の上面にまで延びるように形成される。

この後、アンモニアと窒素（ＮＨ_３：Ｎ_２＝１５：８５）の混合雰囲気中で、約９５０℃の温度条件下でアニール処理する。

次に、図７に示すように、電子ビーム蒸着法を用いて、ｐ型コンタクト層１０上に、下層から上層に向かって、約５ｎｍの厚みを有するＰｔ層と、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とからなるｐ側オーミック電極１２を形成する。この後、ｐ側オーミック電極１２上に、約２５０ｎｍの厚みを有するＳｉＯ_２膜２１を形成する。

次に、図８に示すように、ｐ側オーミック電極１２およびＳｉＯ_２膜２１をパターニングすることによって、ｐ側オーミック電極１２およびＳｉＯ_２膜２１を、２．１１μｍの幅を有するストライプ状（細長状）に形成する。

次に、図９に示すように、Ｃｌ_２系ガスによるドライエッチング技術を用いて、ＳｉＯ_２膜２１をマスクとして、ｐ型コンタクト層１０の上面からｐ型クラッド層９の途中の深さ（ｐ型クラッド層９の上面から約３２０ｎｍの深さ）までをエッチングする。この際、基板温度を約２００℃に保持する。これにより、ｐ型コンタクト層１０とｐ型クラッド層９の凸部９ａとによって構成されるとともに、２．１１μｍの幅を有するストライプ状（細長状）のリッジ部１１が形成される。また、ｐ型クラッド層９の凸部９ａの突出高さは、約３２０ｎｍとなるとともに、平坦部９ｂの厚みは、約８０ｎｍとなる。

次に、図１０に示すように、ｐ型クラッド層９の平坦部９ｂ上の転位の集中している領域１７以外の所定領域に、ＳｉＯ_２膜２１、ｐ側オーミック電極１２およびリッジ部１１を覆うように、レジスト２２を形成する。この後、レジスト２２をマスクとして、ｐ型クラッド層９の平坦部９ｂの上面からｎ型キャリアブロック層４までをエッチングする。これにより、図１１に示すように、ｐ型クラッド層９、ｐ型キャップ層８、ｐ型光ガイド層７、活性層６、ｎ型光ガイド層５およびｎ型キャリアブロック層４に形成された転位の集中している領域１７が除去される。この後、レジスト２２を除去する。

次に、図１２に示すように、真空蒸着法を用いて、斜め上方向（ｎ型ＧａＮ基板１の上面に対して約６０°傾いた方向）からリッジ部１１の側面１１ｂ側に向かってＳｉＯ_２を蒸着する。この場合、リッジ部１１の側面１１ａ側の領域には、リッジ部１１、ｐ側オーミック電極１２およびＳｉＯ_２膜２１により陰となる領域が存在する。そして、そのリッジ部１１の側面１１ａ側の陰となる領域には、ＳｉＯ_２が堆積されない。このようにして、リッジ部１１の側面１１ａ側の陰となる領域以外の領域上にのみ、約２５０ｎｍの厚みを有するＳｉＯ_２膜２３を形成する。

次に、図１３に示すように、Ｃｌ_２系ガスによるドライエッチング技術を用いて、ＳｉＯ_２膜２３をマスクとして、ｐ型クラッド層９の平坦部９ｂの上面から約４９４ｎｍの深さまでをエッチングすることによって、ｎ型光ガイド層３の表面を露出させる。これにより、側面１１ａのリッジ部１１の外側の領域において、ｐ型クラッド層９の平坦部９ｂ、ｐ型キャップ層８、ｐ型光ガイド層７、活性層６、ｎ型光ガイド層５およびｎ型キャリアブロック層４が除去される。また、リッジ部１１の側面１１ａにおいて、ｎ型キャリアブロック層４、ｎ型光ガイド層５、活性層６、ｐ型光ガイド層７およびｐ型キャップ層８の側面と、リッジ部１１の側面１１ａとが同一線状に配置される。この際、ｎ型クラッド層３の上面から約４９４ｎｍの深さまでが同時にエッチングされる。この後、ＳｉＯ_２膜２１および２３を除去することによって、図１４に示す状態にする。

次に、図１５に示すように、プラズマＣＶＤ法を用いて、リッジ部１１の両方の側面１１ａおよび１１ｂを含む全面を覆うように、約２５０ｎｍの厚みを有するとともに、約２．０５の屈折率を有するＳｉＮ膜からなる電流ブロック層１３を形成する。この後、電流ブロック層１３上のリッジ部１１に対応する領域以外の領域に、レジスト２４を形成する。次に、レジスト２４をマスクとして、ｐ側オーミック電極１２の上面上に位置する電流ブロック層１３をエッチングすることによって、図１６に示す状態にする。この後、レジスト２４を除去する。

次に、図１７に示すように、真空蒸着法を用いて、電流ブロック層１３上の所定領域に、ｐ側オーミック電極１２の上面に接触するように、下層から上層に向かって、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３μｍの厚みを有するＡｕ層とからなるｐ側パッド電極１４を形成する。

次に、図１８に示すように、プラズマＣＶＤ法を用いて、ｎ型ＧａＮ基板１の裏面の転位の集中している領域１７上に、約２５０ｎｍの厚みを有するＳｉＮ膜からなる絶縁膜１５を形成する。

最後に、図１に示したように、真空蒸着法を用いて、ｎ型ＧａＮ基板１の裏面上に、絶縁膜１５を覆うように、ｎ側電極１６を形成する。この際、ｎ型ＧａＮ基板１の裏面側から順に、約１０ｎｍの厚みを有するＡｌ層と、約２０ｎｍの厚みを有するＰｔ層と、約３００ｎｍの厚みを有するＡｕ層と形成する。このようにして、第１実施形態による半導体レーザ素子が形成される。

（第２実施形態）
図１９は、本発明の第２実施形態による半導体レーザ素子の構造を示した断面図である。図１９を参照して、この第２実施形態では、上記第１実施形態と異なり、リッジ部の一方および他方の側面上に、それぞれ、半導体からなる電流ブロック層が形成されたＡｌＧａＩｎＰ系の半導体レーザ素子について説明する。なお、第２実施形態によるＡｌＧａＩｎＰ系の半導体レーザ素子の発振波長は、約６６０ｎｍである。

この第２実施形態では、図１９に示すように、約１００μｍの厚みを有するとともに、（００１）面に対して約７°傾斜したｎ型ＧａＡｓ基板３１の上面上に、約３×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＡｓからなるｎ型層３２が形成されている。なお、ｎ型ＧａＡｓ基板３１は、Ｓｉがドープされているとともに、約１×１０^１８ｃｍ^−３のキャリア濃度を有する。ｎ型層３２上には、約４００ｎｍの厚みを有するとともに、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層３３が形成されている。ｎ型クラッド層３３上には、約３０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｎ側光ガイド層３４が形成されている。ｎ側光ガイド層３４上には、活性層３５が形成されている。この活性層３５は、約５ｎｍの厚みを有するアンドープＧａ_０．５Ｉｎ_０．５Ｐからなる３層の井戸層３５ａと、約５ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなる２層の障壁層３５ｂとが交互に積層されたＭＱＷ構造を有する。活性層３５上には、約３０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｐ側光ガイド層３６が形成されている。なお、ｐ側光ガイド層３６は、本発明の「半導体層」の一例である。

ｐ側光ガイド層３６上には、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型クラッド層３７が形成されている。このｐ型クラッド層３７は、凸部３７ａと、凸部３７ａの厚みよりも小さい厚みを有する平坦部３７ｂとを有する。また、ｐ型クラッド層３７の凸部３７ａの平坦部３７ｂの上面からの突出高さは、約１．３５μｍであり、平坦部３７ｂの厚みは、約１５０ｎｍである。また、凸部３７ａの下端部のＡ方向（図１９参照）の幅は、３．７４μｍである。なお、図１９のＡ方向とは、活性層３５により生成された光が出射される方向と直交し、かつ、活性層３５の表面に対して平行な方向である。なお、ｐ型クラッド層３７は、本発明の「半導体層」の一例である。また、凸部３７ａは、本発明の「第１部分」の一例であり、平坦部３７ｂは、本発明の「第２部分」の一例である。

ｐ型クラッド層３７の凸部３７ａ上には、約２００ｎｍの厚みを有するとともに、約２×１０^１８ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｐ型コンタクト層３８が形成されている。このｐ型コンタクト層３８とｐ型クラッド層３７の凸部３７ａとによって、一方の側面３９ａと、一方の側面３９ａとは反対側に位置する他方の側面３９ｂとを有するリッジ部３９が構成されている。また、リッジ部３９の側面３９ａおよび３９ｂは、リッジ部３９が実質的に台形状になるように、互いに異なる傾斜角度で傾斜している。また、リッジ部３９は、下端部が３．７４μｍのＡ方向の幅を有するストライプ状（細長状）に形成されている。この場合のリッジ部３９の下部における活性層３５を含む領域の実効屈折率は、約３．２５８である。なお、ｐ型コンタクト層３８は、本発明の「半導体層」の一例である。また、リッジ部３９は、本発明の「電流通路部」の一例である。また、側面３９ａおよび３９ｂは、それぞれ、本発明の「第１側面」および「第２側面」の一例である。

ここで、第２実施形態では、側面３９ａのリッジ部３９の外側の領域において、ｐ型クラッド層３７の平坦部３７ｂの上面からｎ型クラッド層３３の途中の深さ（ｎ型クラッド層３３の上面から約０．５μｍの深さ）までが除去されることにより、ｎ型クラッド層３３の表面が露出されている。すなわち、側面３９ａのリッジ部３９の外側の領域では、ｐ型クラッド層３７の平坦部３７ｂ、ｐ側光ガイド層３６、活性層３５およびｎ側光ガイド層３４が除去されている。これにより、Ａ方向のリッジ部３９の側面３９ａにおいて、ｎ側光ガイド層３４、活性層３５およびｐ側光ガイド層３６の側面と、リッジ部３９の側面３９ａとが同一線状に配置されている。その一方、側面３９ｂのリッジ部３９の外側の領域では、リッジ部３９の下端部から活性層３５の上面までの半導体層（ｐ型クラッド層３７の平坦部３７ｂおよびｐ側光ガイド層３６）からなる厚みが約１８０ｎｍの平坦部３７ｂが形成されている。

また、第２実施形態では、リッジ部３９の側面３９ａ側において、ｎ型クラッド層３３の露出した表面上と、ｎ側光ガイド層３４および活性層３５の側面上と、リッジ部３９の側面３９ａ上とに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型（Ａｌ_０．８Ｇａ_０．２）_０．５Ｉｎ_０．５Ｐからなる電流ブロック層４０が形成されている。この電流ブロック層４０のｎ型クラッド層３３上に位置する部分の厚みは、約７００ｎｍである。なお、側面３９ａ側に配置された電流ブロック層４０は、本発明の「第１電流ブロック層」の一例である。また、電流ブロック層４０の構成材料であるｎ型（Ａｌ_０．８Ｇａ_０．２）_０．５Ｉｎ_０．５Ｐは、発振波長が約６６０ｎｍの光に対して透明な材料であるとともに、約３．２２０の屈折率を有する。この場合のリッジ部３９の側面３９ａ側の発振波長が約６６０ｎｍの光に対する屈折率（第１実効屈折率）は、ｎ型（Ａｌ_０．８Ｇａ_０．２）_０．５Ｉｎ_０．５Ｐからなる電流ブロック層４０の屈折率（約３．２２０）となる。また、リッジ部３９の側面３９ｂ側においても、ｐ型クラッド層３７の平坦部３７ｂ上と、リッジ部３９の側面３９ｂ上とに、電流ブロック層４０が形成されている。なお、側面３９ｂ側に配置された電流ブロック層４０は、本発明の「第２電流ブロック層」の一例である。ここで、リッジ部３９の側面３９ｂの下端部から活性層３５の上面までの厚みを約１８０ｎｍとし、平坦部３７ｂ上に電流ブロック層４０を配置することにより、活性層３５で生成される発振波長が約６６０ｎｍの光に対して、平坦部３７ｂの下部における活性層３５を含む領域の実効屈折率（第２実効屈折率）は、リッジ部３９の下部の実効屈折率（約３．２５８）よりも約０．００３だけ低い約３．２５５となる。したがって、側面３９ａ側の実効屈折率（第１実効屈折率）は、平坦部３７ｂの下部における活性層３５を含む領域の実効屈折率（第２実効屈折率）よりも低くなる。また、活性層３５で発生する光に対して、実効屈折率の高いリッジ部３９の側面３９ｂ側の光閉じ込め度合いは、屈折率の低いリッジ部３９の側面３９ａ側の光閉じ込め度合いよりも弱くなる。

また、電流ブロック層４０上には、ｐ型コンタクト層３８の上面に接触するように、約３μｍの厚みを有するとともに、約３×１０^１９ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型ＧａＡｓからなるｐ型コンタクト層４１が形成されている。ｐ型コンタクト層４１上には、下層から上層に向かって、Ｃｒ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｐ側電極４２が形成されている。

また、ｎ型ＧａＡｓ基板３１の裏面上には、ｎ型ＧａＡｓ基板３１の裏面側から順に、ＡｕＧｅ層と、Ｎｉ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｎ側電極４３が形成されている。

次に、第２実施形態による半導体レーザ素子の構成において、高次水平横モードの発生を抑制することが可能なリッジ部の幅の上限寸法を調べたところ、リッジ部３９の幅が３．７４μｍ以下である場合には、０次モードのみの水平横モードが存在することが判明した。

また、比較例として、リッジ部の一方の側面側と他方の側面側とで実効屈折率が同じ場合において、高次水平横モードの発生を抑制することが可能なリッジ部の幅の寸法も調べた。この比較例による半導体レーザ素子は、第２実施形態の半導体レーザ素子の構成において、リッジ部の両側に活性層を有し、かつ、活性層上に同じ厚みの平坦部を有する。なお、比較例による半導体レーザ素子において、リッジ部の下部と、リッジ部の一方および他方の各々の側面側との実効屈折率の差は、約０．００３である。その結果、比較例において、０次モードのみの水平横モードが存在するためには、リッジ部の幅を３．０μｍ以下にする必要があった。

次に、第２実施形態による半導体レーザ素子のビームの水平広がり角を調べたところ、ビームの水平広がり角は、約８．３°であった。その一方、リッジ部の一方の側面側の実効屈折率と他方の側面側の実効屈折率とが同じであり、かつ、リッジ部の幅が３．０μｍである半導体レーザ素子（比較例）のビームの水平広がり角を調べたところ、ビームの水平広がり角は、約７．５°であった。これにより、第２実施形態では、高次水平横モードの発生を抑制しながら、ビームの水平広がり角を大きくすることができる。

第２実施形態では、上記のように、リッジ部３９の側面３９ｂに平坦部３７ｂを設けるとともに、リッジ部３９の側面３９ａにおいて、活性層３５の側面をリッジ部３９の側面３９ａと同一線状に配置し、かつ、リッジ部３９の側面３９ａ側に半導体の電流ブロック層４０を配置することによって、平坦部３７ｂの下部における活性層３５を含む領域の実効屈折率と、側面３９ａ側の実効屈折率との差を大きくすることができる。これにより、リッジ部３９の側面３９ａ側の実効屈折率とリッジ部３９の側面３９ｂ側の実効屈折率とが同じ場合に比べて、高次水平横モードの発生を抑制することが可能なリッジ部３９の幅の上限寸法を大きくすることができる。このため、高次水平横モードの発生に起因するキンク（電流−光出力特性の曲がり）の発生を抑制しながら、リッジ部３９の幅を大きくすることができる。

図２０〜図２３は、図１９に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図１９〜図２３を参照して、第２実施形態による半導体レーザ素子の製造プロセスについて説明する。

まず、図２０に示すように、ＭＯＶＰＥ法を用いて、（００１）面に対して約７°傾斜したｎ型ＧａＡｓ基板３１の上面上に、約３×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＡｓからなるｎ型層３２を成長させる。この後、ｎ型層３２上に、約４００ｎｍの厚みを有するとともに、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層３３を成長させる。続いて、ｎ型クラッド層３３上に、約３０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｎ側光ガイド層３４を成長させる。次に、ｎ側光ガイド層３４上に、活性層３５を成長させる。具体的には、ｎ側光ガイド層３４上に、約５ｎｍの厚みを有するアンドープＧａ_０．５Ｉｎ_０．５Ｐからなる３層の井戸層３５ａと、約５ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなる２層の障壁層３５ｂとを交互に成長させる。これにより、ＭＱＷ構造を有する活性層３５が形成される。

次に、活性層３５上に、約３０ｎｍの厚みを有するアンドープ（Ａｌ_０．５Ｇａ_０．５）_０．５Ｉｎ_０．５Ｐからなるｐ側光ガイド層３６を成長させる。この後、ｐ側光ガイド層３６上に、約１．５μｍの厚みを有するとともに、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型（Ａｌ_０．７Ｇａ_０．３）_０．５Ｉｎ_０．５Ｐからなるｐ型クラッド層３７を成長させる。続いて、ｐ型クラッド層３７上に、約２００ｎｍの厚みを有するとともに、約２×１０^１８ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｐ型コンタクト層３８を成長させる。この後、プラズマＣＶＤ法を用いて、ｐ型コンタクト層３８上のリッジ部３９（図１９参照）に対応する領域に、約２５０ｎｍの厚みを有するストライプ状（細長状）のＳｉＮ膜５１を形成する。

次に、図２１に示すように、ＳｉＮ膜５１をマスクとして、ｐ型コンタクト層３８の上面からｐ型クラッド層３７の途中の深さ（ｐ型クラッド層３７の上面から約１．３５μｍの深さ）までをエッチングする。これにより、ｐ型コンタクト層３８とｐ型クラッド層３７の凸部３７ａとによって構成されるとともに、３．７４μｍの下端部の幅を有するストライプ状（細長状）のリッジ部３９が形成される。この際、ｐ型クラッド層３７およびｐ型コンタクト層３８が、（００１）面に対して約７°傾斜したｎ型ＧａＡｓ基板３１の上面上に形成されているので、リッジ部３９の側面３９ａおよび３９ｂは、リッジ部３９が実質的に台形状になるように、互いに異なる傾斜角度で傾斜する。また、ｐ型クラッド層３７の凸部３７ａの突出高さは、約１．３５μｍになるとともに、平坦部３７ｂの厚みは、約１５０ｎｍとなる。この後、リッジ部３９の側面３９ａ側において、ｐ型クラッド層３７の平坦部３７ｂの上面からｎ型クラッド層３３の途中の深さ（ｎ型クラッド層３３の上面から約０．５μｍの深さ）までをさらにエッチングすることによって、ｎ型クラッド層３３の表面を露出させる。これにより、側面３９ａのリッジ部３９の外側の領域において、ｐ型クラッド層３７の平坦部３７ｂ、ｐ側光ガイド層３６、活性層３５およびｎ側光ガイド層３４が除去される。また、リッジ部３９の側面３９ａにおいて、ｎ側光ガイド層３４、活性層３５およびｐ側光ガイド層３６の側面と、リッジ部３９の側面３９ａとが同一線状に配置される。

次に、図２２に示すように、ＭＯＣＶＤ法を用いて、ＳｉＮ膜５１を選択成長マスクとして、リッジ部３９の上面に対応する領域以外の領域上に、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされた約３．２２０の屈折率を有するｎ型（Ａｌ_０．８Ｇａ_０．２）_０．５Ｉｎ_０．５Ｐからなる電流ブロック層４０を成長させる。この電流ブロック層４０のｎ型クラッド層３３の露出された表面上の部分の厚みは、約７００ｎｍである。これにより、リッジ部３９の側面３９ａ側に、約３．２２０の屈折率を有する電流ブロック層４０が配置されるとともに、リッジ部３９の側面３９ｂ側にも、電流ブロック層４０が配置される。この後、ＳｉＮ膜５１を除去する。

次に、図２３に示すように、ＭＯＣＶＤ法を用いて、電流ブロック層４０上に、ｐ型コンタクト層３８の上面に接触するように、約３μｍの厚みを有するとともに、約３×１０^１９ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型ＧａＡｓからなるｐ型コンタクト層４１を成長させる。この後、真空蒸着法を用いて、ｐ型コンタクト層４１上に、下層から上層に向かって、Ｃｒ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｐ側電極４２を形成する。

最後に、図１９に示したように、真空蒸着法を用いて、ｎ型ＧａＡｓ基板３１の裏面上に、ｎ型ＧａＡｓ基板３１の裏面側から順に、ＡｕＧｅ層と、Ｎｉ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｎ側電極４３を形成する。このようにして、第２実施形態による半導体レーザ素子が形成される。

（第３実施形態）
図２４は、本発明の第３実施形態による半導体レーザ素子の構造を示した断面図である。図２４を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、活性層の一方の側面が電流通路部の一方の側面と同一線状に配置され、かつ、活性層の他方の側面が電流通路部の他方の側面と同一線状に配置されたＧａＩｎＡｓＮ系の半導体レーザ素子について説明する。この第３実施形態による半導体レーザ素子は、活性層の一方の側面側と他方の側面側とに電流ブロック層が配置された埋め込みヘテロ（ＢＨ）構造を有する。なお、第３実施形態によるＧａＩｎＡｓＮ系の半導体レーザ素子の発振波長は、約１．３μｍである。

この第３実施形態では、図２４に示すように、約１００μｍの厚みを有するとともに、約１×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型ＧａＡｓ基板６１の（００１）面上に、約１００ｎｍの厚みを有するとともに、約３×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＡｓからなるｎ型層６２が形成されている。ｎ型層６２上には、凸部６３ａと、凸部６３ａ以外の平坦部６３ｂとを有するとともに、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層６３が形成されている。このｎ型クラッド層６３の凸部６３ａの平坦部６３ｂの上面からの突出高さは、約１００ｎｍであり、平坦部６３ｂの厚みは、約１．５μｍである。また、凸部６３ａのＡ方向の幅は、１．８４μｍである。なお、Ａ方向とは、後述する活性層６５により生成された光が出射される方向と直交し、かつ、活性層６５の表面に対して平行な方向である。

ｎ型クラッド層６３の凸部６３ａ上には、約５０ｎｍの厚みを有するアンドープＧａＡｓからなるｎ側光ガイド層６４が形成されている。ｎ側光ガイド層６４上には、活性層６５が形成されている。この活性層６５は、約５ｎｍの厚みを有するアンドープＧａＡｓからなる３層の障壁層６５ａと、約５ｎｍの厚みを有するアンドープＧａ_０．８７Ｉｎ_０．１３Ａｓ_０．９７Ｎ_０．０３からなる２層の井戸層６５ｂとが交互に積層されたＭＱＷ構造を有する。活性層６５上には、約５０ｎｍの厚みを有するアンドープＧａＡｓからなるｐ側光ガイド層６６が形成されている。なお、ｐ側光ガイド層６６は、本発明の「半導体層」の一例である。そして、上記したｎ側光ガイド層６４、活性層６５およびｐ側光ガイド層６６は、ｎ型クラッド層６３の凸部６３ａと同じＡ方向の幅（１．８４μｍ）を有する。この場合の活性層６５の中央部の実効屈折率は、約３．２３６である。

ここで、第３実施形態では、活性層６５の一方の側面側に、約３．１２５の屈折率を有するＡｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなる電流ブロック層６７が配置されているとともに、活性層６５の一方の側面とは反対側に位置する他方の側面側に、約３．２の屈折率を有するＧａ_０．５Ｉｎ_０．５Ｐからなる電流ブロック層６８が配置されている。電流ブロック層６７の構成材料であるＡｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐおよび電流ブロック層６８の構成材料であるＧａ_０．５Ｉｎ_０．５Ｐは、活性層６５により生成される発振波長が約１．３μｍの光のエネルギよりも大きいバンドギャップを有する。このため、電流ブロック層６７および６８は、発振波長が約１．３μｍの光を吸収しない。なお、電流ブロック層６７および６８は、それぞれ、本発明の「第１電流ブロック層」および「第２電流ブロック層」の一例である。

活性層６５の一方の側面側に配置された電流ブロック層６７の具体的な構造としては、ｎ型クラッド層６３の平坦部６３ｂ上に、ｎ側光ガイド層６４の一方の側面と、活性層６５の一方の側面の一部とに接触するように、約１６５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ａｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなるｐ型電流ブロック層６７ａが形成されている。ｐ型電流ブロック層６７ａ上には、活性層６５の一方の側面の一部と、ｐ側光ガイド層６６の一方の側面とに接触するように、約８５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなるｎ型電流ブロック層６７ｂが形成されている。このｎ型電流ブロック層６７ｂの上面の積層方向の位置は、ｐ側光ガイド層６６の上面よりも上方に突出している。ｎ型電流ブロック層６７ｂ上には、約７５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ｇａ_０．５Ｉｎａ_０．５Ｐからなるｎ型電流ブロック層６７ｃが形成されている。そして、ｐ型電流ブロック層６７ａと、ｎ型電流ブロック層６７ｂおよび６７ｃとによって、活性層６５の一方の側面側に配置された約３．１２５の屈折率を有する電流ブロック層６７が構成されている。

また、活性層６５の他方の側面側に配置された電流ブロック層６８の具体的な構造としては、ｎ型クラッド層６３の平坦部６３ｂ上に、ｎ側光ガイド層６４の他方の側面と、活性層６５の他方の側面の一部とに接触するように、約１６５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｐ型電流ブロック層６８ａが形成されている。ｐ型電流ブロック層６８ａ上には、活性層６５の他方の側面の一部と、ｐ側光ガイド層６６の他方の側面とに接触するように、約１６０ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｎ型電流ブロック層６８ｂが形成されている。このｎ型電流ブロック層６８ｂの上面の積層方向の位置は、ｐ側光ガイド層６６の上面よりも上方に突出しているとともに、ｎ型電流ブロック層６７ｃの上面と同一線状に配置されている。そして、ｐ型電流ブロック層６８ａおよびｎ型電流ブロック層６８ｂによって、活性層６５の他方の側面側に配置された約３．２の屈折率を有する電流ブロック層６８が構成されている。また、電流ブロック層６７および６８と、ｐ側光ガイド層６６とによって、約１００ｎｍの深さを有する凹部６９が構成されている。

また、電流ブロック層６７および６８の上面上には、凹部６９を埋め込むとともに、ｐ側光ガイド層６６の上面に接触するように、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｐ型クラッド層７０が形成されている。このｐ型クラッド層７０の電流ブロック層６７および６８の上面上に位置する部分の厚みは、約１．５μｍである。そして、ｐ型クラッド層７０の凹部６９に埋め込まれた部分によって、一方の側面７１ａと、一方の側面７１ａとは反対側に位置する他方の側面７１ｂとを有するストライプ状（細長状）の電流通路部７１が構成されている。なお、ｐ型クラッド層７０は、本発明の「半導体層」の一例である。また、側面７１ａおよび７１ｂは、それぞれ、本発明の「第１側面」および「第２側面」の一例である。

ここで、第３実施形態では、電流通路部７１は、活性層６５と同じＡ方向の幅（１．８４μｍ）を有する。すなわち、Ａ方向において、ｎ型クラッド層６３の凸部６３ａ、ｎ側光ガイド層６４、活性層６５およびｐ側光ガイド層６６の側面と、電流通路部７１の側面７１ａとが同一線状に配置されている。また、Ａ方向において、ｎ型クラッド層６３の凸部６３ａ、ｎ側光ガイド層６４、活性層６５およびｐ側光ガイド層６６の側面と、電流通路部７１の側面７１ｂとが同一線状に配置されている。また、約３．１２５の屈折率を有するＡｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなる電流ブロック層６７が、電流通路部７１の側面７１ａ側に配置されるとともに、約３．２の屈折率を有するＧａ_０．５Ｉｎ_０．５Ｐからなる電流ブロック層６８が、電流通路部７１の側面７１ｂ側に配置される。

この場合、電流通路部７１の側面７１ａ側の発振波長が約１．３μｍの光に対する屈折率（第１実効屈折率）は、Ａｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなる電流ブロック層６７の屈折率（約３．１２５）となる。また、電流通路部７１の側面７１ｂ側の発振波長が約１．３μｍの光に対する屈折率（第２実効屈折率）は、Ｇａ_０．５Ｉｎ_０．５Ｐからなる電流ブロック層６８の屈折率（約３．２）となる。したがって、電流通路部７１の側面７１ａ側の屈折率（電流ブロック層６７の屈折率：約３．１２５）は、電流通路部７１の側面７１ｂ側の屈折率（電流ブロック層６８の屈折率：約３．２）よりも低くなる。また、発振波長が約１．３μｍの光に対して、屈折率の高い電流通路部７１の側面７１ｂ側の光閉じ込め度合いは、屈折率の低い電流通路部７１の側面７１ａ側の光閉じ込め度合いよりも弱くなる。

また、ｐ型クラッド層７０上には、約２００ｎｍの厚みを有するとともに、約２×１０^１８ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型コンタクト層７２が形成されている。ｐ型コンタクト層７２上には、下層から上層に向かって、Ｃｒ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｐ側電極７３が形成されている。また、ｎ型ＧａＡｓ基板６１の裏面上には、ｎ型ＧａＡｓ基板６１の裏面側から順に、ＡｕＧｅ層と、Ｎｉ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｎ側電極７４が形成されている。

次に、第３実施形態による半導体レーザ素子の構成において、高次水平横モードの発生を抑制することが可能な電流通路部の幅の上限寸法を調べたところ、電流通路部７１の幅が１．８４μｍ以下である場合には、０次モードのみの水平横モードが存在することが判明した。

また、比較例として、電流通路部の一方の側面側と他方の側面側とで屈折率が同じ場合において、高次水平横モードの発生を抑制することが可能な電流通路部の幅の寸法も調べた。この比較例による半導体レーザ素子の構成としては、電流通路部の一方および他方の両方の側面側に、Ｇａ_０．５Ｉｎ_０．５Ｐからなる電流ブロック層（屈折率：約３．２）を配置したこと以外は、第３実施形態の半導体レーザ素子の構成と同じである。その結果、比較例において、０次モードのみの水平横モードが存在するためには、電流通路部の幅を１．４７μｍ以下にする必要があった。

次に、第３実施形態による半導体レーザ素子のビームの水平広がり角を調べたところ、ビームの水平広がり角は、約２６．６°であった。その一方、電流通路部の一方の側面側の屈折率と他方の側面側の屈折率とが同じであり、かつ、電流通路部の幅が１．４７μｍである半導体レーザ素子（比較例）のビームの水平広がり角を調べたところ、ビームの水平広がり角は、約２４．０°であった。これにより、第３実施形態では、高次水平横モードの発生を抑制しながら、ビームの水平広がり角を大きくすることができる。

第３実施形態では、上記のように、活性層６５の一方の側面を電流通路部７１の側面７１ａと同一線状に配置するとともに、活性層６５の他方の側面を電流通路部７１の側面７１ｂと同一線状に配置し、かつ、電流通路部７１の側面７１ａ側と側面７１ｂ側とに、それぞれ、屈折率が互いに異なる半導体からなる電流ブロック層６７および６８を配置することによって、電流通路部７１の側面７１ａ側の実効屈折率と、電流通路部７１の側面７１ｂ側の実効屈折率との差を大きくすることができる。これにより、電流通路部７１の側面７１ａ側の屈折率と電流通路部７１の側面７１ｂ側の屈折率とが同じ場合に比べて、高次水平横モードの発生を抑制することが可能な電流通路部７１の幅の上限寸法を大きくすることができる。このため、高次水平横モードの発生に起因するキンク（電流−光出力特性の曲がり）の発生を抑制しながら、電流通路部７１の幅を大きくすることができる。この場合、電流通路部７１を構成するｐ型クラッド層７０の凹部６９に埋め込まれた部分と、ｐ側光ガイド層６６との接触面積を増大させることができるので、ｐ型クラッド層７０とｐ側光ガイド層６６との間のコンタクト抵抗を低くすることができる。これにより、キンク（電流−光出力特性の曲がり）の発生を抑制しながら、素子の動作電圧を低減させることができる。その結果、高出力動作時に良好なレーザ特性を得ながら、素子の動作電圧を低減させることができる。

図２５〜図３２は、図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。次に、図２４〜図３２を参照して、第３実施形態による半導体レーザ素子の製造プロセスについて説明する。

まず、図２５に示すように、ＭＯＶＰＥ法を用いて、ｎ型ＧａＡｓ基板６１の（００１）面上に、約３×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＡｓからなるｎ型層６２を成長させる。この後、ｎ型層６２上に、約１．６μｍの厚みを有するとともに、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｎ型クラッド層６３を成長させる。続いて、ｎ型クラッド層６３上に、約５０ｎｍの厚みを有するアンドープＧａＡｓからなるｎ側光ガイド層６４を成長させる。次に、ｎ側光ガイド層６４上に、活性層６５を成長させる。具体的には、ｎ側光ガイド層６４上に、約５ｎｍの厚みを有するアンドープＧａＡｓからなる３層の障壁層６５ａと、約５ｎｍの厚みを有するアンドープＧａ_０．８７Ｉｎ_０．１３Ａｓ_０．９７Ｎ_０．０３からなる２層の井戸層６５ｂとを交互に成長させる。これにより、ＭＱＷ構造を有する活性層６５が形成される。次に、活性層６５上に、約５０ｎｍの厚みを有するアンドープＧａＡｓからなるｐ側光ガイド層６６を成長させる。この後、プラズマＣＶＤ法を用いて、ｐ側光ガイド層６６上の所定領域に、約２５０ｎｍの厚みを有するストライプ状（細長状）のＳｉＮ膜８１を形成する。このＳｉＮ膜８１の幅は、１．８４μｍに設定する。

次に、図２６に示すように、ＳｉＮ膜８１をマスクとして、ｐ側光ガイド層６６の上面からｎ型クラッド層６３の途中の深さ（ｎ型クラッド層６３の上面から約１００ｎｍの深さ）までをエッチングする。これにより、ｎ型クラッド層６３に、約１００ｎｍの突出高さを有する凸部６３ａと、約１．５μｍの厚みを有する平坦部６３ｂとが形成される。また、ｎ型クラッド層６３の凸部６３ａ、ｎ側光ガイド層６４、活性層６５およびｐ側光ガイド層６６の幅が、１．８４μｍとなる。

次に、図２７に示すように、後述する電流通路部７１の側面７１ｂ（図２４参照）側において、プラズマＣＶＤ法を用いて、ｎ型クラッド層６３の平坦部６３ｂの上面上と、ｎ側光ガイド層６４、活性層６５およびｐ側光ガイド層６６の側面上と、ＳｉＮ膜８１の上面の一部および側面上に、約５００ｎｍの厚みを有するＳｉＯ_２膜８２を形成する。

次に、図２８に示すように、後述する電流通路部７１の側面７１ａ（図２４参照）側において、ＭＯＣＶＤ法を用いて、ＳｉＯ_２膜８２およびＳｉＮ膜８１を選択成長マスクとして、ｎ型クラッド層６３の平坦部６３ｂ上に、ｎ側光ガイド層６４、活性層６５およびｐ側光ガイド層６６の側面に接触するように、約３．１２５の屈折率を有するＡｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなる電流ブロック層６７を形成する。

具体的には、電流通路部７１の側面７１ａ側において、ｎ型クラッド層６３の平坦部６３ｂ上に、ｎ側光ガイド層６４の側面と、活性層６５の側面の一部とに接触するように、約１６５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ａｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなるｐ型電流ブロック層６７ａを成長させる。この後、ｐ型電流ブロック層６７ａ上に、活性層６５の側面の一部と、ｐ側光ガイド層６６とに接触するように、約８５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．３Ｇａ_０．２Ｉｎ_０．５Ｐからなるｎ型電流ブロック層６７ｂを成長させる。続いて、ｎ型電流ブロック層６７ｂ上に、約７５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ｇａ_０．５Ｉｎａ_０．５Ｐからなるｎ型電流ブロック層６７ｃを成長させる。これにより、電流通路部７１の側面７１ａ側に、ｐ型電流ブロック層６７ａと、ｎ型電流ブロック層６７ｂおよび６７ｃとによって構成されるとともに、約３．１２５の屈折率を有する電流ブロック層６７が配置される。この後、ＳｉＯ_２膜８２を除去する。

次に、図２９に示すように、後述する電流通路部７１の側面７１ａ（図２４参照）側において、プラズマＣＶＤ法を用いて、ｎ型電流ブロック層６７ｃの上面上と、ＳｉＮ膜８１の上面の一部上とに、約５００ｎｍの厚みを有するＳｉＯ_２膜８３を形成する。

次に、図３０に示すように、後述する電流通路部７１の側面７１ｂ（図２４参照）側において、ＭＯＣＶＤ法を用いて、ＳｉＯ_２膜８３およびＳｉＮ膜８１を選択成長マスクとして、ｎ型クラッド層６３の平坦部６３ｂ上に、ｎ側光ガイド層６４、活性層６５およびｐ側光ガイド層６６の側面に接触するように、約３．２の屈折率を有するＧａ_０．５Ｉｎ_０．５Ｐからなる電流ブロック層６８を形成する。

具体的には、電流通路部７１の側面７１ｂ側において、ｎ型クラッド層６３の平坦部６３ｂ上に、ｎ側光ガイド層６４の側面と、活性層６５の側面の一部とに接触するように、約１６５ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｐ型電流ブロック層６８ａを成長させる。続いて、ｐ型電流ブロック層６８ａ上に、活性層６５の側面の一部と、ｐ側光ガイド層６６の側面とに接触するように、約１６０ｎｍの厚みを有するとともに、約８×１０^１７ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｎ型電流ブロック層６８ｂを成長させる。これにより、電流通路部７１の側面７１ｂ側に、ｐ型電流ブロック層６８ａおよびｎ型電流ブロック層６８ｂによって構成されるとともに、約３．２の屈折率を有する電流ブロック層６８が配置される。また、電流ブロック層６７および６８と、ｐ側光ガイド層６６とによって、約１００ｎｍの深さを有する凹部６９が構成される。この後、ＳｉＯ_２膜８３およびＳｉＮ膜８１を除去する。

次に、図３１に示すように、ＭＯＣＶＤ法を用いて、電流ブロック層６７および６８の上面上に、凹部６９を埋め込むとともに、ｐ側光ガイド層６６の上面に接触するように、約３×１０^１７ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型Ｇａ_０．５Ｉｎ_０．５Ｐからなるｐ型クラッド層７０を成長させる。この際、ｐ型クラッド層７０の電流ブロック層６７および６８の上面上に位置する部分の厚みが約１．５μｍとなるように成長させる。そして、ｐ型クラッド層７０の凹部６９に埋め込まれた部分によって、一方の側面７１ａと、一方の側面７１ａとは反対側に位置する他方の側面７１ｂとを有するストライプ状（細長状）の電流通路部７１が構成される。この後、ｐ型クラッド層７０上に、約２００ｎｍの厚みを有するとともに、約２×１０^１８ｃｍ^−３のキャリア濃度を有するＺｎがドープされたｐ型コンタクト層７２を成長させる。

次に、図３２に示すように、真空蒸着法を用いて、ｐ型コンタクト層７２上に、下層から上層に向かって、Ｃｒ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｐ側電極７３を形成する。

最後に、図２４に示したように、真空蒸着法を用いて、ｎ型ＧａＡｓ基板６１の裏面上に、ｎ型ＧａＡｓ基板６１の裏面側から順に、ＡｕＧｅ層と、Ｎｉ層と、Ａｕ層とからなるとともに、約３００ｎｍの厚みを有するｎ側電極７４を形成する。このようにして、第３実施形態による半導体レーザ素子が形成される。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第３実施形態では、ＧａＮ系、ＡｌＧａＩｎＰ系またはＧａＩｎＡｓＮ系の半導体レーザ素子に本発明を適用する例を示したが、本発明はこれに限らず、ＡｌＧａＡｓ系、ＺｎＳｅ系、ＺｎＯ系およびＧａＩｎＡｓ系などのＧａＮ系、ＡｌＧａＩｎＰ系およびＧａＩｎＡｓＮ系以外の半導体レーザ素子にも適用可能である。

また、上記第１および第２実施形態では、リッジ部の一方の側面側と他方の側面側とに、それぞれ、同じ材料からなるとともに、同じ屈折率を有する電流ブロック層を配置したが、本発明はこれに限らず、リッジ部の一方の側面側と他方の側面側とに、それぞれ、異なる材料からなるとともに、異なる屈折率を有する電流ブロック層を配置してもよい。また、活性層の側面と同一線状に配置されたリッジ部の側面側に、電流ブロック層を配置しなくてもよい。この場合には、活性層の側面と同一線状に配置されたリッジ部の側面側に、空気の屈折率（１）を有する電流ブロック層が配置されているとみなすことができる。

また、上記第３実施形態では、電流通路部の一方および他方の側面側に、それぞれ、互いに異なる屈折率を有する半導体からなる電流ブロック層を配置したが、本発明はこれに限らず、電流通路部の一方の側面側に、所定の屈折率を有する半導体からなる電流ブロック層を配置するとともに、電流通路部の他方の側面側に、所定の屈折率とは異なる屈折率を有する誘電体からなる電流ブロック層を配置してもよい。また、電流通路部の一方および他方の側面側に、それぞれ、互いに異なる屈折率を有する誘電体からなる電流ブロック層を配置してもよい。この場合、誘電体からなる電流ブロック層の構成材料としては、たとえば、Ｎｂ_２Ｏ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２、ＳｉＯ_２およびＳｉＮなどがある。また、電流通路部の一方の側面側に、電流ブロック層を配置するとともに、電流通路部の他方の側面側に、電流ブロック層を配置しなくてもよい。

また、上記第１〜第３実施形態では、電流通路部の一方の側面側に、レーザ光のエネルギよりも小さいバンドギャップを有し、かつ、レーザ光を吸収する材料からなる電流ブロック層を配置するとともに、電流通路部の他方の側面側に、レーザ光のエネルギよりも大きいバンドギャップを有し、かつ、レーザ光を吸収しない材料からなる電流ブロック層を配置してもよい。

本発明の第１実施形態による半導体レーザ素子の構造を示した断面図である。 図１に示した第１実施形態による半導体レーザ素子の活性層の詳細図である。 図１に示した第１実施形態による半導体レーザ素子の近視野像（ニアフィールドパターン）である。 高次水平横モードの発生を抑制することが可能なリッジ部の幅の寸法を示したグラフである。 高次水平横モードの発生を抑制することが可能なリッジ部の幅の寸法を示したグラフである。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第２実施形態による半導体レーザ素子の構造を示した断面図である。 図１９に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１９に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１９に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図１９に示した第２実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 本発明の第３実施形態による半導体レーザ素子の構造を示した断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。 図２４に示した第３実施形態による半導体レーザ素子の製造プロセスを説明するための断面図である。

符号の説明

６、３５、６５ 活性層
７ ｐ型光ガイド層（半導体層）
８ ｐ型キャップ層（半導体層）
９、３７、７０ ｐ型クラッド層（半導体層）
９ａ、３７ａ 凸部（第１部分）
９ｂ、３７ｂ 平坦部（第２部分）
１０、３８ ｐ型コンタクト層（半導体層）
１１、３９ リッジ部（電流通路部）
１１ａ、３９ａ、７１ａ 側面（第１側面）
１１ｂ、３９ｂ、７１ｂ 側面（第２側面）
１３、４０、６７ 電流ブロック層（第１電流ブロック層）
３６、６６ ｐ側光ガイド層（半導体層）
１３、４０、６８ 電流ブロック層（第２電流ブロック層）
７１ 電流通路部

Claims (10)

1. 活性層と、
   前記活性層上に形成され、電流通路部を含む半導体層とを備え、
   前記活性層により生成される光は、第１の方向に出射され、
   前記第１の方向と直交し、かつ、前記活性層の表面に対して平行な第２の方向において、
   前記電流通路部は、第１側面と、前記第１側面とは反対側に位置する第２側面とを有するとともに、前記活性層の一方の側面は、前記第１側面と実質的に同一線状に配置されており、
   前記第２の方向において、前記活性層の前記電流通路部の下部に位置する領域は、前記第１側面側に位置する発振波長に対する第１実効屈折率を有する領域と、前記第２側面側に位置する発振波長に対する第２実行屈折率を有する領域とによって挟まれており、前記第１実効屈折率と前記第２実効屈折率とは異なる値を有する、半導体レーザ素子。
2. 前記半導体層は、凸状の第１部分と、前記第２側面側に位置するとともに、前記凸状の第１部分の厚みよりも小さい厚みを有する第２部分とを含み、
   前記第１側面は、前記半導体層の凸状の第１部分の前記第２部分とは反対側に位置する側面により構成されているとともに、前記第２側面は、前記半導体層の凸状の第１部分の前記第２部分側に位置する側面により構成されている、請求項１に記載の半導体レーザ素子。
3. 前記活性層の他方の側面は、前記第２側面と実質的に同一線状に配置されている、請求項１に記載の半導体レーザ素子。
4. 前記第１側面側に配置された第１電流ブロック層をさらに備える、請求項１〜３のいずれか１項に記載の半導体レーザ素子。
5. 前記第１電流ブロック層は、半導体からなる層を含む、請求項４に記載の半導体レーザ素子。
6. 前記第１電流ブロック層は、誘電体からなる層を含む、請求項４に記載の半導体レーザ素子。
7. 前記第２側面側に配置された第２電流ブロック層をさらに備える、請求項４〜６のいずれか１項に記載の半導体レーザ素子。
8. 前記第２電流ブロック層は、半導体からなる層を含む、請求項７に記載の半導体レーザ素子。
9. 前記第２電流ブロック層は、誘電体からなる層を含む、請求項７に記載の半導体レーザ素子。
10. 前記第１電流ブロック層の屈折率は、前記第２電流ブロック層の屈折率とは異なる値を有する、請求項７〜９のいずれか１項に記載の半導体レーザ素子。

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