JP2006271195A - 高電圧発生装置，高電圧発生方法，ａｓｉｃチップおよび画像形成装置 - Google Patents

Abstract

【課題】 デジタル制御方式を使用して制御機能を１つのＡＳＩＣチップにする，新規かつ改良された，高電圧発生装置，高電圧発生方法，ＡＳＩＣチップおよび画像形成装置を提供する。
【解決手段】 接続された電圧変圧器の１方側コイルに流れる電流を遮断することによって，電圧変圧器の２方側コイルに誘起される電圧を制御する少なくとも１つのスイッチ部と，印加される制御データに応じて，スイッチ部の遮断動作を制御するデジタル制御部と，を含むことを特徴とするＡＳＩＣチップ６００が提供される。
【選択図】 図３

Description

本発明は，高電圧発生装置，高電圧発生方法，ＡＳＩＣチップおよび画像形成装置に関し，詳細には出力される高電圧発生装置の出力安定化と，多様な出力制御の可能なデジタル制御方式を用いた制御部をＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ―Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化した高電圧発生装置，高電圧発生方法，ＡＳＩＣチップおよび画像形成装置に関する。

画像形成装置は，入力される元画像データに対応するイメージを印刷用紙のような記録媒体に印刷処理を行う装置のことを指す。画像形成装置の一例として，プリンタや複写機，またはファックスなどがある。係る画像形成装置において電子写真方式はレーザプリンタ（Ｌａｓｅｒ Ｂｅａｍ Ｐｒｉｎｔｅｒ），ＬＰＨ（ＬＥＤ Ｐｒｉｎｔ Ｈｅａｄ），プリンタ，およびファックスのような画像形成装置に採用されている。電子写真方式の画像形成装置は，帯電，露光，現像，転写，および定着過程を介して印刷処理を行う。

図１は従来の電子写真方式の画像形成装置に対する概略的な断面を示す説明図である。図１に示すように，電子写真方式の画像形成装置は，感光ドラム１と，帯電ローラ２と，光走査装置（Ｌａｓｅｒ Ｓｃａｎｎｉｎｇ Ｕｎｉｔ：ＬＳＵ）３と，現像ローラ４と，転写ローラ５と，制御部６と，高電圧発生装置（ＨＶＰＳ）７０とを含んで構成される。

このような構成を有する電子写真方式の画像形成装置の印刷動作について説明する。まず，高電圧発生装置７０は制御部６からの制御に応じて帯電ローラ２，現像ローラ４，転写ローラ５に所定の電圧を印加する。帯電ローラ２は高電圧発生装置７０から印加される帯電電圧によって感光ドラム１の表面を均一に帯電させる。そして，光走査装置３は制御部６から入力された画像データに対応する光を感光ドラム１に走査する。これにより，感光ドラム１の表面には静電潜像が形成される。それから，感光ドラム１の表面に形成された静電潜像には，現像ローラ４によって供給されるトナーによりトナー画像が形成される。高電圧発生装置７０から印加される転写電圧により駆動される転写ローラ５は，感光ドラム１に形成されたトナー画像を記録用紙に転写させる。そして，記録用紙に転写されたトナー画像は，定着機（図示せず）の高熱および圧力によって印刷用紙に定着され，排出方向（図示せず）を介して外部へ排出されることにより印刷が完了される。

上述したとおりに，高電圧発生装置７０は，複写機，レーザプリンタ，ファックスなどの重要な部分であって，１２〜２４Ｖの低電圧を一気に数百〜数千Ｖの高電圧に変換させて，プリンタや複写機ドラム上に高圧放電を形成して文字印刷を可能にする装置である。その使い方により電圧または電流をセンシング（検出）することによって静電圧や静電流源で使用されている。

図２は，従来の高電圧発生装置の回路の一例を示す説明図である。図２に示すように，従来における高電圧発生装置は，低域通過フィルタ部１０と，電圧制御部２０と，発振器および電源変圧部３０と，電圧配圧部４０と，電圧センシング部５０と，保護部６０とを含んで構成される。低域通過フィルタ部１０は，外部のエンジン制御部などからデューティレート（ｄｕｔｙ ｒａｔｅ）に応じて出力電圧のレベルが決定されるＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号であるＤ（ｔ）が入力されると，入力された信号を基盤にしてＲＣフィルタを介してＤＣ信号に変換して出力し，このＤＣ信号が高電圧発生装置７０の出力電圧制御の基準信号として使用される。

電圧制御部２０は，差分回路と誤差信号を増幅した制御器として動作し，低域通過フィルタ部１０を経て出力されるＤＣ信号と実際の出力電圧をフィードバックした信号とを比較して，発振器および電源変圧部３０のトランジスタＱの駆動信号を発生する。発振器および電源変圧部３０は，電圧制御部２０からの出力信号に基づいてトランジスタＱのベース電流量を制御し，トランジスタのエミッタとコレクタ両端間の電圧が変動するにつれ，電圧変圧器の１方側コイルの電圧が変動され，高い巻数比に構成された電圧変圧器の２方側コイルに電圧が誘起される。

電圧配圧部４０は，整流用ダイオードＤ１およびＤ２，電圧の配圧および平滑用コンデンサＣ４およびＣ５を用いて，電圧変圧器の２方側コイルに誘起された交流電圧から最終の直流高圧を発生させる。そして，電圧センシング部５０と保護部６０は実際の出力電圧を検知して，電圧制御部２０にフィードバック信号を生成し，異常電圧の印加を防止する。

因みに，図２に図示した高電圧発生装置は，特定の１つのチャネルの現像部に高電圧を発生させるための回路図であって，帯電ローラ２，現像ローラ４，および転写ローラ５などに所定の高電圧を印加するためはそれぞれのチャネルを必要とする。

ところで，従来における高電圧発生装置は，各チャネル別の出力を個別的に精密に制御するためにアナログ制御方式を使用し，それに応じてＲＣフィルタおよび電圧制御などの部品特性の偏差から起因する誤差を補正しなければならない。また，多数の部品を使用することによってコスト節減が難しく，外部要因による単位部品の不良によって全体が誤動作する恐れがある。そして，発振器および電源変圧部にてスイッチング素子として使用されるトランジスタは通常線形（Ｌｉｎｅａｒ）領域で動作することから，トランジスタは発熱特性を常に有している。さらに，図２に示すように，従来の高電圧発生装置は多数の部品を使用することによって，組立て作業の工程において作業時間が増加し，多数の部品配置のためのプリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＰＣＢ）の空間の確保も必要である。

そこで，本発明は，このような問題に鑑みてなされたもので，その目的とするところは，デジタル制御方式を使用して制御機能を１つのＡＳＩＣチップにする，新規かつ改良された，高電圧発生装置，高電圧発生方法，ＡＳＩＣチップおよび画像形成装置を提供することにある。

上記課題を解決するために，本発明のある観点によれば，接続された電圧変圧器の１方側コイルに流れる電流を遮断することによって，電圧変圧器の２方側コイルに誘起される電圧を制御する少なくとも１つのスイッチ部と；印加される制御データに応じて，スイッチ部の遮断動作を制御するデジタル制御部と；を含むことを特徴とする高電圧発生装置が提供される。

上記高電圧発生装置は，所定方式の通信インタフェース方式に応じて，外部にて印加される制御データをデジタル制御部に提供するデジタルインタフェース部をさらに含んでもよい。

スイッチ部，デジタルインタフェース部，およびデジタル制御部は１つのチップ内に実現されるようにしてもよい。

デジタルインタフェース部は，制御データがＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）形態のデータである場合，デジタル形式のデータに変換してデジタル制御部に提供するようにしてもよい。

デジタル制御部が，電圧変圧器の２方側コイルの出力電圧に対応する信号を帰還信号として入力し，帰還信号に応じてスイッチ部の遮断する動作の周期を調整するようにしてもよい。

デジタル制御部は，スイッチ部で遮断動作のためのスイッチング素子の共振電圧が最小となる時点に対応して同期信号を発生する周波数調節部と；電圧変圧器の２方側コイルの出力電圧に対応する帰還信号と，制御データに応じて決定される基準電圧との比較結果に基づいて，スイッチ部の取り締まり動作の周期を調整し，同期信号に対応して遮断動作を行う電圧調節部と；を含んでもよい。

所定方式は，ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ），ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ），およびＩ２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のいずれか１つの方式であってもよい。

スイッチ部は，ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を遮断動作のためのスイッチング素子として使用するようにしてもよい。

上記課題を解決するために，本発明の別の観点によれば，上記に記載の高電圧発生装置を用いた電圧を発生することを特徴とする画像形成装置が提供される。

上記課題を解決するために，本発明の別の観点によれば，（ａ）所定方式の通信インタフェースを介して制御データを受信するステップと；（ｂ）受信した制御データに応じて，所定スイッチング素子のスイッチング動作を制御するステップと；（ｃ）スイッチング動作に応じて，接続された電圧変圧器の１方側コイルに流れる電流を遮断することによって，電圧変圧器の２方側コイルに誘起される電圧を制御するステップと；を含むことを特徴とする高電圧発生方法が提供される。

上記高電圧発生方法は，（ｄ）電圧変圧器の２方側コイルの出力電圧を帰還信号として入力し，帰還信号に応じてスイッチング動作の周期を調整するステップをさらに含んでもよい。

上記（ａ）ステップ〜（ｄ）ステップは１つのチップ内で実行されるようにしてもよい。

所定方式は，ＰＷＭ，ＳＰＩ，ＵＡＲＴ，およびＩ２Ｃのいずれか１つの方式であってもよい。また，所定のスイッチング素子は，ＭＯＳＦＥＴであってもよい。

上記課題を解決するために，本発明の別の観点によれば，上記に記載の高電圧発生方法を用いて電圧を発生することを特徴とする画像形成装置が提供される。

上記課題を解決するために，本発明の別の観点によれば，１つの半導体基板上に具現されるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ―Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップであって：接続された電圧変圧器の１方側コイルに流れる電流を遮断することによって，電圧変圧器の２方側コイルに誘起される電圧を制御する少なくとも１つのスイッチング素子と；所定方式の通信インタフェースを提供するデジタルインタフェース部と；デジタルインタフェース部を介して印加される制御データに応じて，スイッチング素子の遮断動作を制御するデジタル制御部と；を含むことを特徴とするＡＳＩＣチップが提供される。

上記ＡＳＩＣチップは，電圧変圧器の２方側コイルの出力電圧を帰還信号として入力し，帰還信号に応じてスイッチ部の遮断動作の周期を調整するフィードバック回路部をさらに含んでもよい。

上記所定方式は，ＰＷＭ，ＳＰＩ，ＵＡＲＴ，およびＩ２Ｃのいずれか１つの方式であってもよい。また，スイッチング素子は，ＭＯＳＦＥＴであってもよい。

上記課題を解決するために，本発明の別の観点によれば，画像形成部と；画像形成部に電圧供給のため１方側コイルおよび２方側コイルを含む電圧出力部と；画像形成部と電圧出力部のうち少なくとも１つで制御データを受信し，制御データに応じて１方側コイルに流れる電流を遮断することによって，２方側コイルに誘起される電圧を生成する単一モノリシックチップ（Ｓｉｎｇｌｅ Ｍｏｎｏｌｉｔｈｉｃ Ｃｈｉｐ）と；を含むことを特徴とする画像形成装置が提供される。

上記単一モノリシックチップは，制御データを受信し，受信した制御データに応じて基準電圧を提供するデジタルインタフェース部と；電圧を出力するための少なくとも１つの高電圧チャネルと；を含み，高電圧チャネルは，デジタルインタフェース部から受信された基準電圧および電圧出力部から受信した帰還電圧の比較結果に応じて駆動信号を出力するデジタル制御部と；デジタル制御部から駆動信号を受信し，受信した駆動信号に応じて１方側コイルに供給される電流を遮断する少なくとも１つのスイッチ部と；を含んでもよい。

上記デジタル制御部は，スイッチ部の電源損失が最小となる時点に対応して同期信号を発生する周波数調節部と；基準電圧および帰還電圧を受信し，周波数調節部から同期信号を受信した時点に駆動信号を出力する電源制御部と；を含んでもよい。

以上説明したように，本発明によると，デジタル制御方式を用いて１つのＡＳＩＣチップにすることによって，部品数の節減および小型化が図れる。また，ＰＷＭ信号のみならず，ＳＰＩ，ＵＡＲＴ，あるいはＩ２Ｃなどの様々な通信インタフェース方式によって制御データが伝送され，制御基準値として使用することによって，多機能の具現が可能になり，また拡張性も増大することができる。

そして，ＡＳＩＣチップ内にデジタル制御部に使用される比例利得などの制御変数値を可変抵抗やプログラムで調節できることから，出力状態にかかる最適な制御が容易になり，その柔軟性も拡大する。それと共に，従来のアナログ制御方式で各パラメータチューニングに所要される時間を節約することによって量産効率の増大だけでなく，スイッチング素子として使用されるＭＯＳＦＥＴをＡＳＩＣチップ内部に含ませることで発熱特性の改善も可能となる。

以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。

本発明の一実施形態に係る高電圧発生装置は従来の様々なアナログ素子の組み合わせから構成され，電圧変圧器の１方側コイルを遮断する制御機能はデジタル制御基盤のＡＳＩＣチップから構成される。また，本実施形態では４チャネルを駆動できるＡＳＩＣチップについて詳説する。

図３は本発明の一実施形態に係る高電圧発生装置を示す説明図である。同図に示すように，本発明の一実施形態にかかる高電圧発生装置は，１つのＡＳＩＣチップ６００内に備えられているデジタルインタフェース部１００，発振器１１０，第１デジタル制御部２００，第２デジタル制御部３００，第３デジタル制御部４００，第４デジタル制御部５００，第１スイッチ部２７０，第２スイッチ部３７０，第３スイッチ部４７０，第４スイッチ部５７０を含んで構成される。

第１スイッチ部２７０，第２スイッチ部３７０，第３スイッチ部４７０，第４スイッチ部５７０には，それぞれ電圧変圧器，電源配圧回路などの備えられた出力部が接続されるが，図３には第１スイッチ部２７０にのみ第１出力部７００が接続されている場合を図示している。

デジタルインタフェース部１００は，出力電圧のサイズを決定するため，外部のエンジン制御部などから，ＲＳＴ（Ｒｅｓｅｔ），ＳＣＫ（Ｓｙｓｔｅｍ Ｃｌｏｃｋ），ＳＤＩ／ＲＸ（Ｓｅｒｉａｌ Ｄａｔａ Ｉｎｐｕｔ／Ｒｅｃｅｉｖｅｒ），ＳＤＯ／ＴＸ（Ｓｅｒｉａｌ Ｄａｔａ Ｏｕｔｐｕｔ／Ｔｒａｎｓｃｅｉｖｅｒ），ＣＳＮ（Ｃｈｉｐ Ｓｅｌｅｃｔ）のような様々な通信インタフェース方式によって制御データが伝送される。なお，様々な通信インタフェース方式とは，従来のようなデューティレート（ｄｕｔｙ ｒａｔｅ）に応じて出力電圧のレベルが決定されるＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）信号が入力されるか，汎用非同期化送受信方式であるＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ），直列通信で２つの装置間にデータ交換を可能にするインタフェースであるＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ），および両方向直列バスであるＩ２Ｃなどを含んでもよい。

デジタルインタフェース部１００は，外部のエンジン制御部などから入力される制御データを所定のフォーマットに変換してから，第１デジタル制御部２００，第２デジタル制御部３００，第３デジタル制御部４００および第４デジタル制御部５００にそれぞれ伝送し，出力電圧の制御基準値（Vo*）に基づいて使用する。

第１デジタル制御部２００，第２デジタル制御部３００，第３デジタル制御部４００および第４デジタル制御部５００の構成および機能は同一である。デジタルインタフェース部１００から伝送された制御基準値（Vo*）と実際の出力される各チャネルの出力電圧を検知してフィードバックした信号とを比較し，その比較結果に基づいて第１スイッチ部２７０，第２スイッチ部３７０，第３スイッチ部４７０，第４スイッチ部５７０のいずれかに対応するスイッチング素子の駆動信号として使用する。

第１スイッチ部２７０，第２スイッチ部３７０，第３スイッチ部４７０および第４スイッチ部５７０もＡＳＩＣチップ６００内に備えられ，スイッチング素子としてＭＯＳＦＦＥＴ（Ｍ１，Ｍ２，Ｍ３，Ｍ４）を用いる。第１スイッチ部２７０，第２スイッチ部３７０，第３スイッチ部４７０，第４スイッチ部５７０はそれぞれ第１デジタル制御部２００，第２デジタル制御部３００，第３デジタル制御部４００および第４デジタル制御部５００から出力される駆動信号がＭＯＳＦＦＥＴのゲートに印加されオン／オフされることによって，ドレイン（Ｄｒａｉｎ）に直列接続された電圧変圧器の１方側コイルに流れる電圧を制御する。このように，トランジスタの代わりにＭＯＳＦＥＴをスイッチング素子として使用することによって，従来のようにトランジスタが発熱することを防止するための放熱板を不要とする。

第１出力部７００は，電圧変圧器，電圧配圧部，および整流部を含む。電圧変圧器はスイッチング素子に直列接続されて，スイッチング素子のオンオフ動作に応じて直列共振され交流信号を発生する。これによって電圧変圧器の２方側コイルに高い電位を有する交流電圧が誘起される。電圧配圧部および整流部は電圧変圧器の２方側コイルに誘起された交流電圧を出力電圧の範囲に応じて単に整流して使用したり，配圧回路を経て昇圧後，最終出力電圧として使用したりする。そして，ＡＳＩＣチップ６００には，クロック発生器である発振器１１０が備えられ，高電圧の供給用電源である２４ＶとＩＣ駆動用電源であるＶＤＤが供給されるよう構成されている。

この構成によって，外部のエンジン制御部から伝送される制御データに応じて第１出力部７００の各チャネルが制御され高電圧を発生させる。

図４は図３における第１デジタル制御部２００の内部ブロック図である。図４に示すように，第１デジタル制御部２００は，電圧調節部２１０および周波数調節部２５０を備える。電圧調節部２１０は，Ａ／Ｄ変換器２１３，０次ホールド回路（Ｚｅｒｏ Ｏｒｄｅｒ Ｈｏｌｄ Ｃｉｒｃｕｉｔ；ＺＯＨ）２１５，第１加算機２１７，ＰＩ制御器２１９，リミッタ（Ｌｉｍｉｔｅｒ）２２１，第２加算機２２３，ＰＷＭ回路２２５を含む。周波数調節部２５０は，比較部２５１，カウンタ２５３，センタ検出器２５５，同期信号発生部２５７，およびオシレータ（ＯＳＣ）２５９を含む。

係る構成において，電圧調節部２１０のＡ／Ｄ変換器２１３は実際の出力電圧のフィードバックした信号をデジタル信号に変換し，ＺＯＨ２１５はＡ／Ｄ変換器２１３の次回サンプリング周期まで変換したデジタル信号値が維持され出力されるよう行う。第１加算機２１７はデジタルインタフェース部１００から伝送された制御基準値（Vo*）と０次ホールド回路２１５から出力される信号の差をＰＩ制御器２１９に伝送する。

周波数調節部２５０の比較部２５１は，スイッチング素子として使用されるＭＯＳＦＥＴ Ｍ１のドレインソース間の電圧をフィードバック信号ＦＢ１として入力され，同様に，ＭＯＳＦＥＴ Ｍ２，Ｍ３およびＭ４のドレインソース間の電圧をフィードバック信号ＦＢ２，ＦＢ３およびＦＢ４として入力される。図５に示すように，このフィードバック信号を所定の基準値（Ｒｅｆ）と比較した結果に応じて，基準値（Ｒｅｆ）を基準にしてゼロ交差（Ｚｅｒｏ Ｃｒｏｓｓｉｎｇ）状態を検出する。オシレータ２５９からのクロック信号が入力され動作するカウンタ２５３は，比較部２５１からゼロ交差状態が検出された時から次回のゼロ交差状態が検出される時までをカウントする。センタ検出器２５５は，カウンタ２５３でカウントされた結果を参照して，ゼロ交差状態が検出された時点の間の中間時点を検出することができる。この検出された中間時点がほぼＭＯＳＦＥＴ Ｍ１のドレインソース間の電圧が最低になる時点である。センタ検出器２５５は，検出された中間時点を同期信号発生部２５７に通報し，それに応じて位相同期信号発生部２５７はＭＯＳＦＥＴ Ｍ１のドレイン−ソース間の電圧が最低になって損失を最小化することのできる最適のスイッチング時間を示す同期信号を発生する。

ＰＩ制御器２１９の出力信号は，出力信号のサイズを所定範囲に制御するリミッタ２２１を介して，周波数調節部２５０で出力される同期信号と比較され，最終的にはスイッチング素子として使用されるＭＯＳＦＥＴ Ｍ１に印加すべきＰＷＭ状のゲート信号を発生してＭＯＳＦＥＴ Ｍ１のゲート端に印加する。なお，発生されるＰＷＭ状のゲート信号は同期信号発生部２５７に出力される同期信号に応じて，図５に示すように，ドレインソース間の電圧が最小となる時点付近（ＳＴ）にてＭＯＳＦＥＴ Ｍ１のスイッチング動作が行われることから，スイッチング動作による電力損失を最小化できる。

一方，第２デジタル制御部３００，第３デジタル制御部４００および第４デジタル制御部５００の構成および機能は，上記第１デジタル制御部２００の構成および機能と同様である。

上述した本実施形態のように，従来の高電圧発生装置で使用されるＲＣフィルタおよびＯＰアンプを用いた制御器能をＡＳＩＣチップ内のデジタル制御器で具現することによって，出力側に接続された負荷の可変や現像プロセスの変動時にも能動的に対処できるのみならず，既存の高電圧発生装置でスイッチング素子をＡＳＩＣチップ内部に含ませることで全体の構成が簡単化される。

また，１つのＡＳＩＣチップを用いて，４つまたはそれ以上または以下のチャネルの出力を制御することもできるので，これからはＭｏｎｏ ＬＢＰだけでなく，タンデム（Ｔａｎｄｅｍ）方式のカラーレーザプリンタ（Ｃ−ＬＢＰ）に適用する際，複数のＡＳＩＣチップを使用し多出力を図ることもできる。

以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明は係る例に限定されないことは言うまでもない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は，デジタル制御方式を使用して制御機能を１つのＡＳＩＣチップにする，高電圧発生装置，高電圧発生方法，ＡＳＩＣチップおよび画像形成装置に適用可能である。

従来の画像形成装置に対する概略的な断面図である。 従来の高電圧発生装置の一例に対する回路構成図である。 本発明の一実施形態に係る高電圧発生装置のブロック図である。 図３のデジタル制御部のブロック図である。 時間によるドレインソース間電圧の変化を説明するための図面である。

符号の説明

１００ デジタルインタフェース部
１１０ 発振器
２００ 第１デジタル制御部
２７０ 第１スイッチ部
３００ 第２デジタル制御部
３７０ 第２スイッチ部
４００ 第３デジタル制御部
４７０ 第３スイッチ部
５００ 第４デジタル制御部
５７０ 第４スイッチ部
６００ ＡＳＩＣチップ
７００ 第１出力部

Claims (22)

1. 接続された電圧変圧器の１方側コイルに流れる電流を遮断することによって，前記電圧変圧器の２方側コイルに誘起される電圧を制御する少なくとも１つのスイッチ部と；
   印加される制御データに応じて，前記スイッチ部の遮断動作を制御するデジタル制御部と；
   を含むことを特徴とする高電圧発生装置。
2. 所定方式の通信インタフェース方式に応じて，外部にて印加される前記制御データを前記デジタル制御部に提供するデジタルインタフェース部をさらに含むことを特徴とする請求項１に記載の高電圧発生装置。
3. 前記スイッチ部，前記デジタルインタフェース部，および前記デジタル制御部は１つのチップ内に実現されることを特徴とする請求項２に記載の高電圧発生装置。
4. 前記デジタルインタフェース部は，前記制御データがＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）形態のデータである場合，デジタル形式のデータに変換して前記デジタル制御部に提供することを特徴とする請求項２または３に記載の高電圧発生装置。
5. 前記デジタル制御部が，前記電圧変圧器の前記２方側コイルの出力電圧に対応する信号を帰還信号として入力し，前記帰還信号に応じて前記スイッチ部の遮断する動作の周期を調整することを特徴とする請求項１〜４のいずれかに記載の高電圧発生装置。
6. 前記デジタル制御部は，
   前記スイッチ部で前記遮断動作のためのスイッチング素子の共振電圧が最小となる時点に対応して同期信号を発生する周波数調節部と；
   前記電圧変圧器の前記２方側コイルの出力電圧に対応する帰還信号と，前記制御データに応じて決定される基準電圧との比較結果に基づいて，前記スイッチ部の取り締まり動作の周期を調整し，前記同期信号に対応して前記遮断動作を行う電圧調節部と；
   を含むことを特徴とする請求項１〜５のいずれかに記載の高電圧発生装置。
7. 前記所定方式は，ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ），ＵＡＲＴ（Ｕｎｉｖｅｒｓａｌ Ａｓｙｎｃｈｒｏｎｏｕｓ Ｒｅｃｅｉｖｅｒ／Ｔｒａｎｓｍｉｔｔｅｒ），およびＩ２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）のいずれか１つの方式であることを特徴とする請求項２〜６のいずれかに記載の高電圧発生装置。
8. 前記スイッチ部は，ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を前記遮断動作のためのスイッチング素子として使用することを特徴とする請求項１〜７のいずれかに記載の高電圧発生装置。
9. 請求項１〜８のいずれかに記載の高電圧発生装置を用いた電圧を発生することを特徴とする画像形成装置。
10. （ａ）所定方式の通信インタフェースを介して制御データを受信するステップと；
    （ｂ）受信した前記制御データに応じて，所定スイッチング素子のスイッチング動作を制御するステップと；
    （ｃ）前記スイッチング動作に応じて，接続された電圧変圧器の１方側コイルに流れる電流を遮断することによって，前記電圧変圧器の２方側コイルに誘起される電圧を制御するステップと；
    を含むことを特徴とする高電圧発生方法。
11. （ｄ）前記電圧変圧器の前記２方側コイルの出力電圧を帰還信号として入力し，前記帰還信号に応じて前記スイッチング動作の周期を調整するステップを更に含むことを特徴とする請求項１０に記載の高電圧発生方法。
12. 前記（ａ）ステップ〜（ｄ）ステップは１つのチップ内で実行されることを特徴とする請求項１１に記載の高電圧発生方法。
13. 前記所定方式は，ＰＷＭ，ＳＰＩ，ＵＡＲＴ，およびＩ２Ｃのいずれか１つの方式であることを特徴とする請求項１０に記載の高電圧発生方法。
14. 前記所定のスイッチング素子は，ＭＯＳＦＥＴであることを特徴とする請求項１０に記載の高電圧発生方法。
15. 請求項１０〜１４のいずれかに記載の高電圧発生方法を用いて電圧を発生することを特徴とする画像形成装置。
16. １つの半導体基板上に具現されるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ―Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップであって：
    接続された電圧変圧器の１方側コイルに流れる電流を遮断することによって，前記電圧変圧器の２方側コイルに誘起される電圧を制御する少なくとも１つのスイッチング素子と；
    所定方式の通信インタフェースを提供するデジタルインタフェース部と；
    前記デジタルインタフェース部を介して印加される制御データに応じて，前記スイッチング素子の遮断動作を制御するデジタル制御部と；
    を含むことを特徴とするＡＳＩＣチップ。
17. 前記電圧変圧器の前記２方側コイルの出力電圧を帰還信号として入力し，前記帰還信号に応じてスイッチ部の遮断動作の周期を調整するフィードバック回路部をさらに含むことを特徴とする請求項１６に記載のＡＳＩＣチップ。
18. 前記所定方式は，ＰＷＭ，ＳＰＩ，ＵＡＲＴ，およびＩ２Ｃのいずれか１つの方式であることを特徴とする請求項１６または１７に記載のＡＳＩＣチップ。
19. 前記スイッチング素子は，ＭＯＳＦＥＴであることを特徴とする請求項１６〜１８のいずれかに記載のＡＳＩＣチップ。
20. 画像形成部と；
    前記画像形成部に電圧供給のため１方側コイルおよび２方側コイルを含む電圧出力部と；
    前記画像形成部と前記電圧出力部のうち少なくとも１つで制御データを受信し，前記制御データに応じて前記１方側コイルに流れる電流を遮断することによって，前記２方側コイルに誘起される電圧を生成する単一モノリシックチップ（Ｓｉｎｇｌｅ Ｍｏｎｏｌｉｔｈｉｃ Ｃｈｉｐ）と；
    を含むことを特徴とする画像形成装置。
21. 前記単一モノリシックチップは，
    前記制御データを受信し，受信した前記制御データに応じて基準電圧を提供するデジタルインタフェース部と；
    前記電圧を出力するための少なくとも１つの高電圧チャネルと；
    を含み，
    前記高電圧チャネルは，
    前記デジタルインタフェース部から受信された前記基準電圧および前記電圧出力部から受信した帰還電圧の比較結果に応じて駆動信号を出力するデジタル制御部と；
    前記デジタル制御部から駆動信号を受信し，受信した前記駆動信号に応じて前記１方側コイルに供給される電流を遮断する少なくとも１つのスイッチ部と；
    を含むことを特徴とする請求項２０に記載の画像形成装置。
22. 前記デジタル制御部は，
    前記スイッチ部の電源損失が最小となる時点に対応して同期信号を発生する周波数調節部と；
    前記基準電圧および前記帰還電圧を受信し，前記周波数調節部から前記同期信号を受信した時点に前記駆動信号を出力する電源制御部と；
    を含むことを特徴とする請求項２１に記載の画像形成装置。
    

Images