JP2014197922A - 高圧電源装置及び画像形成装置 - Google Patents
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Abstract
【解決手段】トランス(350)の2次巻線(353)の出力を整流することが得られる高電圧出力の帰還信号と、その設定信号の差分を差分積分回路(320)で積分する。トランスの1次側の主巻線(352)の電流をFET(340)のドレインソースを通して流す。立ち上げ時には、差分積分回路(320)の出力が抵抗分割されてFETのゲートに印加され、発振中は、トランス(350)の1次側の補助巻線(351)に誘起された電圧が微分回路(330)を介してFETのゲートに印加される。
【選択図】図5
Description
図20の装置において、マイコン701のPWM出力は、プルアップ抵抗705を介して3.3Vの電源702に接続されるとともに、抵抗711とコンデンサ712で構成される平滑化回路710を介して、オペアンプ721の反転入力端子721qに接続されている。
オペアンプ721、コンデンサ722、725、及び抵抗723、724、726により構成される差分積分回路720の出力が昇圧トランス750の1次側の補助巻線751の一端に接続され、補助巻線751の他端は、NPNトランジスタ740のベースに接続されている。
昇圧トランス750の2次巻線753からの出力は、整流回路760で整流されて、高圧出力電圧として出力抵抗780を介して負荷785に供給される。
高圧出力電圧(ノード790Aの電圧)はまた、出力電圧変換作用(降圧作用)を有する出力電圧変換部770を介して、オペアンプ721の非反転入力端子721pに帰還される。
整流回路760は、ダイオード761、762、コンデンサ763、764を備えている。
出力電圧変換部770は、50MΩの抵抗771、100kΩの抵抗772、1MΩのプルダウン抵抗773、及びコンデンサ774により構成されている。
また、ノード790Aの高圧出力はオフ状態であるので、電源702の出力3.3Vを、100kΩの抵抗772と1MΩの抵抗773で分圧した値である3.0Vが、オペアンプ721の非反転入力端子721pに入力される。
PWM信号は、HレベルとLレベルを繰り返す信号であり、その平均値はHレベルよりも低く、デューティが100%未満では、3.15V以下となる。なお、デューティが100%に近い範囲では、デューティと平滑化後の電圧とは比例せず、一般にデューティに比例する値よりも小さな値となる。目標電圧が大きいほど、PWM出力のデューティはより小さなものとされ、従って、オペアンプ721の反転入力端子721qの入力電圧もより小さな値となる。
また発振周波数を20〜40kHz程度と低く調整しなければならず、負荷によっては可聴音が出てしまう場合があった。
さらに負荷を大きくした場合にトランジスタの発熱量が大きい為、ヒートシンクなどを付けなければならなくなり、コストが増加し、実装部品のサイズが増加するなどの問題がある。
一例として、TO−220パッケージのトランジスタを使用した場合に高さは約20mm、ヒートシンクを用いた場合には約25mm程度となり、これらの部品を含む装置の小型化の障害となるという問題があった。
1次側に主巻線と補助巻線を有し、2次側に昇圧比に応じた2次巻線を有するトランスと、
演算増幅器で構成された差分積分回路と、
FETと、
前記トランスの出力を整流する整流回路と、
前記整流回路の高圧出力に対応した帰還信号を生成する出力電圧変換部と
を有する高圧電源装置において、
前記主巻線は一端が、第1のDC電源に接続され、他端が前記FETのドレインに接続されており、
前記差分積分回路は、前記高圧出力の目標値に対応した設定信号と、前記出力電圧変換部で生成された前記帰還信号との差分を積分して出力し、
前記差分積分回路の出力は、前記補助巻線の一端に接続され、
前記補助巻線の他端は、前記コンデンサを介して前記FETのゲートに接続され、
前記コンデンサに並列に第1の抵抗が接続され、
前記FETのゲートと接地ノードの間に第2の抵抗が接続され、
前記第1及び第2の抵抗と前記コンデンサにより微分回路が構成され、
前記FETが前記微分回路による容量結合により自励発振駆動され、
前記差分積分回路の出力を前記第1の抵抗と前記第2の抵抗により分圧することにより、前記ゲートに印加する電圧を生成し、
前記差分積分回路の前記演算増幅器による帰還制御で前記整流回路から出力される前記高圧出力を、前記目標値に一致するように制御する
ことを特徴とする。
また、トランスの自励発振回路にFETを用いてその駆動を微分回路によって行うことにより自励発振動作とドレイン電流を良好に制御して効率の良い昇圧動作が可能となる。
また、自励発振周波数を70〜100kHz程度と高くすることができるようになり、発振周波数を低く抑える為の高耐圧のコンデンサが不要となる。
また面実装のFETが利用できるようになり、基板表面の部品の高さを抑えることができ、高圧電源装置や高圧電源装置を備える画像形成装置の小型化に寄与することができる。
図1は本発明の実施の形態1の画像形成装置を示す。
図示の画像形成装置100は、ブラック、イエロー、マゼンタ、シアンの順に1次転写を行うものであり、ブラック、イエロー、マゼンタ、シアンの現像・転写ユニット101K、101Y、101M、及び101Cを有する。
用紙カセット151は、記録媒体としての印刷用紙150を収納するものである。
図示の制御系は、ホストインターフェース部211と、コマンド/画像処理部212と、LEDヘッドインターフェース部213と、プリンタエンジン制御部220と、記憶手段230と、高圧電源装置240を備える。
入力された印刷データはコマンド/画像処理部212によってビットマップデータに変換される。
画像形成装置100はサーミスタ265で得られる検知温度を示す信号に応じて定着器ヒーター259を制御することにより定着器157を所定の温度にした後、電子写真プロセスによる印刷動作(画像形成動作)を開始する。
現像のために、現像バイアス発生部262K、262Y、262M、262Cが、それぞれ現像器102K、102Y、102M、102C(具体的にはその現像ローラ134K、134Y、134M、134C)に現像バイアスを供給する。
中間転写ベルト141上のトナー像がニップ部156Nに到達するタイミングに合わせてソレノイドを駆動し、2次転写ローラ156を中間転写ベルト141に当接させる。
これに合わせて、用紙150がニップ部156Nに搬送される。即ち、中間転写ベルト141上のトナー像がニップ部156Nを通過するタイミングに同期するように、用紙150がニップ部156Nを通過するように、用紙150が搬送される。
2次転写のため、2次転写バイアス発生部264が2次転写バックアップローラ144に2次転写バイアスを供給する。より詳しく言えば、2次転写バイアス発生部264は、用紙150の先端がニップ部156Nに到達すると同時に2次転写ローラ156への2次転写バイアスの供給を開始し、用紙150の後端がニップ部156Nを通過する直前のタイミングで2次転写バイアスの供給を終了する。
なお、他のバイアス発生部261Y、261M、261C、262K、262Y、262M、262C、263K、263Y、263M、263C、264も同様に構成することができる。
電源303は、24VのDC電源であり、帯電バイアス発生部261Kに接続されている。
DAC260aは、CLK同期クロック入力ポート404、シリアルDATA入力ポート405、ロード信号入力ポート406を有し、これらのポートには、それぞれプリンタエンジン制御部220のクロック出力ポート401、データ出力ポート402、ロード信号出力ポート403から出力される同期クロック、シリアルデータ、ロード信号が供給される。シリアルデータは例えば8ビットのデータであり、設定信号で表される電圧(基準電圧)として3.3Vを設定する場合、シリアルデータの値はFFhexとされ、基準電圧として0Vを設定する場合、シリアルデータの値は00hexとされる。
DAC260aのDA出力ポート407の出力は、平滑化回路310を介して差分積分回路320に入力される。
差分積分回路320の出力は、昇圧トランス350の1次側の一部を成す補助巻線351の一端351aに接続され、補助巻線351の他端351bは微分回路330を介してFET340のゲートに接続されている。
FET340としてはエンハンスメント型NチャンネルMOSFETが用いられている。
整流回路360は、ダイオード361、362、及びコンデンサ363、364により構成され、全波整流を行う。
昇圧トランス350の2次巻線353は、その第1及び第2の端部353a、353bが整流回路360の入力端子(交流側端子)に接続されており、整流回路360の負側の出力端子は、ノード390Cに接続され、整流回路360の正側の出力端子は接地ノードに接続されている。
整流回路360の出力は、高圧出力電圧として抵抗380を介して負荷としての帯電ローラ136Kに供給される。
出力電圧変換部370は、図示の例では、50MΩの抵抗371、100kΩの抵抗372、1MΩのプルダウン抵抗373、コンデンサ374により構成されている。
この昇圧トランス350は、1次側511及び2次側512を有する。
この昇圧トランス350は、EE型のフェライトコア501の周囲に設けられたボビン502(点線で示す)に巻回された補助巻線351、主巻線352、2次巻線353を有する。
補助巻線351及び主巻線352は、1次側511に設けられ、2次巻線353は、2次側512に設けられている。
補助巻線351は、ボビン502に巻かれており(図6(a))、主巻線352は、補助巻線351に重ねて巻かれている(図6(b))。
この設定のためには、プリンタエンジン制御部220のクロック出力ポート401からのクロックに同期して、3.3Vを表すシリアルデータ(8ビットの場合FFhex)をデータ出力402から出力し、全ビットがDAC260aに供給された後に、ロード信号出力403からロード信号を出力して、DAC260aに取り込ませる。その結果、DAC260のDA出力ポート407から3.3Vのアナログ電圧が出力され、平滑化回路310を介してオペアンプ321の反転入力端子321qに基準電圧として入力される。
なお、他のバイアス発生部も同様にバイアスの印加を行うが、ここではバイアス発生部261Kについてのみ説明する。
VG=VO×R2/(R1+R2) (1)
で与えられる。
ここで、VOは、オペアンプ321の出力電圧である。
R1は、オペアンプ321の出力端子からFET340のゲート入力端子までの直流成分の合成抵抗値であり、図示の例では、抵抗324、326、331の抵抗値の合計である。
R2は、ゲート入力端子から接地ノード間の抵抗であり、図示の例では、抵抗333の抵抗値に等しい。
発振が開始すると、それ以降微分回路330を介してACの信号がFET340のゲートに入力される。
発振中の微分回路330の入力及び微分回路330の出力(FET340のゲート入力)がそれぞれ、図7に符号D390A、D390Bで示すように変化する。この間、コンデンサ332の電流は図7に符号D332Iで示すように変化する。
なお、図7において、符号D390A0、D390B0、D390C0、D399D0は、それぞれ波形D390A、D390B、D390C、D390Dのゼロレベルを示す。
基準電圧と帰還電圧がバランスするとオペアンプ321の出力VOも安定する。
抵抗324は56kΩ、抵抗326は1kΩで、上記のように、抵抗331及び333は100kΩであれば、式(1)の関係により、ゲート入力電圧VGが7Vとなるときのオペアンプ321の出力電圧VOは18V、ゲート入力電圧VGが3Vとなるときのオペアンプ321の出力電圧VOは7.7Vとなる。
抵抗324、326、331、361の抵抗値は、ドレイン電流を考慮して、オペアンプ321の出力電圧VOがその最大値(VOH)、即ち、電源電圧24Vよりやや低い電圧のときに、ゲート入力電圧がゲート閾値電圧以上となるように選択される。
図5に示す回路構成では、抵抗331及び333をそれぞれ30kΩより低くすると発熱が増大し、抵抗331を、かなりのAC電流が流れる程度に低い抵抗値とするとドレイン電流が過大となって間欠発振となり、大電流が流れてFET340が破壊された。
コンデンサ332については200pF〜530pFまでの間で正常な動作を得、100pFだと容量結合が不足し、上記と同様に間欠発振によりFET340が破壊された。
また680pFではFET340は破壊されないが間欠発振が発生した。
上記の、200〜530pFの間では容量値が大きい程、FET340の損失が軽減して発熱が抑えられた。但し、帯電バイアスに使用する−1500V/数百μAの負荷ではいずれの条件でも周囲温度が常温の場合にFET340のジャンクション温度が70℃を超えることはなかった。
図8、図9にDAC設定値が8Chexで、目標電圧が−650Vのときの立ち上げ波形を示す。
一方、図10、図11にDAC設定値が15hexで、目標電圧が−1500Vのときの立ち上げ波形を示す。
図8〜図11の結果を得たときの抵抗331、333の値は100kΩ、コンデンサ332の値は330pFであった。
立上り時間Trは、−650V/無負荷の場合には、図8に示すように、31.0msec、
−650V/5MΩ負荷の場合には、図9に示すように、33.0msec、
−1500V/無負荷の場合には、図10に示すように、22.8msec、
−1500V/5MΩ負荷の場合には、図11に示すように、23.8msecである
このように、立上り時間Trは、−650Vのときに約30msec強、−1500Vのときに約23msecとなる。
実施の形態2に係る画像形成装置は、図1及び図2に示すのと同様の構成を有する。但し、図2のプリンタエンジン制御部220及び高圧電源装置240の代わりに、図12に示されるプリンタエンジン制御部220b及び高圧電源装置240bを備えている点で異なる。
図12で、実施の形態1と同様の箇所については同符号を付し、説明を省略する。
図3の設定信号出力部260が設けられておらず、プリンタエンジン制御部220bから出力されるPWM信号がバイアス発生部261K、261Y、261M、261C、262K、262Y、262M、262C、263K、263Y、263M、263C、264に供給される点で異なる。
なお、他のバイアス発生部261K、261Y、261M、261C、262K、262Y、262M、262C、263K、263Y、263M、263Cも同様に構成することができる。
但し、後に詳しく述べるように、目標電圧の出力の開始時に、PWM出力ポート421の出力を、絶対値が目標電圧よりも大きな出力電圧に対応する値にし、所定の期間経過後に、目標電圧に対応した値に切り替える。絶対値が目標電圧よりも大きな出力電圧は、例えば、絶対値が最大の出力電圧である。
平滑化回路310bの入力は、プルアップ抵抗305により3.3Vの電源302に接続されている。
プリンタエンジン制御部220bから出力されるPWM信号は、平滑化回路310bを介して差分積分回路320に入力される。
微分回路330bは、56kΩの抵抗331b及び333b、及び530pFのコンデンサ332bで構成されている。
出力電圧変換部370bは、図5の100kΩの抵抗372の代わりに、55kΩの抵抗372bを有する。
PWMポート421は抵抗305を介して3.3Vの電源302に接続されているので、PWMポート421の出力がHigh状態(内部の接地ノードとの間が高インピーダンス状態)のとき、PWMポート421の電位は3.3Vにプルアップされる。PWMポート421の3.3Vの電圧は、平滑化回路310bを介してオペアンプ321の反転入力端子321qに入力される。
オペアンプは反転入力端子321qの入力電圧(3.3V)が非反転入力端子321pの入力電圧(帰還電圧=3.13V)より高いので、オペアンプ321の出力電圧VOは最低電圧(VOL=略0V)である。
絶対値が最大の出力電圧に対応するデューティは0%である。従って、この場合一旦Lowにし、所定の期間、例えば3.76msec間(図15の符号T22で示す期間)Low状態を維持した後、目標電圧に対応したデューティのPWM信号に切り替える(図15の符号T23で示すタイミング)。
高圧オフ時(高電圧の出力を終了させるとき)はPWM出力をHighに戻す。
それにより出力範囲は、最大(絶対値)−3000Vまでとなる。
実施の形態1で一例として説明した帯電バイアス電圧は−650〜−1500Vと2倍強のレンジで十分であり、立ち上げ時間も数十msecで十分であったが、2次転写バイアス電圧の立ち上げ時間は、より短くする必要がある。用紙150がニップ部156Nに到達した後に2次転写バイアスを印加する必要があるためである。これは、2次転写は用紙150のニップ部156N到達前にバイアスを印加すると、2次転写ローラ156にかぶりトナー等が転写されてしまうからである。
また、用紙150の先端余白部分がニップ部156Nを通過している時間内に高圧出力を立ち上げなければならず、短い時間での立ち上げが要求される。
出力電圧範囲も、用紙の種類、環境温度により異なってくる。このため、比較的低い電圧を出力する際に、ゲートオンまでの時間が長くなってしまうことがないようにする必要がある。
図20に示す従来の回路の場合は図21に示すようにベース電位が約0.6Vまでの上昇時間のタイムラグT13で済んでいたが、バイポーラトランジスタの代わりに、FETを用いたことによりゲート閾値電圧の3〜4Vに達するまでの上昇時間、即ちオペアンプの出力(オペアンプの出力が抵抗324、326、331、333により分圧されてFETのゲートに印加されている)が7V程度に達するまでの上昇時間が必要となる。
図16〜図19において、符号D390B〜D390Eは、それぞれ図14のノード390B〜390Eの電位の変化を表す波形であり、これらの波形のゼロレベルは符号D390B0〜D390E0で示されている。
またPWM信号をLowに維持する3.76msecの間はゲート電圧が次第に閾値に近付くものの、閾値には達せず、従って、FETがオンせず、故に高圧も出力されないので、用紙150がニップ部156Nに到達するよりも3.76msec前に設定信号をLowに切り替えることにより、−1000V出力の実質的な立ち上げ時間(Ts)は6msec強、−3000V出力の実質的な立ち上げ時間(Ts)は7〜8msec強となる。
なおまた、中間転写方式の画像形成装置では、用紙幅が狭い場合に2次転写電流の殆どが中間転写ベルト141を介して流れてしまうので、負荷電流で大きくても対応可能としておく必要がある。本発明では、コンデンサ332の容量を330pFとした場合、周囲温度が常温の場合に、出力電圧を−3000Vまで下げ(絶対値を3000Vまで上げ)、負荷抵抗を2.5MΩまで下げた場合にも、FETのジャンクション温度を100°C未満に抑えることができた。
また、高圧起動時に設定信号を一旦絶対値が目標電圧よりも大きい高圧出力、例えば絶対値が最大の高圧出力に対応する値にし、その後目標電圧に対応した値に切り替えることにより、高い電圧出力範囲に対応した回路定数でも従来並の立ち上げ時間を確保することが可能となった。
さらに自励発振周波数を無負荷で100kHz程度と高くすることができるようになり、負荷増大により発振周波数が低下しても40kHz以上の発振周波数となり、周波数低下による可聴音の発生が防止できた。また、発振周波数を低く抑える為の高耐圧のコンデンサが不要となった。また面実装のFETが利用できるようになり、基板表面の部品の高さを抑えることができるようになり、画像形成装置の小型化に貢献した。
実施の形態1及び2において、整流回路(360)として全波整流回路が用いられているが、ダイオードを1個として半波整流回路とする構成も可能である。
また、実施の形態2を、正の電圧を発生する場合に適用するには、設定信号を、出力オフ時にはLowとし、高圧発生開始時に絶対値が最大の高圧出力に対応する設定信号を出力する場合にはHighとし、その後目標電圧に対応する値とすればよい。
また一部のバイアス発生部に対して実施の形態1及び2のいずれかの高圧電源装置を適用し、他のバイアス発生部には、実施の形態1及び2のいずれの高圧電源装置を用いないこととしても良く、そのような画像形成装置も本発明の範囲に含まれる。
Claims (9)
- 1次側に主巻線と補助巻線を有し、2次側に昇圧比に応じた2次巻線を有するトランスと、
演算増幅器で構成された差分積分回路と、
FETと、
前記トランスの出力を整流する整流回路と、
前記整流回路の高圧出力に対応した帰還信号を生成する出力電圧変換部と
を有する高圧電源装置において、
前記主巻線は一端が、第1のDC電源に接続され、他端が前記FETのドレインに接続されており、
前記差分積分回路は、前記高圧出力の目標値に対応した設定信号と、前記出力電圧変換部で生成された前記帰還信号との差分を積分して出力し、
前記差分積分回路の出力は、前記補助巻線の一端に接続され、
前記補助巻線の他端は、前記コンデンサを介して前記FETのゲートに接続され、
前記コンデンサに並列に第1の抵抗が接続され、
前記FETのゲートと接地ノードの間に第2の抵抗が接続され、
前記第1及び第2の抵抗と前記コンデンサにより微分回路が構成され、
前記FETが前記微分回路による容量結合により自励発振駆動され、
前記差分積分回路の出力を前記第1の抵抗と前記第2の抵抗により分圧することにより、前記ゲートに印加する電圧を生成し、
前記差分積分回路の前記演算増幅器による帰還制御で前記整流回路から出力される前記高圧出力を、前記目標値に一致するように制御する
ことを特徴とする高圧電源装置。 - 前記目標値を示すデータを受けて、対応するアナログ電圧信号を前記設定信号として出力する設定信号出力部にさらに有することを特徴とする請求項1に記載の高圧電源装置。
- 前記目標値に対応したデューティのPWM信号を受けて平滑化することで前記設定信号を出力する平滑化回路をさらに有することを特徴とする請求項1に記載の高圧電源装置。
- 前記FETのソースが直接又は過電流保護用抵抗を介して接地ノードに接続されていることを特徴とする請求項1に記載の高圧電源装置。
- 前記コンデンサは、前記FETのゲート入力容量の0.5倍から1.5倍の範囲内の容量を有し、
前記第1及び第2の抵抗は、30〜150kΩの範囲内の抵抗値を有する
ことを特徴とする請求項1乃至4のいずれかに記載の高圧電源装置。 - 前記演算増幅器の出力からゲート入力までの直流成分の合成抵抗値R1とゲート入力から接地ノードの間の抵抗値R2とゲート閾値電圧GTHと演算増幅器の出力の最大電圧VOHの関係が
GTH>VOH×(R2/(R1+R2))
であることを特徴とする請求項1乃至5のいずれかに記載の高圧電源装置。 - 高圧出力開始時に、前記設定信号を、前記FETのゲートがオンするまでの期間の一部の期間、絶対値が前記目標値より大きい高圧出力に対応した値にし、前記FETのゲートがオンするより前に前記設定信号を前記目標値に対応した値に切り替えることを特徴とする請求項1乃至6のいずれかに記載の高圧電源装置。
- 前記絶対値が前記目標値より大きい高圧出力が、絶対値が最大の高圧出力であることを特徴とする請求項7に記載の高圧電源装置。
- 請求項1乃至8のいずれかに記載の高圧電源装置と、前記高圧電源装置に前記目標値を示すデータ又は前記目標値に対応するデューティのPWM信号を供給する制御部とを有する画像形成装置。
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