JPH07322615A - 多出力電源装置 - Google Patents
多出力電源装置Info
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- JPH07322615A JPH07322615A JP10416994A JP10416994A JPH07322615A JP H07322615 A JPH07322615 A JP H07322615A JP 10416994 A JP10416994 A JP 10416994A JP 10416994 A JP10416994 A JP 10416994A JP H07322615 A JPH07322615 A JP H07322615A
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Abstract
(57)【要約】
【目的】高圧電源回路を多くすることなく多出力を得る
ことができるようにする。 【構成】それぞれトランス２５及びスイッチ素子２４を
備え、互いに並列に接続されるとともに、駆動信号ＳＧ
２２を受けて出力電圧ｖOUT を発生させる電圧変換部３
５と、各電圧変換部３５の出力電圧ｖOUT がフィードバ
ック信号ＳＧｆとして入力されるＡ／Ｄコンバータ３２
と、設定された周期パルスのタイミング信号を発生させ
る発振回路３３とを有する。また、前記タイミング信号
に同期させて、前記Ａ／Ｄコンバータ３２の出力及び制
御信号ＳＧ２１によって前記駆動信号ＳＧ２２を発生さ
せる演算手段を有する。複数の高圧電源回路を制御部３
７に接続する必要がないので、装置を簡素化することが
できるだけでなく、小型化することができ、コストを低
くすることができる。
ことができるようにする。 【構成】それぞれトランス２５及びスイッチ素子２４を
備え、互いに並列に接続されるとともに、駆動信号ＳＧ
２２を受けて出力電圧ｖOUT を発生させる電圧変換部３
５と、各電圧変換部３５の出力電圧ｖOUT がフィードバ
ック信号ＳＧｆとして入力されるＡ／Ｄコンバータ３２
と、設定された周期パルスのタイミング信号を発生させ
る発振回路３３とを有する。また、前記タイミング信号
に同期させて、前記Ａ／Ｄコンバータ３２の出力及び制
御信号ＳＧ２１によって前記駆動信号ＳＧ２２を発生さ
せる演算手段を有する。複数の高圧電源回路を制御部３
７に接続する必要がないので、装置を簡素化することが
できるだけでなく、小型化することができ、コストを低
くすることができる。
Description
【０００１】
【産業上の利用分野】本発明は、多出力電源装置に関す
るものである。
るものである。
【０００２】
【従来の技術】従来、多出力電源装置においては、制御
部に複数の高圧電源回路が接続され、各高圧電源回路に
スイッチ素子を駆動するための制御回路が配設されるよ
うになっている。図２は従来の多出力電源装置のブロッ
ク図、図３は従来の多出力電源装置における高圧電源回
路の制御回路のブロック図である。なお、図３は高圧電
源回路１１についてだけ示しているが、高圧電源回路１
２、１３の構造も同じである。
部に複数の高圧電源回路が接続され、各高圧電源回路に
スイッチ素子を駆動するための制御回路が配設されるよ
うになっている。図２は従来の多出力電源装置のブロッ
ク図、図３は従来の多出力電源装置における高圧電源回
路の制御回路のブロック図である。なお、図３は高圧電
源回路１１についてだけ示しているが、高圧電源回路１
２、１３の構造も同じである。
【０００３】図に示すように、高圧電源回路１１〜１３
は入力電圧ｖINが印加されるようになっていて、出力を
発生させるかどうかを指示する制御信号ＳＧ１を制御部
１０から受けると、動作を開始する。前記制御信号ＳＧ
１が入力されると、制御回路１５内の起動停止回路１７
によって動作指示信号ＳＧ５が発生させられ、該動作指
示信号ＳＧ５がエラーアンプ１９に対して出力される。
また、レベルシフト回路２１からの誤差電圧信号ＳＧ６
及び位相検出回路２２からのトリガ信号ＳＧ７が、前記
エラーアンプ１９に入力される。そして、動作指示信号
ＳＧ５、誤差電圧信号ＳＧ６及びトリガ信号ＳＧ７によ
ってエラーアンプ１９はスイッチ素子駆動信号ＳＧ８を
発生させる。該スイッチ素子駆動信号ＳＧ８はスイッチ
素子２４に対して出力され、該スイッチ素子２４による
スイッチングを繰り返させる。
は入力電圧ｖINが印加されるようになっていて、出力を
発生させるかどうかを指示する制御信号ＳＧ１を制御部
１０から受けると、動作を開始する。前記制御信号ＳＧ
１が入力されると、制御回路１５内の起動停止回路１７
によって動作指示信号ＳＧ５が発生させられ、該動作指
示信号ＳＧ５がエラーアンプ１９に対して出力される。
また、レベルシフト回路２１からの誤差電圧信号ＳＧ６
及び位相検出回路２２からのトリガ信号ＳＧ７が、前記
エラーアンプ１９に入力される。そして、動作指示信号
ＳＧ５、誤差電圧信号ＳＧ６及びトリガ信号ＳＧ７によ
ってエラーアンプ１９はスイッチ素子駆動信号ＳＧ８を
発生させる。該スイッチ素子駆動信号ＳＧ８はスイッチ
素子２４に対して出力され、該スイッチ素子２４による
スイッチングを繰り返させる。
【０００４】その結果、スイッチ素子２４はトランス２
５に対して切替信号ＳＧ１０を出力し、トランス２５を
励磁し、前記スイッチ素子駆動信号ＳＧ８のオン・オフ
の時間によって制御された電力が前記トランス２５の１
次側から２次側に伝達される。ところで、高圧系の電源
装置においては入力電圧ｖINに比較して各出力電圧ｖ
OUT を高くする必要がある。そこで、トランス２５の２
次側の出力をそのまま使用することなく、逓倍電圧回路
２６によって２倍又は３倍にして出力電圧ｖOUTを発生
させるようにしている。なお、後述するように、出力電
圧ｖOUT は、フィードバック信号として検出することが
できる。
５に対して切替信号ＳＧ１０を出力し、トランス２５を
励磁し、前記スイッチ素子駆動信号ＳＧ８のオン・オフ
の時間によって制御された電力が前記トランス２５の１
次側から２次側に伝達される。ところで、高圧系の電源
装置においては入力電圧ｖINに比較して各出力電圧ｖ
OUT を高くする必要がある。そこで、トランス２５の２
次側の出力をそのまま使用することなく、逓倍電圧回路
２６によって２倍又は３倍にして出力電圧ｖOUTを発生
させるようにしている。なお、後述するように、出力電
圧ｖOUT は、フィードバック信号として検出することが
できる。
【０００５】また、スイッチ素子２４のスイッチング周
期を設定するために、制御回路１５内に共振回路２８及
び位相検出回路２２が配設される。該位相検出回路２２
において、トランス２５の内部におけるインダクタンス
特性及びキャパシタンス特性によって決まる共振周波数
によりトリガ信号ＳＧ７が発生させられ、該トリガ信号
ＳＧ７によって前記スイッチング周期が設定されるとと
もに、スイッチングの開始タイミングが設定される。
期を設定するために、制御回路１５内に共振回路２８及
び位相検出回路２２が配設される。該位相検出回路２２
において、トランス２５の内部におけるインダクタンス
特性及びキャパシタンス特性によって決まる共振周波数
によりトリガ信号ＳＧ７が発生させられ、該トリガ信号
ＳＧ７によって前記スイッチング周期が設定されるとと
もに、スイッチングの開始タイミングが設定される。
【０００６】ところで、各高圧電源回路１１〜１３に使
用されるトランス２５においては、１次巻線と２次巻線
との巻線比が大きく、２次巻線の巻数は１００ターン以
上になる。したがって、２次巻線間の線間容量が大きく
なるとともに、巻線インダクタンスも大きくなる。そこ
で、共振波形の立下りタイミングを位相として捉（と
ら）えて次の駆動をかけ、２次側巻線間の線間容量への
充電量を少なくするようにしている。
用されるトランス２５においては、１次巻線と２次巻線
との巻線比が大きく、２次巻線の巻数は１００ターン以
上になる。したがって、２次巻線間の線間容量が大きく
なるとともに、巻線インダクタンスも大きくなる。そこ
で、共振波形の立下りタイミングを位相として捉（と
ら）えて次の駆動をかけ、２次側巻線間の線間容量への
充電量を少なくするようにしている。
【０００７】図４は従来の定電流定電圧電源装置におけ
る高圧電源スイッチング回路を示す図、図５は従来の定
電流定電圧電源装置におけるスイッチング波形図であ
る。図４において、２４はトランジスタ等のスイッチ素
子、２５はトランス、Ｄはダイオード、Ｃはコンデン
サ、ｖINは入力電圧、ｖA はトランス２５の１次側巻線
とスイッチ素子２４との間のスイッチング電圧である。
スイッチ素子２４をオン・オフさせることによってトラ
ンス２５の１次側に図５に示すようなスイッチング電圧
ｖA を発生させるようにしている。
る高圧電源スイッチング回路を示す図、図５は従来の定
電流定電圧電源装置におけるスイッチング波形図であ
る。図４において、２４はトランジスタ等のスイッチ素
子、２５はトランス、Ｄはダイオード、Ｃはコンデン
サ、ｖINは入力電圧、ｖA はトランス２５の１次側巻線
とスイッチ素子２４との間のスイッチング電圧である。
スイッチ素子２４をオン・オフさせることによってトラ
ンス２５の１次側に図５に示すようなスイッチング電圧
ｖA を発生させるようにしている。
【０００８】この場合、共振波形の立下りタイミングを
位相として捉えてスイッチ素子２４をオンにしている。
１回だけスイッチ素子２４をオンにすると２次巻線間の
線間容量及び巻線インダクタンスによって、スイッチン
グ電圧ｖA は破線Ｂで示すように変化する。そこで、位
相検出回路２２によって共振波形の立下りタイミングを
位相として捉え、該タイミングによってスイッチ素子２
４をオンにするようにしている。
位相として捉えてスイッチ素子２４をオンにしている。
１回だけスイッチ素子２４をオンにすると２次巻線間の
線間容量及び巻線インダクタンスによって、スイッチン
グ電圧ｖA は破線Ｂで示すように変化する。そこで、位
相検出回路２２によって共振波形の立下りタイミングを
位相として捉え、該タイミングによってスイッチ素子２
４をオンにするようにしている。
【０００９】一方、逓倍電圧回路２６（図２）によって
発生させられた出力電圧ｖOUT はフィードバック信号Ｓ
Ｇｆとして検出され、レベルシフト回路２１に入力され
る。そして、該レベルシフト回路２１において目標出力
電圧と前記フィードバック信号ＳＧｆとが比較され、比
較結果が誤差電圧信号ＳＧ６としてエラーアンプ１９に
対して出力される。
発生させられた出力電圧ｖOUT はフィードバック信号Ｓ
Ｇｆとして検出され、レベルシフト回路２１に入力され
る。そして、該レベルシフト回路２１において目標出力
電圧と前記フィードバック信号ＳＧｆとが比較され、比
較結果が誤差電圧信号ＳＧ６としてエラーアンプ１９に
対して出力される。
【００１０】すなわち、前記フィードバック信号ＳＧｆ
が目標出力電圧になるように制御され、出力電圧ｖOUT
が定電圧化される。
が目標出力電圧になるように制御され、出力電圧ｖOUT
が定電圧化される。
【００１１】
【発明が解決しようとする課題】しかしながら、前記従
来の多出力電源装置においては、複数の高圧電源回路１
１〜１３が制御部１０に接続されるので、各高圧電源回
路１１〜１３を構成する要素の個数が増加し、装置が複
雑化するだけでなく、大型化してしまい、コストが高く
なってしまう。
来の多出力電源装置においては、複数の高圧電源回路１
１〜１３が制御部１０に接続されるので、各高圧電源回
路１１〜１３を構成する要素の個数が増加し、装置が複
雑化するだけでなく、大型化してしまい、コストが高く
なってしまう。
【００１２】また、スイッチ素子２４のスイッチング周
期及びスイッチ開始のタイミングを設定するために、各
トランス２５の内部のインダクタンス特性及びキャパシ
タンス特性を利用しているので、各トランス２５に対応
させて共振回路２８、位相検出回路２２、エラーアンプ
１９等の回路がそれぞれ必要になり、同じ構成の回路が
出力電圧ｖOUT の数だけ必要になるので、多出力電源回
路の構造が複雑になるだけでなくコストが高くなってし
まう。
期及びスイッチ開始のタイミングを設定するために、各
トランス２５の内部のインダクタンス特性及びキャパシ
タンス特性を利用しているので、各トランス２５に対応
させて共振回路２８、位相検出回路２２、エラーアンプ
１９等の回路がそれぞれ必要になり、同じ構成の回路が
出力電圧ｖOUT の数だけ必要になるので、多出力電源回
路の構造が複雑になるだけでなくコストが高くなってし
まう。
【００１３】さらに、制御部１０と各高圧電源回路１１
〜１３との間の制御信号ＳＧ１の数も多くなり、それに
伴って接続部分数も増加してしまうので、多出力電源装
置のコストが高くなってしまう。本発明は、前記従来の
多出力電源装置の問題点を解決して、構造を複雑にする
ことなく多出力を得ることができる多出力電源装置を提
供することを目的とする。
〜１３との間の制御信号ＳＧ１の数も多くなり、それに
伴って接続部分数も増加してしまうので、多出力電源装
置のコストが高くなってしまう。本発明は、前記従来の
多出力電源装置の問題点を解決して、構造を複雑にする
ことなく多出力を得ることができる多出力電源装置を提
供することを目的とする。
【００１４】
【課題を解決するための手段】そのために、本発明の多
出力電源装置においては、それぞれトランス及びスイッ
チ素子を備え、互いに並列に接続されるとともに、駆動
信号を受けて出力電圧を発生させる電圧変換部と、各電
圧変換部の出力電圧がフィードバック信号として入力さ
れるＡ／Ｄコンバータと、設定された周期パルスのタイ
ミング信号を発生させる発振回路とを有する。
出力電源装置においては、それぞれトランス及びスイッ
チ素子を備え、互いに並列に接続されるとともに、駆動
信号を受けて出力電圧を発生させる電圧変換部と、各電
圧変換部の出力電圧がフィードバック信号として入力さ
れるＡ／Ｄコンバータと、設定された周期パルスのタイ
ミング信号を発生させる発振回路とを有する。
【００１５】また、前記タイミング信号に同期させて、
前記Ａ／Ｄコンバータの出力及び制御信号によって前記
駆動信号を発生させる演算手段を有する。
前記Ａ／Ｄコンバータの出力及び制御信号によって前記
駆動信号を発生させる演算手段を有する。
【００１６】
【作用】本発明によれば、前記のように多出力電源装置
においては、それぞれトランス及びスイッチ素子を備
え、互いに並列に接続されるとともに、駆動信号を受け
て出力電圧を発生させる電圧変換部と、各電圧変換部の
出力電圧がフィードバック信号として入力されるＡ／Ｄ
コンバータと、設定された周期パルスのタイミング信号
を発生させる発振回路とを有する。
においては、それぞれトランス及びスイッチ素子を備
え、互いに並列に接続されるとともに、駆動信号を受け
て出力電圧を発生させる電圧変換部と、各電圧変換部の
出力電圧がフィードバック信号として入力されるＡ／Ｄ
コンバータと、設定された周期パルスのタイミング信号
を発生させる発振回路とを有する。
【００１７】また、前記タイミング信号に同期させて、
前記Ａ／Ｄコンバータの出力及び制御信号によって前記
駆動信号を発生させる演算手段を有する。前記フィード
バック信号はＡ／Ｄコンバータによりアナログ／ディジ
タル変換され、ディジタル信号になる。該ディジタル信
号と基準電圧との差がタイミング信号に同期させて演算
され誤差信号になる。前記演算手段は、誤差信号及び制
御信号に基づいて駆動信号を発生させ、該駆動信号によ
ってスイッチ素子を作動させる。
前記Ａ／Ｄコンバータの出力及び制御信号によって前記
駆動信号を発生させる演算手段を有する。前記フィード
バック信号はＡ／Ｄコンバータによりアナログ／ディジ
タル変換され、ディジタル信号になる。該ディジタル信
号と基準電圧との差がタイミング信号に同期させて演算
され誤差信号になる。前記演算手段は、誤差信号及び制
御信号に基づいて駆動信号を発生させ、該駆動信号によ
ってスイッチ素子を作動させる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例に
おける多出力電源装置のブロック図、図６は本発明の第
１の実施例における制御回路のブロック図、図７は本発
明の第１の実施例におけるシリアルインタフェースのブ
ロック図、図８は本発明の第１の実施例におけるスイッ
チング波形図、図９は本発明の第１の実施例における多
出力電源装置のタイムチャート、図１０は本発明の第１
の実施例におけるシリアルインタフェースのタイムチャ
ートである。
ながら詳細に説明する。図１は本発明の第１の実施例に
おける多出力電源装置のブロック図、図６は本発明の第
１の実施例における制御回路のブロック図、図７は本発
明の第１の実施例におけるシリアルインタフェースのブ
ロック図、図８は本発明の第１の実施例におけるスイッ
チング波形図、図９は本発明の第１の実施例における多
出力電源装置のタイムチャート、図１０は本発明の第１
の実施例におけるシリアルインタフェースのタイムチャ
ートである。
【００１９】図１において、２４は例えば、トランジス
タ等のスイッチ素子、２５は各出力電圧ｖOUT を出力す
るトランス、２６は逓倍電圧回路、３１は制御回路、３
２はＡ／Ｄコンバータ、３３は発振回路、３４は演算
部、３５は前記制御回路３１に接続され、該制御回路３
１によって電圧制御が行われる複数の電圧変換部、３７
は高圧出力のオン・オフをシリアルデータによって指示
する制御部、３８は前記シリアルデータに基づいて高圧
出力のシリアルインタフェース制御信号ＳＧ２９を出力
するシリアルインタフェース回路、３９は複数のセレク
タである。
タ等のスイッチ素子、２５は各出力電圧ｖOUT を出力す
るトランス、２６は逓倍電圧回路、３１は制御回路、３
２はＡ／Ｄコンバータ、３３は発振回路、３４は演算
部、３５は前記制御回路３１に接続され、該制御回路３
１によって電圧制御が行われる複数の電圧変換部、３７
は高圧出力のオン・オフをシリアルデータによって指示
する制御部、３８は前記シリアルデータに基づいて高圧
出力のシリアルインタフェース制御信号ＳＧ２９を出力
するシリアルインタフェース回路、３９は複数のセレク
タである。
【００２０】また、ＳＧ２１はセレクタ３９から出力さ
れる制御信号、ＳＧ２２は駆動信号、ＳＧｆはフィード
バック信号、ｖINは入力電圧、ＳＧ２４はシーケンスク
リア、ＳＧ２５はシリアルクロック、ＳＧ２６はコマン
ドデータ、ＳＧ２７はレスポンスデータ、ＳＧ２９はシ
リアルインタフェース回路３８から各セレクタ３９に対
して出力されるシリアルインタフェース制御信号、ＳＧ
３０はパラレル制御信号、ＳＧ３１はシリアル制御／パ
ラレル制御切替信号である。前記セレクタ３９は前記シ
リアルインタフェース回路３８からのシリアルインタフ
ェース制御信号ＳＧ２９とパラレル制御信号ＳＧ３０と
を選択する。
れる制御信号、ＳＧ２２は駆動信号、ＳＧｆはフィード
バック信号、ｖINは入力電圧、ＳＧ２４はシーケンスク
リア、ＳＧ２５はシリアルクロック、ＳＧ２６はコマン
ドデータ、ＳＧ２７はレスポンスデータ、ＳＧ２９はシ
リアルインタフェース回路３８から各セレクタ３９に対
して出力されるシリアルインタフェース制御信号、ＳＧ
３０はパラレル制御信号、ＳＧ３１はシリアル制御／パ
ラレル制御切替信号である。前記セレクタ３９は前記シ
リアルインタフェース回路３８からのシリアルインタフ
ェース制御信号ＳＧ２９とパラレル制御信号ＳＧ３０と
を選択する。
【００２１】次に、図６において、３２はＡ／Ｄコンバ
ータ、３３は発振回路、３４は演算部、４１は基準電圧
源、４２は減算器、４３はラッチ回路、４４は乗算器、
４５はカウンタ、Ｇ１、Ｇ２はアンドゲート、Ｆ１はフ
リップフロップ回路、ＳＧ３３は誤差信号、ＳＧ３４は
ラッチ出力、ＳＧ３５はタイミング信号である。そし
て、図７において、５１はデータラッチ回路、５２はコ
マンドデコーダ、５３は高圧制御信号発生回路、５４は
ラッチクロック発生回路、５５はパリティチェック回
路、５６はパリティ発生回路、５７はマルチプレクサ、
５８はカウンタである。
ータ、３３は発振回路、３４は演算部、４１は基準電圧
源、４２は減算器、４３はラッチ回路、４４は乗算器、
４５はカウンタ、Ｇ１、Ｇ２はアンドゲート、Ｆ１はフ
リップフロップ回路、ＳＧ３３は誤差信号、ＳＧ３４は
ラッチ出力、ＳＧ３５はタイミング信号である。そし
て、図７において、５１はデータラッチ回路、５２はコ
マンドデコーダ、５３は高圧制御信号発生回路、５４は
ラッチクロック発生回路、５５はパリティチェック回
路、５６はパリティ発生回路、５７はマルチプレクサ、
５８はカウンタである。
【００２２】前記電圧変換部３５（図１）においては、
入力電圧ｖINが印加されるトランス２５にスイッチ素子
２４及び逓倍電圧回路２６が接続されるようになってい
る。そして、該逓倍電圧回路２６からは出力電圧ｖOUT
が出力され、スイッチ素子２４には制御回路３１からの
駆動信号ＳＧ２２が入力される。また、前記制御回路３
１においては、制御信号ＳＧ２１及び前記電圧変換部３
５からのフィードバック信号ＳＧｆが入力され、駆動信
号ＳＧ２２を発生させる。実際には、前記電圧変換部３
５からのフィードバック信号ＳＧｆは制御回路３１のＡ
／Ｄコンバータ３２に入力される。
入力電圧ｖINが印加されるトランス２５にスイッチ素子
２４及び逓倍電圧回路２６が接続されるようになってい
る。そして、該逓倍電圧回路２６からは出力電圧ｖOUT
が出力され、スイッチ素子２４には制御回路３１からの
駆動信号ＳＧ２２が入力される。また、前記制御回路３
１においては、制御信号ＳＧ２１及び前記電圧変換部３
５からのフィードバック信号ＳＧｆが入力され、駆動信
号ＳＧ２２を発生させる。実際には、前記電圧変換部３
５からのフィードバック信号ＳＧｆは制御回路３１のＡ
／Ｄコンバータ３２に入力される。
【００２３】次に、前記演算部３４について説明する。
図６に示すように、減算器４２、ラッチ回路４３、乗算
器４４及びカウンタ４５は直列に接続され、該カウンタ
４５の出力がアンドゲートＧ２の一方の入力端子に入力
される。また、前記アンドゲートＧ２の他方の入力端子
には制御信号ＳＧ２１が入力される。
図６に示すように、減算器４２、ラッチ回路４３、乗算
器４４及びカウンタ４５は直列に接続され、該カウンタ
４５の出力がアンドゲートＧ２の一方の入力端子に入力
される。また、前記アンドゲートＧ２の他方の入力端子
には制御信号ＳＧ２１が入力される。
【００２４】前記減算器４２にはＡ／Ｄコンバータ３２
及び基準電圧源４１が接続され、前記フィードバック信
号ＳＧｆをアナログ／ディジタル変換することによって
発生させられたディジタル信号、及び基準電圧源４１か
らの基準電圧ｖREF が入力される。 そして、前記減算
器４２は前記ディジタル信号と基準電圧ｖREF の差を演
算して誤差信号ＳＧ３３を発生させ、該誤差信号ＳＧ３
３をラッチ回路４３にラッチさせる。また、該ラッチ回
路４３及びカウンタ４５は発振回路３３と接続され、該
発振回路３３からタイミング信号ＳＧ３５が入力され
る。
及び基準電圧源４１が接続され、前記フィードバック信
号ＳＧｆをアナログ／ディジタル変換することによって
発生させられたディジタル信号、及び基準電圧源４１か
らの基準電圧ｖREF が入力される。 そして、前記減算
器４２は前記ディジタル信号と基準電圧ｖREF の差を演
算して誤差信号ＳＧ３３を発生させ、該誤差信号ＳＧ３
３をラッチ回路４３にラッチさせる。また、該ラッチ回
路４３及びカウンタ４５は発振回路３３と接続され、該
発振回路３３からタイミング信号ＳＧ３５が入力され
る。
【００２５】一方、アンドゲートＧ１の一方の入力端子
は前記発振回路３３に接続され、発振回路３３のタイミ
ング信号ＳＧ３５が入力される。そして、前記アンドゲ
ートＧ１の他方の端子には制御信号ＳＧ２１が入力され
る。また、前記アンドゲートＧ１、Ｇ２の各出力はフリ
ップフロップ回路Ｆ１に入力され、フリップフロップ回
路Ｆ１の出力端子から駆動信号ＳＧ２２が出力される。
は前記発振回路３３に接続され、発振回路３３のタイミ
ング信号ＳＧ３５が入力される。そして、前記アンドゲ
ートＧ１の他方の端子には制御信号ＳＧ２１が入力され
る。また、前記アンドゲートＧ１、Ｇ２の各出力はフリ
ップフロップ回路Ｆ１に入力され、フリップフロップ回
路Ｆ１の出力端子から駆動信号ＳＧ２２が出力される。
【００２６】次に、前記電圧変換部３５について説明す
る。前記制御回路３１に入力される制御信号ＳＧ２１に
応じて出力される駆動信号ＳＧ２２によって、スイッチ
素子２４がオン・オフ制御され、該スイッチ素子２４の
オン・オフによってトランス２５が励磁される。したが
って、該トランス２５において入力電圧ｖINを変換し、
その後逓倍電圧回路２６において更に高電圧にした後、
出力電圧ｖOUT を得ることができる。そして、該出力電
圧ｖOUT はフィードバック信号ＳＧｆとして制御回路３
１に入力される。
る。前記制御回路３１に入力される制御信号ＳＧ２１に
応じて出力される駆動信号ＳＧ２２によって、スイッチ
素子２４がオン・オフ制御され、該スイッチ素子２４の
オン・オフによってトランス２５が励磁される。したが
って、該トランス２５において入力電圧ｖINを変換し、
その後逓倍電圧回路２６において更に高電圧にした後、
出力電圧ｖOUT を得ることができる。そして、該出力電
圧ｖOUT はフィードバック信号ＳＧｆとして制御回路３
１に入力される。
【００２７】次に、スイッチ素子２４のスイッチング周
期を設定するための周期パルスについて説明する。従来
の多出力電源装置においては、図５に示すようにリンギ
ングの立下り部の下側ピーク近傍において次の駆動をか
け、トランス２５の２次側巻線間の線間容量への充電量
を少なくし、線間容量による偏差を小さくするようにし
ている。
期を設定するための周期パルスについて説明する。従来
の多出力電源装置においては、図５に示すようにリンギ
ングの立下り部の下側ピーク近傍において次の駆動をか
け、トランス２５の２次側巻線間の線間容量への充電量
を少なくし、線間容量による偏差を小さくするようにし
ている。
【００２８】ところが、共振波形の立下り部の下側ピー
ク近傍において次の駆動をかけるためには位相検出回路
２２（図３参照）が必要であり、高圧電源回路１１が複
雑になってしまう。そこで、本実施例においては、トラ
ンス２５の内部インダクタンス、キャパシタンス等のパ
ラメータによる影響を受けることがないように、図８で
示すように、スイッチング電圧ｖA の振動を抑えてから
スイッチングを行うようにしている。そのために、前記
発振回路３３において発生させられたタイミング信号Ｓ
Ｇ３５の周期パルスは、スイッチング電圧ｖA の振動が
十分に減衰した後にスイッチングが行われるように設定
される。本実施例においては、トランス２５の２次巻線
によって決定される共振周波数に対して十分に小さな周
波数（例えば、１／２の周波数）になるように設定され
る。
ク近傍において次の駆動をかけるためには位相検出回路
２２（図３参照）が必要であり、高圧電源回路１１が複
雑になってしまう。そこで、本実施例においては、トラ
ンス２５の内部インダクタンス、キャパシタンス等のパ
ラメータによる影響を受けることがないように、図８で
示すように、スイッチング電圧ｖA の振動を抑えてから
スイッチングを行うようにしている。そのために、前記
発振回路３３において発生させられたタイミング信号Ｓ
Ｇ３５の周期パルスは、スイッチング電圧ｖA の振動が
十分に減衰した後にスイッチングが行われるように設定
される。本実施例においては、トランス２５の２次巻線
によって決定される共振周波数に対して十分に小さな周
波数（例えば、１／２の周波数）になるように設定され
る。
【００２９】この場合、シリアルインタフェース回路３
８及び制御回路３１を１個のＩＣによって構成すること
ができるので、装置が簡素化するだけでなく、小型化し
コストを低くすることができる。また、スイッチ素子２
４のスイッチング周期及びスイッチ開始のタイミングを
設定するために、各トランス２５の内部のインダクタン
ス特性及びキャパシタンス特性を利用する必要がないの
で、共振回路２８、位相検出回路２２、エラーアンプ１
９等の回路が不要になるとともに、コストを低くするこ
とができる。
８及び制御回路３１を１個のＩＣによって構成すること
ができるので、装置が簡素化するだけでなく、小型化し
コストを低くすることができる。また、スイッチ素子２
４のスイッチング周期及びスイッチ開始のタイミングを
設定するために、各トランス２５の内部のインダクタン
ス特性及びキャパシタンス特性を利用する必要がないの
で、共振回路２８、位相検出回路２２、エラーアンプ１
９等の回路が不要になるとともに、コストを低くするこ
とができる。
【００３０】次に、前記演算部３４の動作について説明
する。前記フィードバック信号ＳＧｆはＡ／Ｄコンバー
タ３２によってディジタル値に変換され、減算器４２の
一方の入力端子に入力される。また、減算器４２の他方
の入力端子には、希望する出力電圧に対応させてあらか
じめディジタル値によって設定された基準電圧源４１の
基準電圧ｖREF が入力される。
する。前記フィードバック信号ＳＧｆはＡ／Ｄコンバー
タ３２によってディジタル値に変換され、減算器４２の
一方の入力端子に入力される。また、減算器４２の他方
の入力端子には、希望する出力電圧に対応させてあらか
じめディジタル値によって設定された基準電圧源４１の
基準電圧ｖREF が入力される。
【００３１】そして、図９に示すように、前記減算器４
２においてフィードバック信号ＳＧｆから基準電圧ｖ
REF が減算され、減算結果が誤差信号ＳＧ３３としてラ
ッチ回路４３にラッチされる。次に、ラッチされた誤差
信号ＳＧ３３は、発振回路３３によって出力されるタイ
ミング信号ＳＧ３５の次のタイミングでラッチ出力ＳＧ
３４として乗算器４４に入力される。そして、該ラッチ
出力ＳＧ３４は、スイッチ素子２４の必要な駆動時間に
合わせるための乗算が施された後、カウンタ４５に入力
され、カウントが開始される。
２においてフィードバック信号ＳＧｆから基準電圧ｖ
REF が減算され、減算結果が誤差信号ＳＧ３３としてラ
ッチ回路４３にラッチされる。次に、ラッチされた誤差
信号ＳＧ３３は、発振回路３３によって出力されるタイ
ミング信号ＳＧ３５の次のタイミングでラッチ出力ＳＧ
３４として乗算器４４に入力される。そして、該ラッチ
出力ＳＧ３４は、スイッチ素子２４の必要な駆動時間に
合わせるための乗算が施された後、カウンタ４５に入力
され、カウントが開始される。
【００３２】一方、フリップフロップ回路Ｆ１はスイッ
チ素子２４を駆動するために駆動信号ＳＧ２２を出力す
る。そのために、高圧出力のオン・オフを制御する制御
信号ＳＧ２１、及び発振回路３３からのタイミング信号
ＳＧ３５が前記アンドゲートＧ１に入力され、その結
果、前記アンドゲートＧ１の出力がハイレベルになり、
前記フリップフロップ回路Ｆ１から出力される駆動信号
ＳＧ２２もハイレベルになる。
チ素子２４を駆動するために駆動信号ＳＧ２２を出力す
る。そのために、高圧出力のオン・オフを制御する制御
信号ＳＧ２１、及び発振回路３３からのタイミング信号
ＳＧ３５が前記アンドゲートＧ１に入力され、その結
果、前記アンドゲートＧ１の出力がハイレベルになり、
前記フリップフロップ回路Ｆ１から出力される駆動信号
ＳＧ２２もハイレベルになる。
【００３３】そして、前記カウンタ４５のカウントが終
了すると、前記アンドゲートＧ２の出力がハイレベルに
なり、前記フリップフロップ回路Ｆ１がリセットされ、
駆動信号ＳＧ２２がローレベルになる。以上の動作を繰
り返すことによって出力電圧ｖOUT が目標出力電圧にな
るように制御される。
了すると、前記アンドゲートＧ２の出力がハイレベルに
なり、前記フリップフロップ回路Ｆ１がリセットされ、
駆動信号ＳＧ２２がローレベルになる。以上の動作を繰
り返すことによって出力電圧ｖOUT が目標出力電圧にな
るように制御される。
【００３４】次に、制御信号ＳＧ２１について説明す
る。多出力電源装置の各出力電圧ｖOUT のオン・オフ
は、制御回路３１に入力される制御信号ＳＧ２１によっ
て制御される。そして、各セレクタ３９にシリアル制御
／パラレル制御切替信号ＳＧ３１を入力することによっ
て、パラレル制御信号ＳＧ３０を制御信号ＳＧ２１とす
るか、シリアルインタフェース制御信号ＳＧ２９を制御
信号ＳＧ２１とするかを選択することができる。
る。多出力電源装置の各出力電圧ｖOUT のオン・オフ
は、制御回路３１に入力される制御信号ＳＧ２１によっ
て制御される。そして、各セレクタ３９にシリアル制御
／パラレル制御切替信号ＳＧ３１を入力することによっ
て、パラレル制御信号ＳＧ３０を制御信号ＳＧ２１とす
るか、シリアルインタフェース制御信号ＳＧ２９を制御
信号ＳＧ２１とするかを選択することができる。
【００３５】次に、シリアルインタフェース回路３８の
動作について説明する。シリアルインタフェース回路３
８は、制御部３７から出力されるシーケンスクリアＳＧ
２４、シリアルクロックＳＧ２５及びコマンドデータＳ
Ｇ２６によって制御され、シリアルインタフェース回路
３８から制御部３７に回路内の情報がレスポンスデータ
ＳＧ２７として返送される。したがって、制御部３７と
シリアルインタフェース回路３８との間の制御信号ＳＧ
２１の数を少なくすることができ、それに伴って接続部
分の数を減少させることができるので、多出力電源装置
のコストを低くすることができる。
動作について説明する。シリアルインタフェース回路３
８は、制御部３７から出力されるシーケンスクリアＳＧ
２４、シリアルクロックＳＧ２５及びコマンドデータＳ
Ｇ２６によって制御され、シリアルインタフェース回路
３８から制御部３７に回路内の情報がレスポンスデータ
ＳＧ２７として返送される。したがって、制御部３７と
シリアルインタフェース回路３８との間の制御信号ＳＧ
２１の数を少なくすることができ、それに伴って接続部
分の数を減少させることができるので、多出力電源装置
のコストを低くすることができる。
【００３６】そして、シリアルインタフェース制御信号
ＳＧ２９は図１０に示すように制御される。すなわち、
前記制御部３７から出力されたシーケンスクリアＳＧ２
４によってシリアルインタフェース回路３８が初期化さ
れ、シリアルインタフェース制御信号ＳＧ２９は、シリ
アルクロックＳＧ２５に同期させたコマンドデータＳＧ
２６によって制御される。該コマンドデータＳＧ２６
は、シリアルクロックＳＧ２５に基づいてラッチクロッ
ク発生回路５４（図７）から発生させられるラッチクロ
ックＳＧ３５によってデータラッチ回路５１にラッチさ
れ、シリアルデータからパラレルデータに変換される。
ＳＧ２９は図１０に示すように制御される。すなわち、
前記制御部３７から出力されたシーケンスクリアＳＧ２
４によってシリアルインタフェース回路３８が初期化さ
れ、シリアルインタフェース制御信号ＳＧ２９は、シリ
アルクロックＳＧ２５に同期させたコマンドデータＳＧ
２６によって制御される。該コマンドデータＳＧ２６
は、シリアルクロックＳＧ２５に基づいてラッチクロッ
ク発生回路５４（図７）から発生させられるラッチクロ
ックＳＧ３５によってデータラッチ回路５１にラッチさ
れ、シリアルデータからパラレルデータに変換される。
【００３７】パラレルデータに変換されたコマンドデー
タＳＧ２６はコマンドデコーダ５２に送られる。該コマ
ンドデコーダ５２においては、前記コマンドデータＳＧ
２６がどの高圧出力を出力するように指示しているかが
解読され、解読結果が出力指示信号ＳＧ３６として高圧
制御信号発生回路５３に対して出力される。該高圧制御
信号発生回路５３はコマンドデータＳＧ２６の通信にエ
ラーがない場合、パリティチェック回路５５から出力さ
れる受信正常信号ＳＧ３８を確認して制御信号ＳＧ２９
を出力する。
タＳＧ２６はコマンドデコーダ５２に送られる。該コマ
ンドデコーダ５２においては、前記コマンドデータＳＧ
２６がどの高圧出力を出力するように指示しているかが
解読され、解読結果が出力指示信号ＳＧ３６として高圧
制御信号発生回路５３に対して出力される。該高圧制御
信号発生回路５３はコマンドデータＳＧ２６の通信にエ
ラーがない場合、パリティチェック回路５５から出力さ
れる受信正常信号ＳＧ３８を確認して制御信号ＳＧ２９
を出力する。
【００３８】前記パリティチェック回路５５において
は、前記ラッチクロック発生回路５４から出力されるラ
ッチクロックに従って、コマンドデータＳＧ２６の各ビ
ットデータｂ０〜ｂ５及びパリティビットｂ６の論理値
“１”の数をカウントすることによってパリティチェッ
クが行われ、コマンドデータＳＧ２６における通信エラ
ーの有無が調べられる。そして、通信エラーがない場
合、パリティチェック回路５５は受信正常信号ＳＧ３８
を出力する。
は、前記ラッチクロック発生回路５４から出力されるラ
ッチクロックに従って、コマンドデータＳＧ２６の各ビ
ットデータｂ０〜ｂ５及びパリティビットｂ６の論理値
“１”の数をカウントすることによってパリティチェッ
クが行われ、コマンドデータＳＧ２６における通信エラ
ーの有無が調べられる。そして、通信エラーがない場
合、パリティチェック回路５５は受信正常信号ＳＧ３８
を出力する。
【００３９】前記シリアルインタフェース回路３８は、
図１０のタイムチャートで示すようにコマンドデータＳ
Ｇ２６を受信すると同時に、レスポンスデータＳＧ２７
を送信する。該レスポンスデータＳＧ２７には、コマン
ドデータＳＧ２６における通信エラーの有無、及び制御
部３７側においてレスポンスデータＳＧ２７における通
信エラーの有無を確認するためのパリティがセットされ
る。そして、シリアルクロックＳＧ２５によって動作す
るカウンタ５８からの信号によってマルチプレクサ５７
が切り替えられ、レスポンスデータＳＧ２７のビットデ
ータｂ０〜ｂ５にコマンドデータＳＧ２６がセットさ
れ、ビットデータｂ６にパリティチェック回路５５によ
る受信時の通信エラーの有無が（例えば、“０”：通信
エラーなし、“１”：通信エラーあり）セットされる。
また、パリティ発生回路５６から出力されたクロックに
従って、レスポンスデータＳＧ２７のビットデータｂ０
〜ｂ６の論理値“１”の数がカウントされ、カウント値
に対応するパリティがビットデータｂ７にセットされ
る。
図１０のタイムチャートで示すようにコマンドデータＳ
Ｇ２６を受信すると同時に、レスポンスデータＳＧ２７
を送信する。該レスポンスデータＳＧ２７には、コマン
ドデータＳＧ２６における通信エラーの有無、及び制御
部３７側においてレスポンスデータＳＧ２７における通
信エラーの有無を確認するためのパリティがセットされ
る。そして、シリアルクロックＳＧ２５によって動作す
るカウンタ５８からの信号によってマルチプレクサ５７
が切り替えられ、レスポンスデータＳＧ２７のビットデ
ータｂ０〜ｂ５にコマンドデータＳＧ２６がセットさ
れ、ビットデータｂ６にパリティチェック回路５５によ
る受信時の通信エラーの有無が（例えば、“０”：通信
エラーなし、“１”：通信エラーあり）セットされる。
また、パリティ発生回路５６から出力されたクロックに
従って、レスポンスデータＳＧ２７のビットデータｂ０
〜ｂ６の論理値“１”の数がカウントされ、カウント値
に対応するパリティがビットデータｂ７にセットされ
る。
【００４０】次に、本発明の多出力電源装置の第２の実
施例について説明する。図１１は本発明の第２の実施例
を示す多出力電源装置のブロック図である。この場合、
制御回路にマイクプロセッサが使用され、トランスＴ１
〜Ｔ４の駆動時間はプログラムによって計算される。ま
た、一つの出力端子において正負逆極性の出力電圧を発
生させることもできる。
施例について説明する。図１１は本発明の第２の実施例
を示す多出力電源装置のブロック図である。この場合、
制御回路にマイクプロセッサが使用され、トランスＴ１
〜Ｔ４の駆動時間はプログラムによって計算される。ま
た、一つの出力端子において正負逆極性の出力電圧を発
生させることもできる。
【００４１】図において、Ｔｒ１〜Ｔｒ４はスイッチ素
子、Ｔ１〜Ｔ４はトランス、３２はＡ／Ｄコンバータ、
３８は前記シリアルデータに基づいて高圧出力の制御信
号ＳＧ２１を出力するシリアルインタフェース回路、３
９は複数のセレクタ（図においては１個だけ示した。）
である。また、ＳＧ２１は制御信号、ＳＧ２２は駆動信
号、ＳＧｆはフィードバック信号、ｖINは入力電圧、Ｓ
Ｇ２４はシーケンスクリア、ＳＧ２５はシリアルクロッ
ク、ＳＧ２６はコマンドデータ、ＳＧ２７はレスポンス
データ、ＳＧ２９はシリアルインタフェース回路３８か
ら各セレクタ３９に対して出力されるシリアルインタフ
ェース制御信号、ＳＧ３０はパラレル制御信号、ＳＧ３
１はシリアル制御／パラレル制御切替信号である。前記
セレクタ３９は前記シリアルインタフェース回路３８か
らのシリアルインタフェース制御信号ＳＧ２９とパラレ
ル制御信号ＳＧ３０とを選択する。
子、Ｔ１〜Ｔ４はトランス、３２はＡ／Ｄコンバータ、
３８は前記シリアルデータに基づいて高圧出力の制御信
号ＳＧ２１を出力するシリアルインタフェース回路、３
９は複数のセレクタ（図においては１個だけ示した。）
である。また、ＳＧ２１は制御信号、ＳＧ２２は駆動信
号、ＳＧｆはフィードバック信号、ｖINは入力電圧、Ｓ
Ｇ２４はシーケンスクリア、ＳＧ２５はシリアルクロッ
ク、ＳＧ２６はコマンドデータ、ＳＧ２７はレスポンス
データ、ＳＧ２９はシリアルインタフェース回路３８か
ら各セレクタ３９に対して出力されるシリアルインタフ
ェース制御信号、ＳＧ３０はパラレル制御信号、ＳＧ３
１はシリアル制御／パラレル制御切替信号である。前記
セレクタ３９は前記シリアルインタフェース回路３８か
らのシリアルインタフェース制御信号ＳＧ２９とパラレ
ル制御信号ＳＧ３０とを選択する。
【００４２】そして、６１はマイクロプロセッサ、６２
はウォッチドッグタイマ、６３は前記制御信号ＳＧ２１
及びフィードバック信号ＳＧｆを処理して出力信号ＳＧ
５１を発生させる演算部、６４はリセット回路、６５は
レジスタ、６６は出力信号ＳＧ５１を出力するための出
力ポート、６８はパルス幅制御出力信号ＳＧ５２を出力
するタイマ、Ｇ３〜Ｇ６はアンドゲート、７１，７２は
電源電圧装置、Ｄ１〜Ｄ４はダイオード、Ｃ１〜Ｃ４は
コンデンサ、Ｒ１〜Ｒ１０は抵抗、ｖOUT1、ｖ OUT2は出
力電圧、７４，７５は負荷である。
はウォッチドッグタイマ、６３は前記制御信号ＳＧ２１
及びフィードバック信号ＳＧｆを処理して出力信号ＳＧ
５１を発生させる演算部、６４はリセット回路、６５は
レジスタ、６６は出力信号ＳＧ５１を出力するための出
力ポート、６８はパルス幅制御出力信号ＳＧ５２を出力
するタイマ、Ｇ３〜Ｇ６はアンドゲート、７１，７２は
電源電圧装置、Ｄ１〜Ｄ４はダイオード、Ｃ１〜Ｃ４は
コンデンサ、Ｒ１〜Ｒ１０は抵抗、ｖOUT1、ｖ OUT2は出
力電圧、７４，７５は負荷である。
【００４３】前記構成の多出力電源装置において、マイ
クロプロセッサ６１のシリアルインタフェース回路３８
は、図示しない制御部から出力されるシーケンスクリア
ＳＧ２４、シリアルクロックＳＧ２５及びコマンドデー
タＳＧ２６によって制御され、シリアルインタフェース
回路３８は回路内の情報をレスポンスデータＳＧ２７と
して制御部に返送する。
クロプロセッサ６１のシリアルインタフェース回路３８
は、図示しない制御部から出力されるシーケンスクリア
ＳＧ２４、シリアルクロックＳＧ２５及びコマンドデー
タＳＧ２６によって制御され、シリアルインタフェース
回路３８は回路内の情報をレスポンスデータＳＧ２７と
して制御部に返送する。
【００４４】多出力電源装置の各出力電圧ｖOUT1、ｖ
OUT2のオン・オフは、レジスタ６５に入力される制御信
号ＳＧ２１によって制御される。そして、パラレル制御
信号ＳＧ３０を制御信号ＳＧ２１とするか、シリアルイ
ンタフェース制御信号ＳＧ２９を制御信号ＳＧ２１とす
るかを、各セレクタ３９にシリアル制御／パラレル制御
切替信号ＳＧ３１を入力することによって選択すること
ができる。出力電圧ｖOU T1、ｖOUT2はフィードバック信
号ＳＧｆとしてマイクロプロセッサ６１のＡ／Ｄコンバ
ータ３２に入力される。
OUT2のオン・オフは、レジスタ６５に入力される制御信
号ＳＧ２１によって制御される。そして、パラレル制御
信号ＳＧ３０を制御信号ＳＧ２１とするか、シリアルイ
ンタフェース制御信号ＳＧ２９を制御信号ＳＧ２１とす
るかを、各セレクタ３９にシリアル制御／パラレル制御
切替信号ＳＧ３１を入力することによって選択すること
ができる。出力電圧ｖOU T1、ｖOUT2はフィードバック信
号ＳＧｆとしてマイクロプロセッサ６１のＡ／Ｄコンバ
ータ３２に入力される。
【００４５】前記マイクロプロセッサ６１の出力ポート
６６からの出力信号ＳＧ５１及びタイマ６８からのパル
ス幅制御出力信号ＳＧ５２は、アンドゲートＧ３〜Ｇ６
を介してスイッチ素子Ｔｒ１〜Ｔｒ４を選択的にオン・
オフさせ、電源電圧装置７２からの入力電圧ｖINをトラ
ンスＴ１〜Ｔ４によって変換し、変換された電圧をダイ
オードＤ１〜Ｄ４、コンデンサＣ１〜Ｃ４及び抵抗Ｒ１
〜Ｒ１０から成る整流・平滑回路に伝える。
６６からの出力信号ＳＧ５１及びタイマ６８からのパル
ス幅制御出力信号ＳＧ５２は、アンドゲートＧ３〜Ｇ６
を介してスイッチ素子Ｔｒ１〜Ｔｒ４を選択的にオン・
オフさせ、電源電圧装置７２からの入力電圧ｖINをトラ
ンスＴ１〜Ｔ４によって変換し、変換された電圧をダイ
オードＤ１〜Ｄ４、コンデンサＣ１〜Ｃ４及び抵抗Ｒ１
〜Ｒ１０から成る整流・平滑回路に伝える。
【００４６】この場合、トランスＴ１、Ｔ２の組合せに
よって得られた出力電圧ｖOUT1が負荷７４に与えられ、
一方、トランスＴ３、Ｔ４の組合せによって得られた出
力電圧ｖOUT2が負荷７５に与えられる。次に、本発明の
第２の実施例の動作について説明する。前記Ａ／Ｄコン
バータ３２は、出力電圧ｖOUT1、ｖOUT2のフィードバッ
ク信号ＳＧｆを読み取り、ディジタル値に変換し、変換
値をレジスタ６５に書き込む。そして、演算部６３は、
設定された周期パルスのタイミング信号に同期させて、
レジスタ６５に書き込まれた変換値を読み出し、該変換
値からあらかじめ設定された基準電圧が減算され、誤差
電圧分が求められる。
よって得られた出力電圧ｖOUT1が負荷７４に与えられ、
一方、トランスＴ３、Ｔ４の組合せによって得られた出
力電圧ｖOUT2が負荷７５に与えられる。次に、本発明の
第２の実施例の動作について説明する。前記Ａ／Ｄコン
バータ３２は、出力電圧ｖOUT1、ｖOUT2のフィードバッ
ク信号ＳＧｆを読み取り、ディジタル値に変換し、変換
値をレジスタ６５に書き込む。そして、演算部６３は、
設定された周期パルスのタイミング信号に同期させて、
レジスタ６５に書き込まれた変換値を読み出し、該変換
値からあらかじめ設定された基準電圧が減算され、誤差
電圧分が求められる。
【００４７】前記演算部６３は、レジスタ６５に格納さ
れた基準電圧を前記変換値と共に該レジスタ６５から読
み出す。また、前記演算部６３において乗算が行われ、
前記誤差電圧分に対応するタイマ設定値が得られ、該設
定値はタイマ６８に設定され、該タイマ６８からパルス
幅制御出力信号ＳＧ５２として出力される。
れた基準電圧を前記変換値と共に該レジスタ６５から読
み出す。また、前記演算部６３において乗算が行われ、
前記誤差電圧分に対応するタイマ設定値が得られ、該設
定値はタイマ６８に設定され、該タイマ６８からパルス
幅制御出力信号ＳＧ５２として出力される。
【００４８】この場合、多出力電源装置は正負逆極性を
出力する２回路を構成するので、マイクロプロセッサ６
１によって前記出力ポート６６の対応するポートをハイ
レベルにし、アンドゲートＧ３〜Ｇ６を介して対応する
スイッチ素子Ｔｒ１〜Ｔｒ４に対してだけ駆動信号ＳＧ
２２を出力する。そして、トランスＴ１〜Ｔ４の２次側
出力はダイオードＤ１〜Ｄ４、コンデンサＣ１〜Ｃ４及
び抵抗Ｒ１〜Ｒ１０から成る整流・平滑回路によって整
流され、平滑化される。なお、本実施例においては、逓
倍電圧回路は図示されていないが、倍率が一倍の逓倍電
圧回路と等価である。
出力する２回路を構成するので、マイクロプロセッサ６
１によって前記出力ポート６６の対応するポートをハイ
レベルにし、アンドゲートＧ３〜Ｇ６を介して対応する
スイッチ素子Ｔｒ１〜Ｔｒ４に対してだけ駆動信号ＳＧ
２２を出力する。そして、トランスＴ１〜Ｔ４の２次側
出力はダイオードＤ１〜Ｄ４、コンデンサＣ１〜Ｃ４及
び抵抗Ｒ１〜Ｒ１０から成る整流・平滑回路によって整
流され、平滑化される。なお、本実施例においては、逓
倍電圧回路は図示されていないが、倍率が一倍の逓倍電
圧回路と等価である。
【００４９】また、トランスＴ１、Ｔ３は正極性の出力
用として、トランスＴ２、Ｔ４は負極性の出力用として
動作する。次に、正極性の出力及び負極性の出力につい
て説明する。例えば、出力電圧ｖOUT1が正極性である場
合、スイッチ素子Ｔｒ１を動作状態にし、スイッチ素子
Ｔｒ２を不動作状態にする。この場合、トランスＴ１の
２次側出力はダイオードＤ１のカソード側が正電位にな
るようにコンデンサＣ１に出力される。そして、出力電
流は出力端子から負荷７４に流れ、負荷７４から抵抗Ｒ
２を通ってコンデンサＣ１に戻る。
用として、トランスＴ２、Ｔ４は負極性の出力用として
動作する。次に、正極性の出力及び負極性の出力につい
て説明する。例えば、出力電圧ｖOUT1が正極性である場
合、スイッチ素子Ｔｒ１を動作状態にし、スイッチ素子
Ｔｒ２を不動作状態にする。この場合、トランスＴ１の
２次側出力はダイオードＤ１のカソード側が正電位にな
るようにコンデンサＣ１に出力される。そして、出力電
流は出力端子から負荷７４に流れ、負荷７４から抵抗Ｒ
２を通ってコンデンサＣ１に戻る。
【００５０】この時、抵抗Ｒ２は電源内部の負荷抵抗と
して作用する。また、出力電圧ｖOU T1は抵抗Ｒ３、Ｒ４
による分圧を測定することによって検出され、マイクロ
プロセッサ６１の検出端子にフィードバック信号ＳＧｆ
として取り込まれる。また、出力電圧ｖOUT1が負極性で
ある場合、スイッチ素子Ｔｒ２を動作状態にし、スイッ
チ素子Ｔｒ１を不動作状態にする。この場合、トランス
Ｔ２の２次側出力はダイオードＤ２のアノード側が負電
位になるようにコンデンサＣ２に出力される。そして、
出力電流はコンデンサＣ２のアース側から負荷７４に流
れ、負荷７４から抵抗Ｒ１を通ってコンデンサＣ２に戻
る。
して作用する。また、出力電圧ｖOU T1は抵抗Ｒ３、Ｒ４
による分圧を測定することによって検出され、マイクロ
プロセッサ６１の検出端子にフィードバック信号ＳＧｆ
として取り込まれる。また、出力電圧ｖOUT1が負極性で
ある場合、スイッチ素子Ｔｒ２を動作状態にし、スイッ
チ素子Ｔｒ１を不動作状態にする。この場合、トランス
Ｔ２の２次側出力はダイオードＤ２のアノード側が負電
位になるようにコンデンサＣ２に出力される。そして、
出力電流はコンデンサＣ２のアース側から負荷７４に流
れ、負荷７４から抵抗Ｒ１を通ってコンデンサＣ２に戻
る。
【００５１】この時、抵抗Ｒ１は電源内部の負荷抵抗と
して作用する。また、出力電圧ｖOU T1は抵抗Ｒ３、Ｒ４
による分圧を測定することによって検出され、マイクロ
プロセッサ６１の検出端子にフィードバック信号ＳＧｆ
として取り込まれる。本実施例においては、制御信号Ｓ
Ｇ２１を発生させる側の故障等によって正負両極性の制
御信号ＳＧ２１が入力した場合でも、あらかじめ設定さ
れた優先度に従って正極性側又は負極性側だけを駆動す
ることができる。
して作用する。また、出力電圧ｖOU T1は抵抗Ｒ３、Ｒ４
による分圧を測定することによって検出され、マイクロ
プロセッサ６１の検出端子にフィードバック信号ＳＧｆ
として取り込まれる。本実施例においては、制御信号Ｓ
Ｇ２１を発生させる側の故障等によって正負両極性の制
御信号ＳＧ２１が入力した場合でも、あらかじめ設定さ
れた優先度に従って正極性側又は負極性側だけを駆動す
ることができる。
【００５２】また、前記制御部が外乱等によって暴走し
た場合には、マイクロプロセッサ６１内のウォッチドッ
グタイマ６２によって全出力を一旦（いったん）停止さ
せ、再度出力するように制御する。なお、本発明は前記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々変形することが可能であり、これらを本発明の
範囲から排除するものではない。
た場合には、マイクロプロセッサ６１内のウォッチドッ
グタイマ６２によって全出力を一旦（いったん）停止さ
せ、再度出力するように制御する。なお、本発明は前記
実施例に限定されるものではなく、本発明の趣旨に基づ
いて種々変形することが可能であり、これらを本発明の
範囲から排除するものではない。
【００５３】
【発明の効果】以上詳細に説明したように、本発明によ
れば多出力電源装置においては、それぞれトランス及び
スイッチ素子を備え、互いに並列に接続されるととも
に、駆動信号を受けて出力電圧を発生させる電圧変換部
と、各電圧変換部の出力電圧がフィードバック信号とし
て入力されるＡ／Ｄコンバータと、設定された周期パル
スのタイミング信号を発生させる発振回路とを有する。
れば多出力電源装置においては、それぞれトランス及び
スイッチ素子を備え、互いに並列に接続されるととも
に、駆動信号を受けて出力電圧を発生させる電圧変換部
と、各電圧変換部の出力電圧がフィードバック信号とし
て入力されるＡ／Ｄコンバータと、設定された周期パル
スのタイミング信号を発生させる発振回路とを有する。
【００５４】また、前記タイミング信号に同期させて、
前記Ａ／Ｄコンバータの出力及び制御信号によって前記
駆動信号を発生させる演算手段を有する。この場合、複
数の高圧電源回路を制御部に接続する必要がないので、
多出力電源装置の構造を簡素化することができるだけで
なく、小型化することができ、コストを低くすることが
できる。
前記Ａ／Ｄコンバータの出力及び制御信号によって前記
駆動信号を発生させる演算手段を有する。この場合、複
数の高圧電源回路を制御部に接続する必要がないので、
多出力電源装置の構造を簡素化することができるだけで
なく、小型化することができ、コストを低くすることが
できる。
【００５５】また、前記発振回路において発生させられ
るタイミング信号の周期パルスを、スイッチング電圧の
振動が十分に減衰した後にスイッチングするように設定
すると、スイッチ素子のスイッチング周期及びスイッチ
開始のタイミングを設定するために、各トランスの内部
のインダクタンス特性及びキャパシタンス特性を利用す
る必要がなくなる。
るタイミング信号の周期パルスを、スイッチング電圧の
振動が十分に減衰した後にスイッチングするように設定
すると、スイッチ素子のスイッチング周期及びスイッチ
開始のタイミングを設定するために、各トランスの内部
のインダクタンス特性及びキャパシタンス特性を利用す
る必要がなくなる。
【００５６】したがって、共振回路、位相検出回路、エ
ラーアンプ等の回路が不要になるとともに、コストを低
くすることができる。
ラーアンプ等の回路が不要になるとともに、コストを低
くすることができる。
【図１】本発明の第１の実施例における多出力電源装置
のブロック図である。
のブロック図である。
【図２】従来の多出力電源装置のブロック図である。
【図３】従来の多出力電源装置における高圧電源回路の
制御回路のブロック図である。
制御回路のブロック図である。
【図４】従来の定電流定電圧電源装置における高圧電源
スイッチング回路を示す図である。
スイッチング回路を示す図である。
【図５】従来の定電流定電圧電源装置におけるスイッチ
ング波形図である。
ング波形図である。
【図６】本発明の第１の実施例における制御回路のブロ
ック図である。
ック図である。
【図７】本発明の第１の実施例におけるシリアルインタ
フェースのブロック図である。
フェースのブロック図である。
【図８】本発明の第１の実施例におけるスイッチング波
形図である。
形図である。
【図９】本発明の第１の実施例における多出力電源装置
のタイムチャートである。
のタイムチャートである。
【図１０】本発明の第１の実施例におけるシリアルイン
タフェースのタイムチャートである。
タフェースのタイムチャートである。
【図１１】本発明の第２の実施例を示す多出力電源装置
のブロック図である。
のブロック図である。
２４ スイッチ素子 ２５ トランス ２６ 逓倍電圧回路 ３１ 制御回路 ３２ Ａ／Ｄコンバータ ３３ 発振回路 ３４ 演算部 ３５ 電圧変換部 ３７ 制御部 ３８ シリアルインタフェース回路 ３９ セレクタ ＳＧ２１ 制御信号 ＳＧ２２ 駆動信号 ＳＧｆ フィードバック信号 ＳＧ２４ シーケンスクリア ＳＧ２５ シリアルクロック ＳＧ２６ コマンドデータ ＳＧ２７ レスポンスデータ ＳＧ２９ シリアルインタフェース制御信号 ＳＧ３０ パラレル制御信号 ＳＧ３１ シリアル制御／パラレル制御切替信号 ｖOUT 出力電圧 ｖIN 入力電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井田 幸司 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (3)
- 【請求項１】 （ａ）それぞれトランス及びスイッチ素
子を備え、互いに並列に接続されるとともに、駆動信号
を受けて出力電圧を発生させる電圧変換部と、（ｂ）各
電圧変換部の出力電圧がフィードバック信号として入力
されるＡ／Ｄコンバータと、（ｃ）設定された周期パル
スのタイミング信号を発生させる発振回路と、（ｄ）前
記タイミング信号に同期させて、前記Ａ／Ｄコンバータ
の出力及び制御信号によって前記駆動信号を発生させる
演算手段とを有することを特徴とする多出力電源装置。 - 【請求項２】 （ａ）制御部からのインタフェース制御
信号を受けるシリアルインタフェース回路と、（ｂ）パ
ラレル制御信号と前記シリアルインタフェース回路から
のシリアルインタフェース制御信号とを選択して前記制
御信号として出力するセレクタとを有する請求項１に記
載の多出力電源装置。 - 【請求項３】 前記Ａ／Ｄコンバータ、発振回路、演算
手段、シリアルインタフェース回路及びセレクタはマイ
クロプロセッサによって構成された請求項１に記載の多
出力電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10416994A JP3169764B2 (ja) | 1994-05-18 | 1994-05-18 | 多出力電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10416994A JP3169764B2 (ja) | 1994-05-18 | 1994-05-18 | 多出力電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07322615A true JPH07322615A (ja) | 1995-12-08 |
| JP3169764B2 JP3169764B2 (ja) | 2001-05-28 |
Family
ID=14373545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10416994A Expired - Fee Related JP3169764B2 (ja) | 1994-05-18 | 1994-05-18 | 多出力電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169764B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006271195A (ja) * | 2005-03-23 | 2006-10-05 | Samsung Electronics Co Ltd | 高電圧発生装置，高電圧発生方法，ａｓｉｃチップおよび画像形成装置 |
| CN100438258C (zh) * | 2006-12-08 | 2008-11-26 | 杭州华三通信技术有限公司 | 控制多模块电源同步的电路及方法 |
| JP2012175789A (ja) * | 2011-02-21 | 2012-09-10 | Fuji Electric Co Ltd | スイッチング電源の制御用半導体装置 |
-
1994
- 1994-05-18 JP JP10416994A patent/JP3169764B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006271195A (ja) * | 2005-03-23 | 2006-10-05 | Samsung Electronics Co Ltd | 高電圧発生装置，高電圧発生方法，ａｓｉｃチップおよび画像形成装置 |
| US7508095B2 (en) | 2005-03-23 | 2009-03-24 | Samsung Electronics Co., Ltd | Apparatus to generate high voltage by digital control and method thereof |
| JP4516540B2 (ja) * | 2005-03-23 | 2010-08-04 | 三星電子株式会社 | 高電圧発生装置，高電圧発生方法，ａｓｉｃチップおよび画像形成装置 |
| US7986534B2 (en) | 2005-03-23 | 2011-07-26 | Samsung Electronics Co., Ltd. | Apparatus to generate high voltage by digital control and method thereof |
| CN100438258C (zh) * | 2006-12-08 | 2008-11-26 | 杭州华三通信技术有限公司 | 控制多模块电源同步的电路及方法 |
| JP2012175789A (ja) * | 2011-02-21 | 2012-09-10 | Fuji Electric Co Ltd | スイッチング電源の制御用半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP3169764B2 (ja) | 2001-05-28 |
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