JP2006204096A - インバータ制御装置 - Google Patents

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Abstract

【課題】インバータ回路を駆動するための複数の信号を生成するように適合されたインバータ制御装置を提供する。
【解決手段】本発明は、２つ以上の入力信号を受けるように構成設定される少なくとも１つの入力ピンを含む集積回路制御装置に関する。前記入力ピンについては、制御装置の２つ以上の機能をサポートするために、適切な入力信号が制御装置内の適切な回路へ向けられるように多重化することができる。あるいは、入力信号については、１つのピンが２つ以上の機能をサポートできるように、異なる期間に存在することができる。多機能またはマルチタスクのピンは、インバータ制御装置の全体的なピン総数を低減する。
【選択図】図１

Description

本発明は、インバータ制御装置に関し、より詳細には、制御装置の機能性および／または性能を低減せずに全体的なピン総数を低減しかつ構成部品数を低減するために、ピン多重化（pin multiplexing）および／またはピンマルチタスキング（pin multitasking）技術を利用するインバータ制御装置に関する。
本発明についての特定の有用性は、ＣＣＦＬを駆動するための２スイッチ型ＤＣ／ＡＣインバータトポロジーのためのものであるが、本明細書では、他のインバータトポロジーおよび／またはＤＣ／ＡＣ変換器トポロジーおよび／または他の負荷についても等しく考慮する。
本発明は、インバータ回路を駆動するための複数の信号を生成するように適合されたインバータ制御装置を含む集積回路を提供する。前記制御装置は、２つ以上の入力信号を受けるように構成設定された１つ以上の入力ピンをさらに含む。各信号は、関連機能（associated function）をサポートする。
例示的実施形態において、前記入力ピンは、ディム電圧（dim voltage）を表す第１信号を受けるように構成設定され、前記第１信号は第１電圧範囲を有する。さらに、前記入力ピンは、電圧フィードバック信号を表す第２信号を受けるように構成設定され、前記第２信号は第２電圧範囲を有する。
他の例示的実施形態において、前記入力ピンは、電流フィードバック信号を表す第１信号を受けるように構成設定され、前記第１信号は第１期間内に存在する。さらに、前記入力ピンは、ソフトスタート（soft start）信号を表す第２信号を受けるように構成設定され、前記第２信号は第２期間内に存在する。
本発明は、多重化回路を含むインバータ制御装置ＩＣをさらに提供し、該多重化回路は、前記制御装置の第１機能をサポートするための第１回路へ１つの入力信号を向けるためのものであり、かつ、前記制御装置の第２機能をサポートするための第２回路へ入力信号の他の１つを向けるためのものである。
本発明は、２つ以上の入力信号を受けるように構成設定された入力ピンを含むインバータ制御装置ＩＣをさらに提供し、各信号は、前記制御装置の関連機能をサポートする。前記入力信号の１つは第１期間内に存在し、かつ、前記入力信号の他の１つは第２期間内に存在する。
したがって、本発明によれば、ピン総数を著しく低減することができる。さらに、どのピンが多機能であり得るのか、および／または、多重化され得るのかを選択することにより、本発明は、工作機械器具設備（tooling）およびＰＣＢレイアウトの必要性を減少させる。
本発明によるさらなる利益および利点については、添付図面と関連して取り上げられる後続の好ましい実施形態についての説明および添付請求項から、本発明に関わる当業者にとって明白なものとなるだろう。
図１は、本発明による例示的なインバータ制御装置集積回路１０のブロック図を示す。この例示的な実施形態において、制御装置１０は、（１〜８のラベルを付けられた）８ピン型のデザインであり、この場合に、ピン２は、２つの信号を受けるように適合され、２つの機能をサポートするように多重化され、かつ、ピン４は、制御装置のある構成要素の状態に応じて、２つの機能をサポートするための２つの信号を受けるように適合される。この例において、ピン２は、負荷電圧の感知およびディム信号の感知の両方をサポートする。ピン４は、正常な動作条件中における電流比較、および、初期ターンオン条件および／またはランプアウト（lamp out）条件中におけるソフトスタート（ＳＳＴ）動作の両方をサポートする。
前記制御装置１０は、過電圧保護回路１００と、ディミング（dimming）回路２００と、電流フィードバック制御回路３００と、出力回路４００とを含む。制御装置１０は、負荷の状態に基づいて、負荷電圧の感知とディミング信号の入力制御との間におけるピン２の機能のスイッチングを制御するためのＭＵＸ１８をさらに含む。制御装置は、固定キャパシタＣＴ１６を充電／放電することによりノコギリ波信号１４を生成する発振回路１２と、制御装置１０により利用される基準信号および／またはバイアス信号のうち１つ以上を生成する基準信号／バイアス信号生成器２０とをさらに含む。制御装置は、２つのスイッチ駆動信号ＮＤＲ１，ＮＤＲ２を生成するように動作する。駆動制御信号については、派生したロイヤー回路（derived Royer circuit）、プッシュプル回路、ハーフブリッジ回路、または、他の従来技術において公知の２スイッチ型インバータ回路の２つのスイッチを駆動するために用いることができる。
別の言い方をすると、本発明は、１つ以上の多重化および／または多機能ピン（multiplexed and/or multifunctional pins）を含むインバータ制御装置を提供し、前記制御装置は、多重化および／または多機能ピンの信号状態に基づいて１つ以上の制御信号を生成するように適合される。過電圧保護回路１００と、ディミング回路２００と、電流制御回路３００と、出力回路４００とについての以下の説明は、インバータ技術における当業者により容易に理解されるだろう。制御装置１０の構成要素の各々については、より詳細に後述する。
出力回路４００は、エラー増幅器３０の出力からの信号５２を、発振回路１２により生成されたノコギリ波信号と比較する比較器４２を含む。エラー信号５２は、電流制御回路３００により生成され、および／または、ディミング回路２００によっても修正され得るような（ピン４における）キャパシタ４０により生成される。エラー信号は、正常な動作についてのノコギリ波信号１４の最小値から最大値までの範囲内の値を有する。例えば、ＣＣＦＬ負荷について、ノコギリ波信号は、０Ｖ〜３Ｖの範囲を有し得る。従来技術において理解されているように、ノコギリ波信号１４とエラー信号５２との間の交点（intersection）は、スイッチ駆動信号ＮＤＲ１，ＮＤＲ２の各々のパルス幅を設定するためのスイッチ駆動論理回路４４により用いられる。（逆が真である場合には回路を修正することができるが）、一般的には、エラー信号値が高いほど、パルス幅も広くなり、したがって、より大きな電力が負荷に供給される。
前述したように、エラー信号５２の値は、電流制御回路３００により生成される電流フィードバック情報により決定され、かつ、ディミング回路２００により修正される。一般的に、ＣＭＰキャパシタ４０は、制御装置１０の最初のパワーオン状態の間に充電される。エラー増幅器３０は、ＣＭＰキャパシタ４０上の電荷を調節するための電流ソース（例えば、相互コンダクタンス増幅器）として動作する。増幅器３０は、負荷電流Ｉsensを、最大電力または最大輝度（maximum brightness）における最大負荷電流３２を示すユーザー定義可能な基準信号３２に対して比較する。負荷電流の値が信号３２よりも小さければ、増幅器３０は、エラー信号５２のＤＣ値を増加させようとしてキャパシタ４０を充電するように電流をソース（source）し、これにより、出力駆動信号ＮＤＲ１，ＮＤＲ２のパルス幅を増加させる。負荷電流の値が基準信号３２よりも大きければ、増幅器３０は、エラー信号５２のＤＣ値を減少させるようにＣＭＰキャパシタ４０から電荷を減らし（sink）、これにより、出力駆動信号ＮＤＲ１，ＮＤＲ２のパルス幅を減少させる。すなわち、増幅器３０は、負荷電流Ｉsensを基準信号３２にほぼ等しくなるように維持しようとするために電流をソースするかまたは減らす閉ループフィードバック電流制御を表す。
ディミング回路２００はＭＵＸ回路１８によりイネーブル状態（enable）にされ（このプロセスについては、より詳細に後述する）、相対的なディム値はＶＤＩＭ（ピン２）により設定される。例示的な実施形態において、ＶＤＩＭは、Ｖ１〜Ｖ２の値を有するＤＣ信号である。ＶＤＩＭについては、ソフトウェア・プログラマブル・ディミング値により、または、ユーザーにより操作可能なスイッチ（例えば、ロータリースイッチ）により生成することができる。この例において、逆が真である場合には回路を修正することができるが、Ｖdimの値が大きいほど、より大きな電力が負荷に供給される。ディミング回路２００は、Ｖdimに比例するデューティサイクルを有するバーストモード信号（低周波ＰＷＭ信号５０）を生成するバーストモード・ディミング回路である。バーストモード信号５０の周波数は、駆動信号ＮＤＲ１，ＮＤＲ２の周波数よりも遙かに小さくなるように選択される。例えば、ＣＣＦＬの用途について、駆動信号の通常の動作範囲は３５〜８０ｋＨｚであり、かつ、バーストモード信号は約２００Ｈｚの周波数を有し得る。
例示的な実施形態において、ディミング回路２００は、Ｖdimを受けかつＶdimをディジタル信号に変換するディジタル・ディミング回路を具備する。ディジタル信号は、所定数のディミング値（例えば、２５６ディムレベル）を表現するために、所定のビット深度（bit depth）（例えば、８ビット）に重み付けされる。ディジタル・ディミング回路３６は、Ｖdimの値に比例するデューティサイクルを有するバーストモード信号５０を生成する。この例において、バーストモード信号５０のデューティサイクルは、０％（Ｖdim＝Ｖ１）〜１００％（Ｖdim＝Ｖ２）の範囲に及ぶ。
ディミング回路２００がＭＵＸ１８によりイネーブル状態にされれば、ＰＷＭイネーブルブロック３８は、ＣＭＰキャパシタ４０から電荷を減らすように動作する。イネーブルブロック３８は、バーストモード信号５０により制御される伝導状態を有するグラウンドに結合された簡単なスイッチを具備し得る。前述したように、エラー増幅器３０は、信号３２により表される最大値を有するＤＣ信号５２を維持するために出力を生成する。バーストモード信号５０は、以下の通りに動作する。バーストモード信号が（ハイまたはローに）アサート（assert）されると、イネーブル回路３８は、キャパシタ４０からの電荷を減らす。結果として生じるＤＣ信号５２は、最小値（例えば、０ボルト）である。結果として、比較器４２により生成された信号は、ＣＴ信号１４の最も低い値とＤＣ信号５２との交点を表し、これにより、スイッチ駆動論理回路４４は、バーストモード信号がアサートされている間に、駆動信号ＮＤＲ１，ＮＤＲ２をオフ状態にする。バーストモード信号がデアサート（deassert）されると、イネーブルブロック３８は本質的に開回路となり、かつ、エラー増幅器３０はキャパシタ４０を元の値まで再充電する。結果として生じるエラー信号は、前述したような最大輝度出力に対応する値を取り戻し、これにより、スイッチ論理回路ドライバーは、最大輝度出力に対応するデューティサイクルを有する駆動信号ＮＤＲ１，ＮＤＲ２を生成する。したがって、この例示的な実施形態において、バーストモード工程は、バーストモード信号５０により決定された周波数において、出力を完全なオン状態から完全なオフ状態まで揺り動かす。
ピン２は、負荷電圧の感知（Ｖsens）およびＤＩＭ信号の入力の両方を表す２つの信号を受けるように適合される。ＤＩＭ信号（Ｖdim）は、負荷の電力制御をサポートするために用いられる。負荷電圧制御は、例えば、負荷における過電圧条件を検出するために用いられる。この例において、多重化器ＭＵＸ１８は、ピン２上の入力（ＶsensまたはＶdimのいずれか）を、所定の条件に基づいて過電圧保護回路１００またはディミング回路２００へ向けるために利用される。この例において、所定の条件は、ランプ負荷が存在しかつ適切に作動していることを表すランプオン（lamp on）信号３４であり、この場合に、前記信号３４は、ＭＵＸ１８への入力である。この例示的な実施形態において、ＤＩＭ信号は、所定の範囲（すなわち、Ｖ１＜Ｖdim＜Ｖ２）に固定される。Ｖsensは、この範囲外（すなわち、Ｖsens＞Ｖ２、または、Ｖsens＜Ｖ１）となるように構成設定される。
前記制御装置が、負荷を駆動するために最初にパワーオンされると、該制御装置は、該負荷が適切に作動しているか否かを判断するために、負荷電圧および負荷電流フィードバックの両方を受ける。電流フィードバックはピン３におけるＩsensにより表され、かつ、電圧フィードバックはピン２におけるＶsensにより表される。ランプ負荷（例えば、ＣＣＦＬ）を仮定すると、当業者であれば、破損または紛失したランプが変圧器（図１には図示せず）の２次側において危険な高電圧の状況を生じさせ得ることを認識するだろう。したがって、本発明は、最小限の電流が負荷に供給されているか否かをチェックすることにより、最初にランプ負荷の状態を判断する。
比較器２８は、負荷電流Ｉsensを、ランプ閾値信号４６と比較する。ランプ閾値信号４６は、負荷が適切に作動している場合に該負荷において存在すべき最小電流を示す信号である。Ｉsensが信号４６以上であれば、比較器２８は、ランプ負荷が適切に作動していることを表すランプオン信号３４を生成する。ランプオン信号３４は、ＭＵＸ１８の状態を制御する比較器２８により生成される制御信号である。この場合に、ランプオン信号は、ディミング回路２００をピン２に連結するために、ＭＵＸの出力状態を設定する。ラッチ回路７４は、いったんＩsensが閾値信号４６を超過するとランプオン信号の出力をラッチするために設けられる。ランプオン信号は、正常な動作中にはこの状態のままであり、この結果、バーストモード・ディミング（後述する）は、ランプオン信号の状態を変更しない。次に、ピン２上に入力されるＶdimは、（後述するような）望ましいディム輝度値を設定するために用いられる。
しかしながら、負荷を駆動するために制御装置が最初に電力を供給される時間中（かつ、ラッチ回路７４が設定される前）に、電流感知値Ｉsensがランプ閾値信号４６の下方にあれば、増幅器２８の出力は、ランプオン信号３４の状態を変更する。今度は、このことが、ＭＵＸの状態を変更して、過電圧保護回路１００をピン２に連結する。ＣＣＦＬ技術において理解されているように、Ｖsensは、ランプ負荷を駆動するために用いられる変圧器の２次側から得られる。正常な動作条件の下で、Ｖsensは、Ｖdimの範囲（すなわち、Ｖ１＜Ｖdim＜Ｖ２）に影響を及ぼさない。しかしながら、開放または破損されたランプ条件が存在すれば、Ｖsensは、Ｖ２よりも大きな値へ上昇する。ピン２が過電圧保護回路１００に連結されると、Ｖsensは、比較器２２において、所定の過電圧閾値信号Ｖovp（この場合に、Ｖovp＞Ｖ２）と比較される。ＶsensがＶovp４８を超過すると、比較器の出力は、タイミング回路２４に、所定のタイムアウト期間を開始させる。
このことは破損または紛失したランプの条件であるので、Ｉsensは、ランプ閾値信号４６よりも小さな値を有する。さらに、エラー増幅器３０は、負荷に供給される電力を増加させるべくＣＭＰキャパシタをソースしようとして、出力信号を生成する。これにより、タイムアウト期間中に、保護回路は、ＰＷＭイネーブル回路３８と同様の方法で動作する。この期間中に、スイッチをより高い電力にて駆動させるためのエラー信号をエラー増幅器が生成するのを防ぐために、ＯＶＰ信号６０は、ＣＭＰキャパシタ４０を充電／放電するために、エラー増幅器３０を停止させる。タイムアウトの終わりに、保護回路２６はスイッチ駆動論理回路４４をディスエーブル状態（disable）にし、これにより、過電圧の出力が制御される。
したがって、要約すると、本発明は、１）負荷から電圧フィードバック信号を受けるように構成設定され、かつ、負荷への電力を中断するための保護信号を生成するように構成設定された過電圧保護回路１００と、２）負荷へ供給される電力を制御するために、ディミング信号を受けるように構成設定され、かつ、ディミング信号を生成するように構成設定されたディミング回路２００と、３）負荷から電流フィードバック信号を受けるように構成設定され、かつ、エラー信号を生成するように構成設定された電流制御回路３００と、４）前記エラー信号と前記ディミング信号とを受けるように構成設定され、かつ、前記負荷を駆動するための駆動信号を生成するように構成設定された出力回路４００とを含む、負荷への電力を生成するためのインバータ制御装置ＩＣを提供する。ＩＣピンの１つ（例えば、ピン２）は、電圧フィードバック信号とディミング信号とを受けるように構成設定される。多重化器１８は、ピンに連結され、かつ、電流フィードバック信号の値に基づいて、電圧フィードバック信号を過電圧保護回路へ、または、ディミング信号をディミング回路へ向けるように構成設定される。
ピン４およびＣＭＰキャパシタは、ソフトスタート（ＳＳＴ）の機能性を制御するようにさらに動作する。ソフトスタートは、従来技術において公知であるように、出力回路に最小パルス幅を生成させかつ該パルス幅を徐々に増加させるために、本質的にはパワーオンの始めに動作する。最初のパワーオンにおいて、ＣＭＰキャパシタ上の電圧はゼロである。Ｉsensもまたゼロであるので、エラー増幅器は、信号３２を満たす電荷までＣＭＰキャパシタをソースしようとする。このプロセスに要する時間は、ＣＭＰ上の望ましい電荷とＣＭＰの静電容量とに依存するので、この時間はソフトスタートとして利用される。このことは、負荷への電力量が徐々に増加することを保証する。これは、負荷電流値が閾値３２に到達するまで続く。次に、エラー増幅器３０は、本明細書内で説明するように、キャパシタ上の電荷であるピン４の制御を引き継ぐ。ＣＣＦＬ負荷について、ランプ電流における段階的な増加がランプの寿命を保証するのに役立つことが知られている。
したがって、ピン４は、電流制御回路３００により生成されたエラー信号の値および／またはディミング回路２００により生成されたディミング信号の値に基づいてＤＣ信号ＣＭＰ５２を生成するように適合される。ピン４は、電流制御回路３００により生成されたエラー信号の値に基づいてソフトスタート信号５２を生成するようにも適合されるので、多機能である。
図５は、本発明の制御装置１０により生成されたある信号についての代表的な信号グラフを示す。５Ａは、駆動信号ＮＤＲ１，ＮＤＲ２を示す。５Ｄに示されるように、これらの駆動信号のパルス幅は、ＤＣエラー信号ＣＭＰ５２とノコギリ波信号ＣＴとの交点により決定される。５Ｂは、バーストモード信号（ＬＰＷＭ）５０を示し、かつ、５Ｃは、負荷電流ＩＬを示す。バーストモード信号が５０Ａのようにデアサートされる（ハイ状態にされる）場合には、駆動信号およびランプ電流が存在する。バーストモード信号が５０Ｂのようにアサートされる（ロー状態にされる）場合には、駆動信号は停止し、かつ、ランプ電流はほぼゼロである。バーストモード信号がアサートされる場合には、前述したように、ＣＭＰ信号が最小値（ほぼゼロ）まで下がることに留意されたい。
図２は、本発明による他の例示的なインバータ制御装置１０’を示す。この例示的実施形態のインバータ制御装置１０’は、図１を参照して前述した場合と同様の方法で動作するが、所定の動作環境のために望ましいものであり得るさらなる回路を含む。例えば、エラー増幅器３０の出力には、ＯＶＰ信号によりトリガーされるオン／オフ回路が存在する。過電圧保護回路が活性化されれば、ＯＶＰ信号は、Ｉsensの値とは無関係に、エラー増幅器３０の出力を遮断する。これにより、ＯＶＰ信号がアサートされると、キャパシタ４０は保護回路２６により放電され、この結果、出力信号ＮＤＲ１，ＮＤＲ２は、最小限の電力を供給するための最小限の状態で動作する。もちろん、保護回路については、ある最小限のレベルまでキャパシタ４０を充電するように適合させることもでき、この結果、出力信号は、タイムアウト期間中に、所定の最小パルス幅を負荷へ供給する。
制御装置１０’は、最小／最大回路５６をさらに含み、該最小／最大回路５６は、バーストモード信号がイネーブル状態にされている期間中に、（これらの期間中における前述したようなゼロＤＣ値５２の代わりに）最小ＤＣ値を生成する。これにより、ノコギリ波信号と最小／最大回路５６により生成される最小ＤＣ信号との交点は、出力信号にある所定の最小パルス幅を持たせるための出力を生成する。このことは、例えば、アサートされたバーストモード信号とデアサートされたバーストモード信号との間において、広範囲の電圧揺れを防ぎ、および／または、駆動信号の連続関数を維持する。
イネーブル比較器５８は、スイッチ論理回路４４に対してイネーブル制御信号を生成するために設けられる。キャパシタ４０上の値がイネーブル閾値よりも大きければ、前記比較器はイネーブル信号を生成し（これにより、スイッチ論理回路がイネーブルとなる）、さもなければ、スイッチ論理回路はディスエーブル状態にされる。
ＰＷＭイネーブル回路３８’は、イネーブル回路がＣＭＰキャパシタ４０から電荷を減らさない上限であるフロア値（すなわち、バイアス）を含むことができる。最小／最大回路のように、このことは、バーストモードイネーブル信号がキャパシタ上の電荷を完全に減らすのを防ぎ、この結果、出力信号は、ゼロ以外の所定の最小値に設定される。バイアスの値については、制御装置の動作範囲、バーストモードアサート中に負荷へ供給される望ましい最小電力、および／または、当業者には明らかな他の要因にしたがって選択することができる。
図６は、本発明の制御装置１０’により生成されたある信号についての代表的な信号グラフを示す。６Ａは、駆動信号ＮＤＲ１，ＮＤＲ２を示す。６Ｄに示されるように、これらの駆動信号のパルス幅は、ＤＣエラー信号ＣＭＰ５２とノコギリ波信号ＣＴとの交点により決定される。６Ｂは、バーストモード信号（ＬＰＷＭ）５０’を示し、かつ、６Ｃは、負荷電流ＩＬを示す。バーストモード信号が５０Ａ’のようにデアサートされる（ハイ状態にされる）場合には、駆動信号およびランプ電流が存在する。バーストモード信号が５０Ｂ’のようにアサートされる（ロー状態にされる）場合には、駆動信号は所定の最小パルス幅まで低減し、かつ、ランプ電流は著しく低減する。アサートされたバーストモード信号値５０Ｂ’は、前述した方法でバイアスされる。前述したように、バーストモード信号がアサートされると、ＣＭＰ信号が（ゼロよりも大きな）最小値まで下がることに留意されたい。
これにより、図１および図２の例示的なインバータ制御装置ＩＣ１０，１０’は、第１所定範囲を備えた第１入力信号（例えば、ＶdimまたはＶsens）と、第２所定範囲を備えた第２入力信号とを受けるように多重化されるピン（例えば、ピン２）を含む。インバータ制御装置ＩＣ１０，１０’は、第１期間（例えば、正常な動作条件）と、第２期間（例えば、ソフトスタートローディングを用いた最初の電力）とにおいて動作するように多機能であるピン（例えば、ピン４）を含むようにも適合される。
図３は、インバータ制御装置ＩＣ１０または１０’についての例示的な用途となるトポロジーを示す図である。図３に示されるインバータ制御装置ＩＣ１０または１０’は、ＣＣＦＬ負荷６６に電力を供給するためのトランジスタＱ１，Ｑ２からなる派生したロイヤー回路を駆動するために用いられる。トランジスタＱ１，Ｑ２は、キャパシタ６８と変圧器６０の１次側インダクタンスとにより形成される共振タンク回路を通して、変圧器６０の１次側を駆動する。この形式の回路の動作は、当業者には十分に公知である。Ｖsenは、キャパシタＣ１，Ｃ２間の分圧器（ノード６２）から得られ、この結果、Ｖsenの値は、変圧器の２次側における電圧に対して比較される公称値である。Ｖsenは、通常は、１〜５ボルトの範囲である。Ｉsenは、Ｒ１，Ｒ２からなる分圧回路（ノード６４）を通して、ＣＣＦＬ負荷から得られる。Ｉsenは、通常は、０ボルト（ランプなし）〜１．２５ボルト（最大限のランプ輝度）の範囲である。もちろん、これらの値は、例示的なものに過ぎず、かつ、本発明から逸脱することなく設計基準を満たすように変更することができる。図４は、インバータ制御装置ＩＣについての他の例示的な用途となるトポロジーを示す。この実施形態における制御装置は、２つ（または、それ以上）のＣＣＦＬ負荷６６，７０を駆動するために用いられる。この場合に、電流フィードバックＩsensは、ランプ６６，７０、および、分圧器Ｒ１，Ｒ２および分圧器Ｒ３，Ｒ４の両方から得られる。
当業者であれば、本発明に対して行うことができる多数の修正形態を認識するだろう。例えば、図１および図２の制御装置ＩＣ１０，１０’は、Ｖsenの値とＤＩＭの値とをピン２上で多重化し、かつ、電荷ＣＭＰキャパシタ４０の機能性とソフトスタート機能性とを結合する。しかしながら、これらは、本発明により達成できるピンの多重化／マルチタスキングの例に過ぎない。例示的なＩＣと関連した他のピンを多重化および／またはマルチタスクすることができる。さらに、図１および図２に示された８ピン型ＩＣよりも多くのまたは少ないピンを必要とする他のＩＣデザインは、本明細書内で提供されるようなマルチタスキングおよび／または多重化を同様に含むことができる。
さらに他の修正形態を行うことができる。図１および図２の例示的な制御装置ＩＣにおいて、ピン２は、負荷電圧感知およびディム信号入力の両方をサポートするように多重化される。上記に開示されたようなディム信号の範囲（Ｖ１＜Ｖdim＜Ｖ２）、および、過電圧保護閾値Ｖovpは、Ｖovp＞Ｖ２となるように選択される。しかしながら、この関係は、本発明が適切に機能するために必要とされない。実際に、Ｖsens値はディム値とは無関係に過電圧保護回路１００により用いられるので、Ｖovpについては、Ｖsensの範囲内またはＶsensの範囲の下方に選択することができる。あるいは、本明細書内に開示された多重化および／または多機能ピンについては、本明細書内で提供される多重化および／または多機能技術を用いて、３つ以上の信号をサポートするように適合させることができる。
さらに他の修正形態を行うことができる。例えば、図３および図４の例示的な用途となるトポロジーは、Ｑ１とＱ２とにより形成される派生したロイヤー回路を駆動する制御装置ＩＣ１０または１０’を示す。しかしながら、制御装置１０または１０’については、プッシュプルインバータ、ハーフブリッジインバータ、および／または、従来技術において公知である他の形式の２スイッチ型インバータトポロジーにも同様に適用することができる。さらに、制御装置ＩＣ１０または１０’については、該制御装置ＩＣ１０または１０’が４スイッチ型インバータトポロジー（フルブリッジインバータ）を駆動することを可能にするための第２組の駆動信号（例えば、ＰＤＲ１，ＰＤＲ２）を含むように変更することができる。
本発明は、ＣＣＦＬ負荷に制限されるものではない。実際に、本発明の制御装置１０または１０’については、金属ハロゲン化物（metal halide）またはナトリウム灯（sodium vapor）のような他のランプ負荷を駆動するために用いることができる。さらに他の負荷を用いることができる。例えば、本発明の制御装置１０または１０’については、Ｘ線管または他のより高周波の負荷の駆動をサポートするための周波数範囲で動作するように適合させることができる。本発明は、負荷の形式に制限されるものではなく、かつ、負荷から独立したものとして解釈されるべきである。さらに、図４に示されるような多数のランプトポロジーや、例えば、米国特許第６，１０４，１４６号明細書、米国特許出願第０９／８７３，６６９号、米国特許出願第０９／８５０，６９２号、米国特許出願第１０／０３５，９７３号（これらの全ては、参照により完全な形で本明細書に編入される）に示されるような他の多くのトポロジーを用いることができる。
図１および図２の構成要素の動作についての詳細な論考については省略してきた。例えば、発振回路１２の動作およびスイッチ論理回路４４の動作については、当業者であればこれらの特徴の動作および実施手段の両方について容易に認識するだろうと思われるので省略してきた。さらに、駆動信号ＮＤＲ１，ＮＤＲ２のタイミングについても、これらの信号の動作は当業者には明らかであるので、本明細書内で詳細には説明していない。図１および図２のブロック図についての前述の詳細な説明は、主に、構成要素の機能性に対して向けられている。図１および図２の構成要素については、本明細書内で述べた機能性を達成するための既製品でも特別注文品であってもよく、かつ、当業者であれば、本明細書内で述べた機能性を達成するために多くの回路実装を利用できることを容易に認識するだろうし、また、このような全ての代替案は本発明の範囲内にあるものと考えられる。
さらに、（本明細書内で説明したような）電圧および電流フィードバックとディム信号とインバータ制御装置回路は、当業者には十分に公知である。しかしながら、従来技術の集積回路インバータ制御装置は、インバータＩＣの機能性を維持する一方でＩＣパッケージのピン総数を低減するという長い間感じられていた必要性に取り組んでいなかった。本明細書内で説明された本発明は、例えば、多重化および／または多機能ＩＣピンを提供することにより、この問題に取り組むための例を提供する。本発明のテーマに対する多数の修正形態が当業者には明らかであり、かつ、このような全ての修正形態は、請求項において述べられるように本発明の範囲内にあるものと考えられる。
本発明による例示的なインバータ制御装置集積回路のブロック図である。 本発明による他の例示的なインバータ制御装置集積回路のブロック図である。 図１または図２のインバータ制御装置ＩＣについての例示的な用途となる回路トポロジーを示す図である。 図１または図２のインバータ制御装置ＩＣについての他の例示的な用途となる回路トポロジーを示す図である。 図１の制御装置により生成されたある信号についての代表的な信号グラフを示す図である。 図２の制御装置により生成されたある信号についての代表的な信号グラフを示す図である。
符号の説明
１０，１０’ インバータ制御装置
１２ 発振回路
１６，４０キャパシタ
１８ 多重化器
２０ 基準信号／バイアス信号生成器
２４ タイミング回路
２６ 保護回路
２８ 比較器
３０ エラー増幅器
３６ ディジタル・ディミング回路
３８ ＰＷＭイネーブル回路
４２ 比較器
４４ スイッチ駆動論理回路
５６ 最小／最大回路
５８ イネーブル比較器
７４ ラッチ回路
１００ 過電圧保護回路
２００ ディミング回路
３００ 電流制御回路
４００ 出力回路

Claims (6)

  1. 負荷から電圧フィードバック信号を受けるように構成設定され、かつ、負荷への電力を中断するための保護信号を生成するように構成設定された過電圧保護回路と、
    負荷へ供給される電力を制御するために、ディミング信号を受けるように構成設定され、かつ、ディミング信号を生成するように構成設定されたディミング回路と、
    負荷から電流フィードバック信号を受けるように構成設定され、かつ、エラー信号を生成するように構成設定された電流制御回路と、
    前記エラー信号と前記ディミング信号とを受けるように構成設定され、かつ、前記負荷を駆動するための駆動信号を生成するように構成設定された出力回路と
    を具備し、
    前記ＩＣは、動作中に独立した前記エラー信号と前記ディミング信号とを受けるように構成設定され、かつ、前記エラー信号および／または前記ディミング信号の値に基づいて第１信号を生成するように適合され、または、前記エラー信号の値に基づいて第２信号を生成するように適合されたピンを１つさらに具備することを特徴とするインバータ制御装置ＩＣ。
  2. 前記増加したＡＣ信号を受信する１つ以上の冷陰極蛍光ランプ（ＣＣＦＬ）をさらに具備することを特徴とする請求項１に記載のＤＣ／ＡＣインバータ。
  3. 前記電力スイッチは、プッシュプル、ハーフブリッジ、および、フルブリッジのインバータトポロジーから選択されたインバータ回路を形成するように配置されることを特徴とする請求項１に記載のＤＣ／ＡＣインバータ。
  4. 前記入力ピンは、ディム電圧を表しかつ第１電圧範囲を有する第１信号と、負荷に供給される電圧を示す電圧フィードバック信号を表しかつ第２電圧範囲を有する第２信号とを受けるように構成設定されることを特徴とする請求項１に記載のＤＣ／ＡＣインバータ。
  5. 前記制御装置の第１機能をサポートするための前記入力信号の１つを第１回路へ向け、かつ、前記制御装置の第２機能をサポートするための前記入力信号の他の１つを第２回路へ向けるための多重化回路をさらに具備することを特徴とする請求項１に記載のＤＣ／ＡＣインバータ。
  6. 前記入力信号の１つは第１期間に存在し、かつ、前記入力信号の他の１つは第２期間に存在することを特徴とする請求項１に記載のＤＣ／ＡＣインバータ。
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