KR100858746B1

KR100858746B1 - 형광 안정기 제어기 ｉｃ

Info

Publication number: KR100858746B1
Application number: KR1020077003393A
Authority: KR
Inventors: 피터 그린; 잔 후앙
Original assignee: 인터내쇼널 렉티파이어 코포레이션
Priority date: 2004-07-12
Filing date: 2005-07-12
Publication date: 2008-09-17
Also published as: US20060006811A1; KR20070042178A; US7211966B2; WO2006010123A3; TW200607404A; TWI289031B; JP2008506245A; WO2006010123A2

Abstract

적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로에 있어서, 제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와; 하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로와, 상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며; 그리고 상기 드라이버 회로를 구동하도록 조광 입력 신호에 응답하고 그래서 상기 드라이버 회로가 상기 펄스화된 드라이브 신호들을 버스트들 내에 제공하고 그럼으로써 상기 조광 입력 신호의 레벨에 따라 상기 램프를 조광하도록 하는 조광 제어 회로를 포함하는 것을 특징으로 하는 안정기 제어 집적 회로. 상기 안정기 제어 집적 회로는 또한 과전류 및 과전압 감지를 제공하고 그리고 마스터/슬레이브 동작을 할 수 있게 한다.

가스 방전 램프, 안정기, 조광 제어

Description

형광 안정기 제어기 ＩＣ{FLUORESCENT BALLAST CONTROLLER IC}

본 발명은 미국 가출원 제60/587,674호(2004.07.12. 출원)과 제60/626,233호(2004.11.08. 출원)(두 출원 모두의 제목은 "CCFL/EEFL BALLAST CONTROOLLER IC")의 우선권과 그 이익을 주장하며, 그 전체 개시 내용은 본원에 참조로 편입된다.

본 발명은 형광 램프(lamp) 안정기에 관한 것이고, 특히 디스플레이 디바이스(dispaly devices) 예를 들어 LCD 디스플레이 및 LCD 텔레비젼에 대한 백 라이팅(back lighting) 응용에 있어서 일반적으로 사용되는 CCFL/EEFL(Cold Cathod Flourescent Lamps and External Electrode Flourescent Lamps, 냉 음극 형광 램프 및 외부 전극 형광 램프)에 대한 안정기 제어기에 관한 것이다. 더욱 특별하게는, 본 발명은 그러한 램프에 대한 안정기 제어기 집적 회로에 관한 것이다.

본 발명은 형광 램프, 특히 CCFL 및 EEFL 램프에 대한 전자식 안정기에 관한 것이며, 이것은 프로그램 가능 점화 램프(ignition ramp)를 포함하는 풀 제어 기능성(full control functionality)을 제공하고 아날로그 또는 PWM 제어 전압을 통해 조광(dimming)을 지원한다. 일 실시예에서, 고 전압 하프 브리지 드라이버(high voltage half bridge driver)가 집적 회로 안으로 집적되고, 또 다른 실시예에서, 고 전압 풀 브리지 드라이버(high voltage full bridge driver) 회로가 제공된다. 본 발명은 전자식 안정기에 제공하는데, 이 전자식 안정기는 특히 예를 들어 CCFL/EEFL 백 라이팅 응용에 대해 설계되고 이러한 응용에 대해서 포괄적인 과전류 및 과전압 보호를 제공하고, 뿐만 아니라 다수의 램프 동작에 대해서 이 안정기 회로가 다른 안정기 회로와 동기화될 수 있도록 하는 마스터/슬레이브(master/slave) 연결을 제공한다.

일 양상에 따르면, 본 발명은 적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로를 포함하며, 상기 안정기 제어 집적 회로는 제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와; 하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로와, 상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며; 그리고 상기 드라이버 회로를 구동하도록 조광 입력 신호에 응답하고 그래서 상기 드라이버 회로가 상기 펄스화된 드라이브 신호들을 버스트들 내에 제공하고 그럼으로써 상기 조광 입력 신호의 레벨에 따라 상기 램프를 조광하도록 하는 조광 제어 회로를 포함한다.

또 다른 양상에 따르면, 본 발명은 적어도 하나의 가스 방전 램프를 구동하는 제 1 안정기 회로의 안정기 제어 집적 회로를 포함하며, 상기 안정기 제어 집적 회로는 제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와; 하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로와, 상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 출력 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며; 그리고 상기 집적 회로가 마스터 회로 또는 슬레이브 회로로서 동작하는지를 결정하기 위한 모드 신호에 응답하는 모드 입력을 포함하여 구성되며, 그럼으로써 제 1 모드에서는 상기 제 1 오실레이터 회로가 활성화되고 그리고 상기 드라이버 회로를 구동하기 위한 상기 제 1 오실레이팅 신호를 생산하고 그리고 적어도 하나의 다른 안정기 회로를 구동할 수 있는 출력 신호를 생산하고 그래서 상기 적어도 하나의 다른 안정기 회로 내의 출력 트랜지스터 스위칭 전이가 상기 제 1 안정기 회로의 출력 트랜지스터 스위칭 전이와 동기화되도록 하고, 그리고 그럼으로써 제 2 모드에서는 상기 제 1 안정기 회로가 슬레이브로 동작하고 그럼으로써 상기 제 1 오실레이터 회로는 비활성화되고 그리고 상기 드라이버 회로는 또 다른 안정기 회로로부터의 오실레이팅 신호에 응답하고 그래서 상기 제 1 안정기 회로의 상기 출력 트랜지스터 스위칭 전이가 상기 다른 안정기 회로의 상기 출력 트랜지스터 스위칭 전이와 동기화되도록 한다.

또 다른 양상에 따르면, 본 발명은 적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로를 포함하며, 상기 안정기 제어 집적 회로는 제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와; 하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로를 포함하여 구성되며, 상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며; 상기 적어도 하나의 램프를 포함하는 출력 회로로부터의 전압 피드백 신호에 응답하는 셔트 다운 회로를 더 포함하여 구성되며, 여기서 피드백 전압은 상기 적어도 하나의 램프 양단 전압과 관련되고, 그리고 여기서 만약 상기 전압이 스레시홀드를 넘는다면, 상기 셔트 다운 회로는 상기 드라이버 회로를 디스에이블시켜 상기 펄스화된 드라이브 신호들을 제공할 수 없게 하고, 상기 전압 피드백 신호에 응답하는 타이밍 회로를 더 포함하여 구성되며, 그럼으로써 상기 전압은, 상기 드라이버 회로를 디스에이블 시켜 상기 펄스화된 드라이브 신호들을 제공할 수 없도록, 소정의 시간 동안 상기 스레시홀드를 초과해야 한다.

또 다른 양상에 따르면, 본 발명은 적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로를 포함하며, 상기 안정기 제어 집적 회로는 제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와; 하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하고 그리고 상기 적어도 하나의 가스 방전 램프를 포함하는 램프 출력 회로를 구동하는 드라이버 회로를 포함하여 구성되며, 상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며; 전류 감지 입력을 더 포함하여 구성되며, 그럼으로써 만약 상기 램프 출력 회로 내의 전류로부터 발달되는 상기 전류 감지 입력에서의 전압이 스레시홀드를 넘는다면, 상기 제 1 오실레이터 회로의 주파수는, 상기 펄스화된 드라이브 신호들의 주파수를 증가시키고 그럼으로써 상기 램프 출력 회로에 제공되는 파워를 감소시키도록, 증가된다.

본 발명의 다른 목적, 특징 및 장점은 다음의 세부적인 설명으로부터 명백해질 것이다.

본 발명은 도면을 참조하여 다음의 세부 설명에서 더 자세하게 설명될 것이다.

도 1은 본 발명의 집적 회로를 사용하고 하프 브리지 드라이버를 포함하는 제 1 실시예를 도시한다.

도 2는 도 1의 집적 회로의 기능적 블록도를 도시한다.

도 3은 도 2의 집적 회로에 대한 상태도를 도시한다.

도 4는 분리된(isolated) 고 전압 피드백 입력을 갖는 풀 브리지를 포함하는 본 발명에 따른 회로의 제 2 실시예를 도시한다.

도 5는 분리되지 않은 저 전압 피드백을 갖는 풀 브리지 회로를 포함하는 본 발명의 또 다른 실시예를 도시한다.

도 6은 도 4 및 도 5의 집적 회로에 대한 상태도를 도시한다.

도 7은 2개의 조광 모드에서 회로의 조광 동작을 설명하는 파형을 도시한다.

도 8은 본 발명에 따라 안정기의 슬레이브 모드 연결을 가능하게 하는 본 발명의 일 양상이다.

도 9는 하프 브리지를 사용하는 본 발명의 또 다른 실시예에 대한 슬레이브 모드 연결 도면을 도시한다.

도 10은 도 4 및 도 5의 집적 회로에 대한 기능적 블록도를 도시한다.

이제 도면을 참조하자, 도 1은 본 발명에 따라 집적 회로를 사용하는 본 발명에 따른 회로의 제 1 실시예를 나타낸다. 도 1에서의 이 집적 회로 IC1은 CCFL/EEFL 안정기에 대한 풀 제어 기능성을 포함하는 프런트 엔드(front end)를 갖는 고 전압 하프 브리지 게이트 드라이버(gate driver)를 포함한다. 이 집적 회로는 제어되는 점화 램프(ramp)를 포함하고 그리고 로직 레벨(logic level) 입력으로부터 PWM 조광을 지원한다. 바람직하게는, 이 집적 회로는 튼튼한 모노리식 구조(ruggedized monolithic construction)를 가능하게 하는 래치 임뮨 CMOS(latch immune CMOS) 기술과 HVIC(High Voltage IC)를 사용하여 구성된다. 출력 드라이버 는 최소 드라이버 크로스 전도(cross conduction)용으로 설계된 고 펄스 전류 버퍼 단을 특징으로 한다. 노이즈 면역성(noise immunity)은 게이트 드라이버의 낮은 di/dt 피크(peak)로 달성되고 그리고 1 볼트보다 더 큰 부족전압 락아웃 히스테르시스(undervoltage lockout hysteresis)로 달성된다. 또한 램프의 과전류 및 과전압에 대한 보호 특성이 포함된다.

도 1은 하프 브리지 회로를 보여주며 그리고 집적 회로 IC1은 하프 브리지 드라이버를 포함하는 반면, 도 4 및 도 5는 도시된 바와 같이 풀 브리지 회로를 구동하는 풀 브리지 드라이버를 포함하는 집적 회로를 사용하는 실시예를 보여준다. 이 집적 회로들에서의 차이가 본원에서 지적될지라도, 유사한 기술이 도 4 및 도 5의 집적 회로에 대해서 제공된다.

도 1을 참조하여, 집적 회로 IC1은 필요하다면 적당한 정류기(rectifier) 및 부스트 단(boost stage)으로부터 제공되는 고 전압 DC 버스 입력으로부터 파워에 연결된다. 이 정류기 및 부스트 단은 도시되지는 않았지만 일반적인 것이다. 이 정류기는 일반적으로 AC 메인(main)으로부터 파워를 제공받는다.

IC1은 두룹핑(drooping) 저항기 Rs를 통해 단자 Vcc에서 파워를 공급받으며 그리고 보이는 바와 같이 공통(common, COM)에 연결된다. 이 집적 회로는 내부 오실레이터(oscillator)의 오실레이션(oscillation) 주파수를 확립하기 위해 RMIN과 타이밍 컴포넌트 CT를 갖으며, 이것은 도 2를 참조하여 더 세부적으로 설명된다. 추가로, 커패시터 CVCO에 연결되어 오실레이터 주파수를 제어하는 전압 제어 오실레이터 입력 VCO가 제공된다. 입력 ENN에 대한 PWM 신호에 의해 제어되는 조광 입력이 또한 제공되며 그리고 더 세부적으로 설명될 것이다.

하프 브리지 트랜지스터 Q1과 Q2를 구동하기 위한 출력은 보이는 바와 같이 HO와 LO이다. 트랜지스터 Q1과 Q2 사이에 스위칭 노드 VS가 있으며, 이것은 공진 회로 컴포넌트들을 포함하는 부하 출력 회로를 구동하고 그리고 램프는 집적 회로에 연결되고 그리고 부트스트랩 커패시터 CB는 알려진 방식으로 하이 사이드 드라이버(high side driver)에 대해 증가된 전압 VB를 제공한다. 저항기 RCS를 경유하여 하프 브리지를 통해 전류를 감지하는 전류 감지 입력 CS가 제공된다. 더욱이, 전류 기준이 단자 RIREF에서 제공되며, 이것은 저항기 IRREF를 통해 공통에 연결된다. 추가로, 본원에서 더 잘 설명되는 단자 VF는 출력 회로로부터의 전압 피드백을 제공한다. 다이오드 DCP1과 DCP2 그리고 커패시터 CVCC는 VCC 전압에 대해 전하 펌 프(charge pump)를 제공한다. 커패시터 CVCC 및 CVCC1은 집적 회로 파워에 대해 필터링(filtering)된 VCC 전압을 제공한다.

트랜지스터 Q1과 Q2 사이의 스위치 노드의 출력 VS는 직렬 커패시터 CDC와 트랜스포머(transformer) T1의 인덕턴스를 포함하는 공진 출력 회로에 공급된다. 트랜스포머 T1은 두 개의 2차측을 가지는데, 하나의 2차측 S는 하나 또는 그 이상의 CCFL/EEFl 램프를 포함하는 출력 회로를 구동하고, 그 각각은 직렬 커패시턴스 CL1, CL2를 통해 각각 구동된다. 공진 커패시터 CRES는 공진 회로를 완성하고 그리고 트랜스포머 T1의 2차측 양단에 연결된다.

보조 2차측 A는 정류기 다이오드 D1과 전압 제한 제너 다이오드 DZ2를 통해 집적 회로의 단자 VF에 출력 회로 전류 피드백을 제공한다. 도 1의 회로는 집적 회로에 대해 트랜스포머 T1의 2차측을 통해 전압 분리(voltage isolation)를 제공한다.

저항 RMIN은 VCO 오실레이터 최소 주파수를 설정하고 그리고 입력 VCO는 오실레이터 주파수를 결정하기 위한 오실레이터 제어 전압이다. 단자 ENN은 5 볼트 로직 레벨에서 하이(higj)인 경우 출력을 디스에이블(disable)시키고 그리고 도 1에서 연결되지 않은 것으로 보이는 단자 SYNC는 동기화 출력이고, 이것은 슬레이브 모드(slave mode)에서 구성되는 다른 안정기 회로들을 구동하는데 사용될 수 있는 것으로 나중에 더 세부적으로 설명된다. 단자 CT는 또한, IC1이 슬레이브 모드에서 사용되는 경우, 동기화 입력으로서 사용된다. 단자 IREF는 램프 실행 전류를 제어하기 위한 기준을 설정한다. 단자 VF는 개방 회로 아크-방지(anti-arcing) 보호를 제공하도록 램프 전압 피드백을 제공한다.

도 2로 돌아가서, 이 도면은 도 1의 집적 회로의 기능적 블록도를 보여준다. 부족전압 락아웃 회로(UnderVotage LockOut Circuit, UVLO)는 VCC에서의 전압이 UVLO+ 스레시홀드(threshold)를 초과할 때까지 마이크로 파워 모드에 남아 있도록 동작한다. VCC가 UVLO+ 스레시홀드를 초과하는 경우, 오실레이터 회로(10)는 시동하고 그리고 게이트 드라이브 신호는 LO 및 HO 출력에서 제공된다. 레벨 시프트(level shift) 회로(20)는 하이 사이드 드라이버(30)에 대해 제공된다. 로우 사이드 드라이버(low side driver)는 32에서 보여진다. 회로는 LO 출력이 언제나 시동시 처음에 하이이도록 설계된다. UVLO 및 셔트 다운(shot down) 조건 동안, VCO 단자에서의 전압은 COM(공통)에 유지된다. 컴포넌트 UVLO, 36 및 42는, UVLO가 UVLO 컴맨드(command)를 내는 경우 이러한 조건 동안, 단자 VCO가 COM에서 유지되도록 할 수 있다. 이 컴맨드는 시동시에 나와, CVCO(도 1)가 내부 전류 소스(40)로부터 충전하도록 한다. 오실레이터 주파수는 VCO 입력 전압에 의해 결정되고, 그래서 VCO가 COM에 있는 경우 최대가 되고 VCO에서의 전압이 증가함에 따라 감소하여 최소 주파수에 도달하는데 이때 VCO에서의 전압은 대략 5 볼트이다. 이것은 램프를 발화(strike)시키기 위해 요구되는 점화 램프(ramp)를 만든다. RMIN은 최소 오실레이터 주파수를 설정하고 그래서 회로는 이 포인트 바로 아래의 공진 주파수를 가지도록 설계된다. VCO 핀이 5 볼트 및 최소 주파수에에 도달함에 따라, 큰 전압이 램프 출력에서 발달되어 점화가 일어나도록 한다. 만약 출력이 개방 회로라면, 매우 큰 전압이 출력에서 발달한다. 이것은 출력 트랜스포머 T1의 보조 권선 A로부터 VF 단자로 다시 공급되고, 집적 회로가 즉시 래치 오프(latch off) 하도록 한다. VF 단자의 스레시홀드는 만약 필요하다면 마이크로제어기로부터의 제어가 가능하도록 예시적으로 2 볼트이다.

단자 ENN은 또한 마이크로제어기로부터의 제어가 가능하도록 예시적으로 2 볼트의 스레시홀드를 갖는다. 단자 ENN은 이 회로가 출력을 디스에이블 할 수 있게 한다. 그러나, 본원에서 설명되는 바와 같이, 단자 ENN는 또한, 만약 펄스 폭 변조된다면, 조광 기능을 지원한다.

양쪽 단자 VF와 ENN은 내부 비교기에 연결된다. 단자 VF에 대한 내부 비교기(48)는 도 2에 도시된다.

아날로그 또는 PWM 전압 제어에 의해 단자 ENN의 제어에 의해 조광이 구현된다. 단자 ENN은 로직 레벨 입력을 제공받는다. 만약 연결되지 않은 상태로 있다면, 단자는 내부적으로 저항기 RP를 통해 COM에 묶이고 그리고 이 집적 회로는 동작을 위해 인에이블(enable)된다. 단자가 하이인 경우, 이 집적 회로는 디스에이블된다. PWM 조광 또는 아날로그 조광이 사용될 수 있다. PWM 조광이 사용되는 경우, 낮은 주파수 펄스화된 신호는 ENN 입력에 인가된다. 이 집적 회로는 ENN 입력이 로우로 될 때마다 램프를 재점화하고 그리고 ENN 입력이 하이로 될 때마다 스위치 오프(switch off)한다. PWM 신호의 듀티 싸이클(duty cycle)은 램프 밝기 레벨을 결정하는데, 즉, 100% PWM은 제로(0) 출력을 주고 그리고 0% PWM은 최대 출력을 준다. 조광이 동작하도록 하기 위해 PWM 조광 신호의 싸이클 시간에 비례하는 짧은 시간 안에 충전할 필요가 있다.

추가로, 하프 브리지에서의 전류는 단자 CS에서 모니터링되고, 그래서 동작 동안 만약에 너무 많은 파워가 램프에 공급된다면, 오실레이터 주파수를 증가시킴으로써 집적 회로는 보상할 수 있고 그럼으로써 출력 전류를 감소시킨다. 이것은 램프가 오버드라이브(overdrive)되는 것을 방지하는데, 이것은 램프들을 오버드라이브하는 것은 그 수명을 단축시키기 때문이다. 더욱이 싱크(sync) 출력이 아래에서 더 세부적으로 설명되는 바와 같이 제공되어 추가적인 안정기들이 슬레이브 모드에서 구성되도록 하여 마스터 안정기의 오실레이터로부터 동작하게 하여 다수의 램프들을 구동할 수 있는 안정기 배열을 실현할 수 있다.

도 3은 도 1 및 도 2의 집적 회로에 대한 상태도를 도시한다. 보이는 바와 같이, 4개의 모드가 있고, 이것은 UVLO 모드, 설명된 바와 같이 점화 램프(ramp) 모드, 실행 모드 및 폴트(FAULT) 모드이다. 다른 모드들 사이의 변화는 도 3에 도시된 바와 같다.

도 4는 풀 브리지 드라이버를 포함한 집적 회로 IC1을 사용하는 회로의 또 다른 실시예를 보여준다. 집적 회로 내에 추가적인 회로가 존재함에 따라, 더 많은 단자를 사용하는 집적 회로 패키지(package)가 필요하다. 그러나, 이 회로는 도 1의 회로와 동일한 방식으로 동작한다. 이 회로는 도시된 바와 같이 하이 사이드 스위치(Q1 및 Q4) 양쪽에 하이 출력을 제공하고 그리고 로우 사이드 스위치(Q2 및 Q3) 양쪽에 로우 출력을 제공하는 드라이버를 포함한다. 도 4의 회로는 도 1의 회로와 유사하게 동작하는 조광 입력을 갖는다. 조광 입력이 0 볼트에 있는 경우, 출력 밝기는 최대이다. 조광 입력이 5 볼트에 있는 경우, 출력 밝기는 최소이다. 마 찬가지로, 이 회로는 전압 제어 오실레이터 VCO와 일부 추가적인 단자를 포함한다. 단자 CT는 오실레이터 타이밍 커패시터 입력이다. 단자 DT는 데드 타임(dead time) 설정을 할 수 있게 하고 그리고 또한 도 4에 도시된 바와 같이 싱크 출력이다. 이것은 연결된 안정기들의 마스터-슬레이브 동작이 가능하도록 한다. 도 1에서와 같이, 단자 MIN은 저항기 RMIN을 통해 오실레이터 최소 주파수를 설정하게 한다. 단자 VCO는 오실레이터 제어 전압이다. 단자 MODE는 집적 회로가 마스터 모드에 있는지 또는 슬레이브 모드에 있는지를 제어한다. 도시된 실시예에 따라, 마스터 모드는 0 볼트의 입력을 제공받고 그리고 슬레이브 모드는 VCC, 예시된 실시예에서는 15 볼트의 입력을 제공받는다. 단자 CR은 조광 버스트(burst) 주파수를 설정하는 조광 램프(ramp) 커패시터 CR에 연결되며, 이것은 아래에서 설명된다. 단자 CD는 셔트 다운 지연 커패시터 CD에 연결된다.

단자 SD는 트랜스포머 T1의 보조 권선 A에 의해 제어되는 셔트 다운 입력이다. 단자 CS는 도 4에 도시된 실시예에서 전류 감지 트랜스포머 T2에 의해 제공되는 전류 감지 입력이고, 이것은 출력 회로와 전류 감지 입력 CS 사이의 고 전압 분리를 제공한다. 단자 VB1 및 VB2은 부트스트랩 CB1 및 CB2에 각각 연결되고 그리고 두 개의 하이 사이드 드라이버들에 대해 하이 사이드 게이트 드라이버 플로팅 서플라이(floating supplies)를 제공한다.

도 5는 풀 브리지 출력 회로의 또 다른 실시예를 도시한다. 그러나 여기서 단자 CS 및 SD는 도 4의 회로(여기서 트랜스포머 T1 및 트랜스포머 T2의 보조 권선 A는 이 단자들에 분리된 입력을 제공함)와 대조적으로 비-분리된(non-isolated) 낮 은 전압 입력을 제공받는다.

도 6은 도 4 및 도 5의 집적 회로에 대한 상태도를 도시한다. 도시된 바와 같이, 여섯 모드가 있으며, 그것은 UVLO 모드, 점화 램프(ramp) 모드, 실행 모드, 오프 모드, SD 또는 셔트 다운 타이머 모드 및 폴트 모드이다.

도 10은 도 4와 도 5의 집적 회로의 기능적 블록도를 도시한다. 스위치 Q4 및 Q3에 대한 추가적인 드라이버들이 각각 30A 및 20A에서 보여진다. 도 1의 회로에서와 같이, 집적 회로는 VCC에서의 전압이 UVLO 스레시홀드를 초과할 때까지 마이크로파워 모드에 머물러 있는 부족전압 락아웃 회로 UVLO를 포함한다. VCC가 UVLO+ 스레시홀드를 초과하는 경우, 오실레이터는 시동하고(UVLO 컴맨드가 발생되는 경우 트랜지스터(42)는 VCO를 오프로 유지한다) 그리고 게이트 드라이브 신호는, 만약 MODE 핀이 공통 COM에 연결된다면, 4개의 출력 트랜지스터에 대해 LO 및 HO 출력에서 제공된다. 시동 후에 약 30 마이크로초의 기간 동안, LO1 및 LO2 출력은 양쪽 모두 하이인데, 이것은 집적 회로가 정상 동작(이 경우 LO1과 LO2는 온(on)이고, 반면에 LO2와 HO1은 오프(off)이며 그 반대의 경우도 같다)을 시작하기 전에 두 개의 부트스트랩 커패시터 CB1 및 CB2를 미리 충전하기 위함이다.

UVLO 및 셔트 다운 조건 동안, VCO 단자에서의 전압은 COM에 유지된다. 이것은 시동시에 나오게 되며 CVCO가 RMAX를 통해 단자 MIN으로부터 충전하게 한다(예시적으로 4 볼트를 공급함), 오실레이터 주파수는 VCO 입력 전압에 의해 결정되고 그래서 VCO가 COM에 있는 경우 최대이고 VCO에서의 전압이 증가함에 따라 감소하여 최소 주파수에 도달하는데 이때 VCO는 약 4 볼트이다. 이것은 램프를 발화시키기 위해 요구되는 점화 램프(ramp)를 만든다. RMIN은 최소 오실레이터 주파수를 설정하고 그래서 회로는 이 포인트 바로 아래의 공진 주파수를 가지도록 설계되고, 최대 주파수는 RMAX에 의해 설정된다. VCO 핀 전압이 4 볼트에 도달하고 주파수가 출력 회로의 공진 주파수에에 도달함에 따라, 큰 전압이 램프 출력에서 발달되어 점화가 일어나게 한다.

도 4와 도 5를 참조하여, 집적 회로는 버스트 조광 기능성을 제공한다. 특히, 집적 회로는 두 개의 조광 모드를 지원하는데, 그것은 선형 조광 모드와 PWM 조광 모드이다. 도 7은 이 두 모드의 동작을 도시한다. 버스트 조광에서, 램프에 대한 출력 드라이브는 펄스화된 버스트(bursts) 내의 낮은 주파수에서 온 및 오프로 펄스화된다. 이것은 두 가지 방식, 선형 조광 모드 및 PWM 조광 모드로 달성될 수 있다. 도 7B는 선형 모드를 보여준다. 양쪽 모드에 대한 출력은 도 7C, D, E 및 F에 도시된다. 선형 모드에서, 램프는 낮은 주파수에서 온 및 오프로 펄스화되고 그리고 듀티 싸이클은 평균 전류 제어하도록 조절되고 따라서 램프의 빛 출력을 제어하도록 조절된다. 집적 회로는 낮은 주파수 오실레이터를 포함한다. 낮은 주파수 오실레이터는, 0.2 볼트에서 5 볼트로 변하는 CR 핀에서의 램프 파형(ramp waveform)을 발생시킨다. 이것은 도 7B에 도시된다. 램프(ramp) 주파수는 외부 CR 커패시터의 값에 따라 다르다. 도 4 및 도 5를 참조하자. DC 조광 제어 전압은, 내부 비교기(50)에 의해 조광 램프(ramp)와 비교되는 DIM 단자 안으로 공급된다. 비교기(50)의 출력은 NOR 게이트(52)에 제공되며, 그 출력은 AND 게이트 (54 및 56)에 제공되어 드라이버들을 제어한다. 비교기(50) 출력이 하이 일 때, DIM보다 더 큰 CR에 대응하여, 게이트(52) 출력은 로우 이고, 그 다음으로 AND 게이트(54 및 56)의 출력은 로우이고, 그럼으로써 출력을 디스에이블시킨다. 예시적 조광 제어 신호가 도 7B에 도시된다. 조광 신호가 램프(ramp) 신호보다 더 큰 경우 내부 PWM 신호는 출력을 온 및 오프로 스위칭하기 위해 내부적으로 사용된다. 따라서, 조광 전압이 5 볼트에 있는 경우, 출력은 전체 시간 동안 펄스 폭 변조되고, 그리고 제로(0) 볼트에 있는 경우, 출력은 항상 오프이다. 도 7B는 딤(dim) 입력이 0.2 볼트와 5 볼트 사이의 대략 중간쯤 즉, 대략 2.5 볼트에 있는 상황을 보여주고 그리고 이 조광 입력, 출력은 버스트 내에서 대략 반 시간 펄스화되고 그리고 다른 반 시간에서 로우 출력은 하이 이고 하이 출력은 로우이며, 이것은 램프가 오프인 것을 의미한다. 이것은 결과적으로 램프가 버스트 내에서 펄스화 되는 경우 그리고 램프가 오프인 경우 시간의 평균화로 인해 램프의 조광된 레벨이 된다. 앞서 설명된 바와 같이, 만약 조광 레벨이 5 볼트에서 유지된다면, 출력은 전 시간 펄스화 된다. 만약 조광 레벨이 제로 볼트에 있다면, 램프(ramp)는 언제나 조광 레벨 위에 있게 되고 따라서 출력은 언제나 오프이다, 즉 램프는 오프이다.

이 직접 회로는 또한 도 7A에 도시된 바와 같이 PWM 조광 모드를 지원한다. 이 모드에서, 도 7A에 도시된 바와 같은 CR 입력은, 예시된 실시예 두 볼트에서, 고정된 레벨 입력을 제공받는다. 따라서, 커패시터 CR은 CR 입력에 연결되지 않고 대신에 2 볼트 레벨이 CR 입력에 제공된다. 그러한 연결에서, PWM 조광 제어 신호는 DIM 단자에 직접 공급될 수 있다. PWM 조광 제어 신호는 DIM으로 명명되어 도 7A에서 도시된다. 이 PWM 제어 신호는 50% 듀티 싸이클을 갖는다. 보이는 바와 같 이, DIM 레벨이 오프 즉, 0 볼트인 경우, 로우 출력은 모두 하이가 되어 부트스트랩 커패시터를 VB1으로부터 VS1까지 그리고 VB2로부터 VS2까지 충전한다. 도 7A의 PWM 조광 제어 신호의 온 기간 동안에, 출력은 정상적으로 온 및 오프로 펄스화된다. 따라서 이것은 버스트 조광 기능성을 제공한다.

버스트 조광 싸이클의 오프 기간 동안, 즉 CR 램프(ramp)가 DIM을 초과하는하는 경우, LO1 및 LO2 출력은 모두 하이 인데, 이것은 양쪽 부트스트랩 커패시터 상에 풀 충전(full charge)을 유지하기 위함이다.

도 8 및 도 9는 본 발명에 따른 회로의 다른 두 개의 실시예를 도시한다. 도 8은 풀 브리지 출력 단을 사용하는 회로를 도시하고 그리고 도 9는 하프 브리지 출력 단을 도시한다. 더욱이, 도 8 및 도 9는 슬레이브 모드의 동작을 보여준다. 도 8에서, MODE 입력이 보이는 바와 같이 VCC에 연결되는 경우, VCO 회로는 스위치(44)(도 10 참조)를 통해 비활성화되고 그래서 핀 CT는 집적 회로의 오실레이터를 통해 충전도 방전도 되지 않는다. 슬레이브 모드에서, LO 및 HO 출력은, 마스터로서 구성되는 또 다른 집적 회로의 DT 핀에서의 SYNC 출력으로부터, 직접 구동된다. 마스터 회로의 DT로부터의 이 신호는 슬레이브의 CT 핀(SYNC IN)에 직접 공급되고, 이것은 도 8에 도시된 바와 같이 연결된 CT 커패시터를 가지지 않는다.

하프 브리지 회로를 보여주는 도 9를 참조하여, 단자 VCO는 다시 VCC에 연결된다. VCO 회로는 비활성화되고 그래서 CT는 집적 회로의 내부 전류 소스를 통해 충전도 방전도 되지 않는다. 슬레이브 모드에서, LO 및 HO 출력은 마스터로서 구성되는 또 다른 집적 회로로부터 제공되는 SYNC 출력으로부터 직접 구동된다. 이 신 호는 도 9에서 보이는 바와 같이 슬레이브의 CT 핀에 직접 공급된다. IC가 마스터로서 기능하는 경우에(이 경우 VCO는 VCC에 묶이지 않는다), 단자 SYNC는 출력을 제공한다.

이러한 방식에서, 많은 슬레이브 안정기 회로는 하나의 마스터에 연결될 수 있고 그래서 많은 램프로 구성된 시스템이 서로에게 락(lock)된 위상 및 주파수에서 동작할 수 있다. 위상은 마스터로부터 180°시프트 될 수 있다. 그러나, 스위칭 전이(transitions)는 모두 동시에 발생하기 때문에, 이것은 램프 내에서 가시적 불안정성의 원인이 될 수 있는 안정기들 사이에서의 어떠한 간섭을 피한다.

CCFL 및 EEFL 램프는 추운 경우 발화하기 위해 더 높은 전압을 필요로 한다. 점화 동안 과전압이 발생하는 경우, 안정기와 사용자를 보호하기 위해 셔트 다운 되기 전에, 안정기는 여전히 어떤 시간의 기간 동안(일반적으로 1초에서 1½ 초) 램프에 높은 전압을 공급한다. 따라서, 본 발명은 SD 단자 상에 프로그램 가능한 지연 래치된 셔트 다운 특징을 통합한다.

만약 출력이 개방 회로인 경우 즉, 램프가 연결되지 않은 경우, 매우 많은 전압이 출력에서 발달한다. 이것은 예를 들어 도 4에서 보이는 바와 같이 트랜지스터 T1 상의 보조 권선 A와 다이오드 D1을 경유하여 R1 및 C1에 의해 필터링 되는 감지 네트워크를 통해 SD 핀에 다시 공급된다. 도 5에서, 피드백 전압은 커패시터 CRES1과 CRES2 사이에서 발달되고 그리고 정류기 다이오드 D1에 다시 공급된다. 개방 회로 조건 동안 스레시홀드 전압 예를 들어 2 볼트를 초과하는 전압이 과전압 조건동안 SD 핀에서 발생되도록 컴포넌트들이 선택된다. 이것은 SD 핀에 연결된 비 교기(48)의 출력에 연결된 트랜지스터(49)를 턴 오프하고, 커패시터 CD(도 4 및 도 5 참조)가 전류 소스(51)를 통해 충전하기 시작하도록 한다. 만약 SD에서의 전압이 2 볼트 이하로 떨어진다면, 트랜지스터(49)가 턴온될 때, 커패시터 CD는 0 볼트로 다시 방전된다. 만약 CD 커패시터 전압이 5 볼트에 도달하기에 충분히 오랫동안 SD가 2 볼트 이상에서 머무른 다면, 그러면 집적 회로는 셔트 다운 되고 폴트 모드로 들어간다. 셔트 다운 지연 시간은 커패시터 CD의 값에 의해 프로그램된다. 따라서, 만약 과전압 조건이 커패시터 CD에 의해 설정된 지연 시간보다 더 오랫동안 지속 된다면, 회로는 위험한 과전압으로부터 보호된다.

본 발명에 따라서, 램프 파워는 CS 핀으로부터 피드백을 통해 제어된다. 도 1, 도 4 및 도 5에 도시된 바와 같이, 하프 브리지에서의 전류는 CS 단자에서 모니터링(monitoring) 되고 그래서 동작 동안, 너무 많은 파워가 램프에 공급된다면, 집적 회로는 오실레이터 주파수를 증가시킴으로써 보상할 수 있고 그럼으로써 전류를 감소시킨다. 도 1에서, 전류는 저항기 RCS를 통해 감지된다. 도 4에서, 전류는 트랜스포머 T2에 의해 감지되며, 그 출력은 감지 저항기 RCS 양단에 제공된다. 도 5에서, 전류는 저항기 RL 양단에서 감지된다. CS 단자 전압이 소정의 스레시홀드(예시된 실시예에서는 1.2 볼트)를 초과하는 매 싸이클 마다, 소량의 전류가 트랜지스터(61)를 통해 단자 VCO로부터 끌어 내져 VCO 전압을 감소시키고 그리고 따라서 VCO 주파수를 증가시킨다. 이것은 도 10에서의 비교기(60)의 동작에 의해 일어나고 이 비교기는 단자 CS에 연결된다. 이것은 또한 도 2의 회로에서 단자 CS에 연결된 비교기(60)의 동작에 의해 일어난다. 최대 VCO 전압(도 10의 예시된 실시예에 서는 4 볼트)은 안정기 동작을 최소 주파수에 설정하고 그리고 0 볼트의 최소 VCO 전압은 동작 주파수를 최대에 설정한다. 따라서, 주파수가 증가되는 경우, 파워 출력은 감소된다. 이것은 램프가 오버드라이브되는 것을 방지하여 수명 감소를 방지한다.

더욱이, DT 핀에서 공급된 출력은 슬레이브 모드에서 구성된 추가적 안정기들이 마스터 안정기의 오실레이터로부터 동작할 수 있도록 하여, 다수의 램프들을 구동할 수 있는 안정기 배열을 실현할 수 있게 한다. 핀 DT로부터 핀 CT까지의 저항기 RDT는 데드 타임을 설정한다.

동작 주파수 및 데드 타임은 다음으로서 결정된다.

여기서 V_vco = 4 V, 즉 점화 램프(ramp)가 완료되고 R_MAX가 오실레이터에 더 이상 영향을 미치지 않을 때. 점화 램프(ramp)의 시작에서의 최대 주파수는 다음으로 주어진다.

(LO1, LO2, HO1 및 HO2에서의) 출력 드라이브 신호의 온 타임은 다음으로 주어진다.

그리고 데드 타임은 다음으로 계산된다

비록 본 발명이 특별한 실시예와 관련되어 설명되었지만, 다른 많은 변형과 수정 및 다른 사용이 본 발명의 기술분야에서 숙련된 자들에게는 명백하다. 따라서, 본 발명은 상세한 설명에서의 특정 개시에 의해 한정되지 않으며, 단지 첨부되는 특허청구범위에 의해 한정된다.

Claims

적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로에 있어서,

제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와;

하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로와, 상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며; 그리고

상기 드라이버 회로를 구동하도록 조광 입력 신호에 응답하고 그래서 상기 드라이버 회로가 상기 펄스화된 드라이브 신호들을 버스트들 내에 제공하고 그럼으로써 상기 조광 입력 신호의 레벨에 따라 상기 램프를 조광하도록 하는 조광 제어 회로를 포함하고, 상기 조광 제어 회로는 상기 제 1 오실레이터 회로로부터의 상기 펄스화된 신호들이 상기 드라이버 회로에 제공되는 때를 제어함으로써 상기 펄스화된 드라이브 신호들의 상기 버스트들의 지속시간을 제어하는 버스트 제어 신호를 발생하는 버스트 제어 발생 회로를 포함하는 것을 특징으로 하는 안정기 제어 집적 회로.
적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로에 있어서,

제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와;

하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로와, 상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며;

상기 드라이버 회로를 구동하도록 조광 입력 신호에 응답하고 그래서 상기 드라이버 회로가 상기 펄스화된 드라이브 신호들을 버스트들 내에 제공하고 그럼으로써 상기 조광 입력 신호의 레벨에 따라 상기 램프를 조광하도록 하는 조광 제어 회로를 포함하며, 상기 조광 제어 회로는,

상기 제 1 오실레이팅 신호의 주파수보다 실질적으로 더 작은 주파수에서 제 2 오실레이팅 신호를 생산하는 제 2 오실레이터 회로와; 그리고

상기 제 2 오실레이팅 신호를 상기 조광 입력에 비교하고 그리고 버스트 제어 신호를 발생시켜 상기 제 1 오실레이터 회로로부터의 상기 펄스화된 신호들이 상기 드라이버 회로에 제공되는 때를 제어함으로써 상기 펄스화된 드라이브 신호들의 상기 버스트들의 지속시간을 제어하는 비교기 회로를 포함하는 것을 특징으로 하는 안정기 제어 집적 회로.
제 2 항에 있어서,

상기 제 2 오실레이팅 신호는 램프(ramp) 신호를 포함하고 그리고 상기 조광 입력은 가변 DC 레벨을 포함하는 것을 특징으로 하는 안정기 제어 집적 회로.
제 3 항에 있어서,

상기 램프(ramp) 신호의 주파수는 외부 커패시터에 의해 결정되는 것을 특징으로 하는 안정기 제어 집적 회로.
제 2 항에 있어서,

상기 조광 제어 회로는 상기 버스트들을 생산하도록 동작하고 그래서 상기 조광 입력이 듀티 싸이클을 갖는 펄스 폭 변조된 신호를 수신하도록 하며, 그리고 여기서 상기 제 2 오실레이터 회로는 외부 커패시터에 연결가능한 외부 단자를 가지며, 그리고 여기서 만약 고정된 DC 레벨이 상기 외부 단자에 제공된다면, 상기 펄스화된 드라이브 신호들의 상기 버스트들의 지속시간은 상기 펄스 폭 변조된 신호의 상기 듀티 싸이클의 상기 고정된 DC 레벨에 대한 관계에 의해 결정되는 것을 특징으로 하는 안정기 제어 집적 회로.
제 5 항에 있어서,

상기 버스트들은 상기 펄스 폭 변조된 신호의 온 주기 동안 제공되는 것을 특징으로 하는 안정기 제어 집적 회로.
제 1 항에 있어서,

상기 드라이버 회로는 제 2 하프 브리지 구성 내에 연결된 제 3 및 제 4 트랜지스터들을 더 구동하며, 그럼으로써 상기 제 1, 제 2, 제 3 및 제 4 트랜지스터들은 풀 브리지 구성 내에 연결되는 것을 특징으로 하는 안정기 제어 집적 회로.
제 1 항에 있어서,

상기 제 1 및 제 2 트랜지스터들 사이의 스위치드 노드에 연결된 적어도 하나의 부트스트랩 커패시터를 더 포함하고, 그리고 여기서 로우 사이드 트랜지스터로서 기능하는 상기 제 1 및 제 2 트랜지스터들 중 하나의 트랜지스터는 버스트들 사이의 오프 기간 동안 턴온 되어 상기 부트스트랩 커패시터의 충전을 확실하게 하는 것을 특징으로 하는 안정기 제어 집적 회로.
적어도 하나의 가스 방전 램프를 구동하는 제 1 안정기 회로의 안정기 제어 집적 회로에 있어서,

제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와;

하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로와,

상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 출력 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며; 그리고

상기 집적 회로가 마스터 회로 또는 슬레이브 회로로서 동작하는지를 결정하기 위한 모드 신호에 응답하는 모드 입력을 포함하여 구성되며, 그럼으로써 제 1 모드에서는 상기 제 1 오실레이터 회로가 활성화되고 그리고 상기 드라이버 회로를 구동하기 위한 상기 제 1 오실레이팅 신호를 생산하고 그리고 적어도 하나의 다른 안정기 회로를 구동할 수 있는 출력 신호를 생산하고 그래서 상기 적어도 하나의 다른 안정기 회로 내의 출력 트랜지스터 스위칭 전이가 상기 제 1 안정기 회로의 출력 트랜지스터 스위칭 전이와 동기화되도록 하고, 그리고 그럼으로써 제 2 모드에서는 상기 제 1 안정기 회로가 슬레이브로 동작하고 그럼으로써 상기 제 1 오실레이터 회로는 비활성화되고 그리고 상기 드라이버 회로는 또 다른 안정기 회로로부터의 오실레이팅 신호에 응답하고 그래서 상기 제 1 안정기 회로의 상기 출력 트랜지스터 스위칭 전이가 상기 다른 안정기 회로의 상기 출력 트랜지스터 스위칭 전이와 동기화되도록 하는 것을 특징으로 하는 안정기 제어 집적 회로.
제 9 항에 있어서,

상기 제 1 및 다른 안정기 회로의 상기 출력 트랜지스터 스위칭 전이는 위상이 같게 동기화되거나 또는 180°위상이 다르게 동기화되는 것을 특징으로 하는 안 정기 제어 집적 회로.
제 9 항에 있어서,

상기 드라이버 회로는 제 2 하프 브리지 구성 내에 연결된 제 3 및 제 4 트랜지스터들을 더 구동하며, 그럼으로써 상기 제 1, 제 2, 제 3 및 제 4 트랜지스터들은 풀 브리지 구성 내에 연결되는 것을 특징으로 하는 안정기 제어 집적 회로.
적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로에 있어서,

제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와;

하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하는 드라이버 회로를 포함하여 구성되며,

상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며;

상기 적어도 하나의 램프를 포함하는 출력 회로로부터의 전압 피드백 신호에 응답하는 셔트 다운 회로를 더 포함하여 구성되며, 여기서 피드백 전압은 상기 적어도 하나의 램프 양단 전압과 관련되고, 그리고 여기서 만약 상기 전압이 스레시홀드를 넘는다면, 상기 셔트 다운 회로는 상기 드라이버 회로를 디스에이블시켜 상기 펄스화된 드라이브 신호들을 제공할 수 없게 하고,

상기 전압 피드백 신호에 응답하는 타이밍 회로를 더 포함하여 구성되며, 그 럼으로써 상기 전압은, 상기 드라이버 회로를 디스에이블 시켜 상기 펄스화된 드라이브 신호들을 제공할 수 없도록, 소정의 시간 동안 상기 스레시홀드를 초과해야 하는 것을 특징으로 하는 안정기 제어 집적 회로.
제 12 항에 있어서,

상기 셔트 다운 회로는 상기 전압 피드백 신호를 수신하는 셔트 다운 입력을 포함하고, 상기 셔트 다운 입력은 기준 전압에 연결된 제 2 입력을 갖는 비교기의 제 1 입력에 공급되고 그리고 상기 기준 전압과의 비교에 근거하여 출력을 제공하고,

상기 비교기 출력에 의해 제어되는 스위치를 더 포함하며, 상기 스위치는 타이밍 커패시터에 연결되고 그리고 상기 피드백 전압이 상기 스레시홀드 이상의 전압을 지시할 때 상기 커패시터가 충전하게 하고 그리고 여기서 상기 커패시터는 상기 드라이버 회로를 디스에이블시키도록 소정의 레벨 이상으로 충전해야 하는 것을 특징으로 하는 안정기 제어 집적 회로.
제 13 항에 있어서,

만약 상기 셔트 다운 입력이 레벨 이하에 머물러 있다면 그럼으로써 상기 전압이 상기 스레시홀드 이하이면, 상기 스위치는 상기 타이밍 커패시터를 방전 상태에서 유지시키고 그래서 상기 드라이버 회로는 상기 펄스화된 드라이브 신호들을 생산하도록 인에이블된 상태에 있는 것을 특징으로 하는 안정기 제어 집적 회로.
제 12 항에 있어서,

상기 드라이버 회로는 제 2 하프 브리지 구성 내에 연결된 제 3 및 제 4 트랜지스터들을 더 구동하며, 그럼으로써 상기 제 1, 제 2, 제 3 및 제 4 트랜지스터들은 풀 브리지 구성 내에 연결되는 것을 특징으로 하는 안정기 제어 집적 회로.
적어도 하나의 가스 방전 램프를 구동하는 안정기 제어 집적 회로에 있어서,

제 1 오실레이팅 신호를 생산하는 제 1 오실레이터 회로와;

하프 브리지 구성 내에 연결된 제 1 및 제 2 출력 트랜지스터들을 구동하고 그리고 상기 적어도 하나의 가스 방전 램프를 포함하는 램프 출력 회로를 구동하는 드라이버 회로를 포함하여 구성되며,

상기 드라이버 회로는 상기 제 1 오실레이팅 신호로부터 유도된 펄스화된 신호들을 제공받아 상기 제 1 및 제 2 트랜지스터들을 구동하기 위해 펄스화된 드라이브 신호들을 발생시키며;

전류 감지 입력을 더 포함하여 구성되며, 그럼으로써 만약 상기 램프 출력 회로 내의 전류로부터 발달되는 상기 전류 감지 입력에서의 전압이 스레시홀드를 넘는다면, 상기 제 1 오실레이터 회로의 주파수는, 상기 펄스화된 드라이브 신호들의 주파수를 증가시키고 그럼으로써 상기 램프 출력 회로에 제공되는 파워를 감소시키도록, 증가되는 것을 특징으로 하는 안정기 제어 집적 회로.
제 16 항에 있어서,

상기 제 1 오실레이터 회로는 VCO 입력을 갖는 전압 제어 오실레이터를 포함하며, 여기서 전압은 상기 오실레이터 주파수를 제어하도록 제공되고, 그리고 여기서 상기 전류 감지 입력은 전류 감지 비교 회로에 연결되어, VCO 입력 전압을 감소시키고 그럼으로써 오실레이션 주파수를 증가시키도록, 상기 VCO 입력으로부터 전류를 끌어내는 것을 특징으로 하는 안정기 제어 집적 회로.
제 16 항에 있어서,

상기 전류 감지 비교 회로는 상기 전류 감지 입력에 연결된 제 1 입력과 기준 전압에 연결된 제 2 입력을 갖는 비교기를 포함하며, 그리고 그럼으로써 상기 비교기는 스위치에 연결된 출력을 갖으며, 상기 스위치는 상기 비교기 출력에 의해 제어되어 상기 VCO 입력 전압을 감소시켜 상기 오실레이션 주파수를 증가시키는 것을 특징으로 하는 안정기 제어 집적 회로.
제 16 항에 있어서,

상기 드라이버 회로는 제 2 하프 브리지 구성 내에 연결된 제 3 및 제 4 트랜지스터들을 더 구동하며, 그럼으로써 상기 제 1, 제 2, 제 3 및 제 4 트랜지스터들은 풀 브리지 구성 내에 연결되는 것을 특징으로 하는 안정기 제어 집적 회로.