JP2006156953A - 窒化物半導体素子及びその製造方法 - Google Patents

Abstract

【課題】 クラックの発生を防ぎ、かつ層厚の均一性が高く、表面が平坦な窒化物半導体の多層膜を備え、高い歩留まりで電流リークのない窒化物半導体素子を提供することである。
【解決手段】 窒化物半導体素子は、窒化物半導体基板の表面に形成された又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域１０２を含む加工基板１００と、加工基板１００上に最初に成膜される窒化物半導体下地層１０３を含む、窒化物半導体の多層膜からなる窒化物半導体多層膜１０１とを備え、窒化物半導体下地層１０３が、ＧａＮを組成に含む化合物である構成とする。
【選択図】 図２

Description

本発明は、基板上に掘り込み領域を有する窒化物半導体素子及びその製造方法に関するものである。

現在、ＧａＮ、ＡｌＮ、ＩｎＮおよびそれらの混晶に代表される窒化物半導体材料により、紫外から可視領域で発振する半導体レーザ素子が試作されている。基板には、ＧａＮ基板が用いられることが多く、各研究機関において精力的に研究されている。現在、半導体レーザ素子の歩留まり（例えば、１ウェハーから何個良品が得られるかの割合）は非常に低く、コストダウン等のためにも改善の必要性が高い。この歩留まりを低下させている原因の一つとして、クラックの発生が挙げられる。例えば、特許文献１に、加工基板を用い、半導体膜成長後の表面に平坦化されていない窪みを形成することでクラックを低減できることが記されている。
特開２００２−２４６６９８号公報

しかしながら、上記で示された加工基板を用い、その基板上に窒化物半導体層をＭＯＣＶＤ（Metalorganic Chemical Vapor Deposition）等の成長法で成長させた半導体レーザ素子を作製した場合、クラックの発生に関しては、その抑制効果が見られたものの、大きな歩留まりの向上はみられなかった。歩留まりが大きく改善しなかった原因を解析した結果、窒化物半導体層上に窪みを残すと、基板面内での層厚の不均一性が顕著化し、さらには表面の平坦性が悪化することが分かった。層厚の均一性が悪化することにより、レーザチップ毎の特性が異なってしまい、良品規格内の特性を満たす素子が減少していた。つまり、歩留まりの向上には、クラック発生の低減はもちろんのこと、層厚の均一性や表面の平坦性も同時に向上させる必要があることが分かった。

また、窪みにより平坦性が悪化した表面に電極パッドを作製すると、その窪みを通じて電流リークが発生し、レーザの正常な電流−電圧（Ｉ−Ｖ）特性が得られないことも分かった。基本的に窪み上には、ＳｉＯ₂などの絶縁膜を形成し、その上に電極パッドを作り込むが、窪みなどの平坦でない領域が表面に存在すると、その上の絶縁膜が均一に成膜されない。絶縁膜を解析した結果、そこには小さなクラックや孔（ピット）が発生している領域や絶縁膜が非常に薄い領域が多く生じていることが確認された。そして、この不均一な絶縁膜が電流リークを発生する原因となっていることが分かった。

そこで本発明は、クラックの発生を防ぎ、かつ層厚の均一性が高く、表面が平坦な窒化物半導体の多層膜を備え、高い歩留まりで電流リークのない窒化物半導体素子を提供することを目的とする。またその製造方法を提供することも目的とする。

上記目的を達成するために本発明は、掘り込み領域を有する加工基板に、最初に成膜する窒化物半導体下地層にＧａＮを組成に含む化合物を用いることを特徴とする。

この構成により、クラックの発生が防がれるとともに、後で成膜される窒化物半導体多層膜の層厚の均一性が高く、表面が平坦となる。

なお、窒化物半導体下地層の層厚は０．５μｍ以下であることが好ましい。そして、窒化物半導体多層膜の層厚の総和に対する窒化物半導体下地層の層厚の割合が１５％以下であることが望ましい。また、掘り込み領域の上端の側壁面に対する法線と、掘り込み領域以外の表面に対する法線とのなす角が６０°よりも大きいことが望ましい。さらに、掘り込み領域の幅は１μｍ以上であることが好ましく、掘り込み領域の周期は０．１ｍｍ以上４ｍｍ以下であることが好ましい。

また、上記の窒化物半導体下地層にＧａＮを組成に含む化合物を用いる場合、窒化物半導体多層膜の層厚の総和を４μｍ以下とすると、掘り込み領域の深さは１μｍ以上２０μｍ以下であることが好ましく、掘り込み領域の幅は１μｍ以上であることが好ましい。

このとき、表面粗さが許容範囲（３００Å以下）となり、特性のばらつきが少なく、長寿命の素子が得られる。

本発明によると、掘り込み領域を有する加工基板を作製し、この加工基板上に最初に窒化物半導体下地層を成膜することにより、クラックの発生を防ぐとともに、基板面内での層厚の均一性が高く、平坦性が良好な表面を得ることができる。その結果、良品規格内の特性を満たす素子が多く得られ、歩留まりを向上させることができる。

以下に、本明細書で使用する用語の定義を記す。加工基板とは、表面に凹状の掘り込み領域が形成された窒化物半導体基板、または表面に凹状の掘り込み領域が形成された窒化物半導体層を表面に有する窒化物半導体基板以外の基板（例えば、サファイア基板、ＳｉＣ基板、Ｓｉ基板、ＧａＡｓ基板等）を指す。

窒化物半導体基板とは、少なくともＡｌ_xＧａ_yＩｎ_zＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）で構成された基板である。さらに、窒化物半導体基板は、その構成成分である窒素元素の約２０％以下が、Ａｓ、ＰおよびＳｂの元素群のうち少なくともいずれかの元素で置換されていても構わない。また、窒化物半導体基板は、ｎ型もしくはｐ型のドーパント等の不純物が添加されていても構わない。不純物としては、Ｃｌ、Ｏ、Ｓ、Ｓｅ、Ｔｅ、Ｃ、Ｓｉ、Ｇｅ、Ｚｎ、Ｃｄ、ＭｇおよびＢｅ等を用いることができる。その不純物の総添加量は５×１０¹⁶／ｃｍ³以上５×１０²⁰／ｃｍ³以下が好ましい。窒化物半導体基板がｎ型導電性を有するための不純物は、前記不純物群のうち、Ｓｉ、Ｇｅ、Ｏ、Ｓｅ、Ｃｌのいずれかが特に好ましい。

また、加工基板上に成長した窒化物半導体の多層膜を窒化物半導体多層膜と呼ぶ。そして、窒化物半導体多層膜とは、少なくともＡｌ_xＧａ_yＩｎ_zＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）で構成された層である。なお、窒化物半導体多層膜は、その構成成分である窒素元素の約２０％以下が、Ａｓ、ＰおよびＳｂの元素群のうち少なくともいずれかの元素で置換されていても構わない。また、窒化物半導体多層膜は、ｎ型もしくはｐ型のドーパント等の不純物が添加されていても構わない。不純物としては、Ｃｌ、Ｏ、Ｓ、Ｓｅ、Ｔｅ、Ｃ、Ｓｉ、Ｇｅ、Ｚｎ、Ｃｄ、ＭｇおよびＢｅ等を用いることができる。その不純物の総添加量は５×１０¹⁶／ｃｍ³以上５×１０²⁰／ｃｍ³以下が好ましい。窒化物半導体多層膜がｎ型導電性を有するための不純物は、前記不純物群のうち、Ｓｉ、Ｇｅ、Ｓ、Ｓｅ、Ｔｅのいずれかが特に好ましく、ｐ型導電性を有するための不純物はＭｇ、Ｃｄ、Ｂｅのいずれかが特に好ましい。

また、窒化物半導体多層膜のうち、加工基板上に最初に成膜される窒化物半導体層を窒化物半導体下地層と呼ぶ。窒化物半導体下地層としては、ＧａＮをはじめ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓなどを用いることができる。

また、活性層とは、井戸層もしくは井戸層と障壁層から構成された層の総称を指す。例えば、単一量子井戸構造の活性層は、１つの井戸層のみから構成されるか、あるいは、障壁層／井戸層／障壁層から構成される。また、多重量子井戸構造の活性層は複数の井戸層と複数の障壁層から構成される。

なお、結晶の面や方位を示す指数が負の場合、絶対値の上に横線を付して表記するのが結晶学の決まりであるが、本明細書では、そのような表記ができないため、絶対値の前に負号「−」を付して負の指数を表す。以下に、本発明の実施形態を記す。

（掘り込み領域の形成方法）
図１（ａ）は窒化物半導体多層膜が積層された加工基板の掘り込み領域周辺の概略斜視図であり、図１（ｂ）は図１（ａ）のＡ−Ａ線断面図である。１００が加工基板、１０１が窒化物半導体多層膜、１０２が掘り込み領域である。

本実施形態においては、表面がＣ面（０００１）である窒化物半導体基板を使用した。まず、窒化物半導体基板の全面にＳｉＯ₂等（不図示）を膜厚が１μｍとなるようにスパッタ蒸着する。なお、ＳｉＯ₂等の成膜方法は、他に、Electron Beａm蒸着、プラズマＣＶＤ法などを用いてもよい。

次に、一般的なフォトリソ工程により、レジストで[１−１００]方向に幅（図１（ｂ）中のＷ）が５μｍ、周期（図１（ｂ）中のＴ）が２５０μｍのストライプ状のウィンドウを形成する。この周期Ｔは半導体レーザチップの幅に依存し、チップの幅を２００μｍとしたい場合は周期Ｔを２００μｍとすればよい。その後、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）法、もしくはＲＩＥ（Reactive Ion Etching）法などにより、ＳｉＯ₂をエッチングし、幅Ｗが５μｍの窒化物半導体基板の表面を露出させることにより窒化物半導体基板を掘り込むためのＳｉＯ₂のマスクを形成する。その後、窒化物半導体基板をエッチングして掘り込み領域１０２を形成する。この掘り込み領域が形成された窒化物半導体基板を加工基板１００と呼ぶ。

エッチングにより形成された加工基板１００の掘り込み領域１０２の深さ（図１（ｂ）中のＤ）は、例えば５μｍとすることができる。ここで、掘り込み領域１０２の深さＤは、２μｍ以上、２０μｍ以下が好ましい。深さＤが２μｍ未満の場合、掘り込み領域１０２が窒化物半導体多層膜１０１により埋まってしまうことがある。掘り込み領域１０２が埋まるとクラックが発生したり、層厚の面内均一性が悪化するなどの問題が生じる。但し、窒化物半導体多層膜１０１の層厚の総和が４μｍ以下である場合は、深さＤが１μｍ以上、２μｍ以下の範囲においてもクラックを防止し、平坦性を維持することができる。一方、深さＤが２０μｍより大きい場合、フォトリソ工程や研磨工程において問題が生じる。例えば、フォトリソ工程においては、レジストの厚さが加工基板１００の表面上で均一になりにくく、感光が不十分である領域はレジスト残りの問題が生じることがある。また、研磨工程においては、ウェハーをチップ分割するため研磨して１００μｍ程度まで薄くする際に割れが生じてしまうことがある。

また、掘り込み領域１０２の幅Ｗは１μｍ以上が好ましい。１μｍ未満になると、窒化物半導体多層膜１０１を成長させたときに掘り込み領域１０２が完全に埋まってしまう。これは掘り込み領域１０２の両側から成長してきた窒化物半導体多層膜１０１が掘り込み領域の上端でブリッジ状になり、掘り込み領域１０２上で会合するためである。掘り込み領域１０２が埋まるとクラックが発生したり、層厚の面内均一性が悪化するなどの問題が生じる。

ここで、掘り込み領域１０２は、いわゆるラテラル（横方向）成長の効果により、基板から結晶成長膜に伸びる欠陥密度を削減する目的で基板に掘り込み領域を設ける技術とは全く異なっている。ラテラル成長の場合、横方向成長による効果を得るために、掘り込み領域の間隔は、通常形成させられる層の膜厚程度以下であり、最大限溝の間隔を広げたとしても、その３倍程度以下である。

一方、本発明の掘り込み領域１０２は、このような目的で設けられたものではなく、クラックを防止する目的で設けるものである。その間隔（周期）は、窒化物半導体素子の幅程度のオーダであって、０．１ｍｍ程度が最小値である。更に、ただ掘り込み領域１０２を形成しただけでは、平坦性が著しく悪化する。その間隔（周期）の最大値は４ｍｍ以下が好ましい。４ｍｍより大きい間隔（周期）をおいた場合、膜中に内在する格子歪み、熱膨張係数の違いからくる歪みを有効に開放することが出来ずクラックが生じる。このため、掘り込み領域１０２の間隔（周期）は０．１ｍｍ以上４ｍｍ以下が好ましい。

そしてエッチング後、ＨＦなどのエッチャントによりＳｉＯ₂を完全に除去して窒化物半導体多層膜１０１を成長する前の基板処理を終了する。

上記では、ＳｉＯ₂および窒化物半導体基板のエッチング方法は、気相エッチングを用いたが、液相のエッチャントを用いてエッチングを行ってもよい。また、エッチングによる掘り込みは、窒化物半導体基板上に一度ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等の窒化物半導体層を成長させた後に行っても構わない。つまり、まず窒化物半導体層の成長を行い、次に掘り込み領域１０２を形成し、その後、窒化物半導体多層膜１０１を成長させてもよい。

また、窒化物半導体基板以外の基板（例えば、サファイア基板、ＳｉＣ基板、Ｓｉ基板、ＧａＡｓ基板等）を用いる場合も、基板上に一度ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＩｎＡｌＧａＮ等の窒化物半導体層を成長させた後に掘り込み領域１０２を形成し、その後、窒化物半導体多層膜１０１を成長させればよい。

（窒化物半導体多層膜のエピタキシャル成長）
図２（ａ）は窒化物半導体素子の正面図であり、図２（ｂ）は図２（ａ）の上面図である。図３は、図２のＢ部分の断面図である。図３を参照して、半導体レーザ素子の作製方法について解説する。

まずＭＯＣＶＤ装置を用いて、Ｖ族原料のＮＨ₃とＩＩＩ族原料のＴＭＧａ（トリメチルガリウム）またはＴＥＧａ（トリエチルガリウム）に、ドーパント原料としてのシラン（ＳｉＨ₄）を加え、加工基板１００に、基板温度１１００℃で、膜厚が０．２μｍのｎ型の下地ＧａＮ層１０３を形成する。下地ＧａＮ層１０３は窒化物半導体下地層の一例である。窒化物半導体下地層としては、他に、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓなどを用いることができる。

次に、基板温度を１０５０℃とし、ＴＭＡｌ（トリメチルアルミニウム）またはＴＥＡｌ（トリエチルアルミニウム）のＩＩＩ族原料を用いて、３層のｎ型のクラッド層を成長させる。それらの構成は下地ＧａＮ層１０３側から順に、２．３μｍ厚のｎ型Ａｌ_0.05Ｇａ_0.95Ｎクラッド層１０４、０．２μｍ厚のｎ型Ａｌ_0.08Ｇａ_0.92Ｎクラッド層１０５、０．１μｍ厚のｎ型Ａｌ_0.05Ｇａ_0.95Ｎクラッド層１０６である。そして、ｎ型不純物としてＳｉを５×１０¹⁷〜１×１０¹⁹／ｃｍ³添加する。

続いて、ｎ型ＧａＮ光ガイド層（Ｓｉ不純物濃度１×１０¹⁶〜１×１０¹⁸／ｃｍ³）１０７を０．２μｍ成長させる。

その後、基板温度を８００℃に下げ、３周期の、厚さ４ｎｍのＩｎ_0.1Ｇａ_0.9Ｎ井戸層と厚さ８ｎｍのＩｎ_0.01Ｇａ_0.99Ｎ障壁層からなる活性層（多重量子井戸構造）１０８を、障壁層／井戸層／障壁層／井戸層／障壁層／井戸層／障壁層の順序で成長させる。障壁層と井戸層、または井戸層と障壁層との間に、１秒以上１８０秒以内の成長中断を実施すると、各層の平坦性が向上し、発光半値幅が減少するので好ましい。その際、ＳｉＨ₄は、障壁層または障壁層と井戸層の両方に任意に添加していない。

活性層１０８にＡｓを添加する場合は、ＡｓＨ₃（アルシン）またはＴＢＡｓ（ターシャリブチルアルシン）を、活性層１０８にＰを添加する場合は、ＰＨ₃（ホスフィン）またはＴＢＰ（ターシャリブチルホスフィン）を、活性層１０８にＳｂを添加する場合は、ＴＭＳｂ（トリメチルアンチモン）またはＴＥＳｂ（トリエチルアンチモン）を、それぞれ原料に用いるとよい。なお、活性層１０８を形成する際、Ｎ原料として、ＮＨ₃以外にＮ₂Ｈ₄（ヒドラジン）、Ｃ₂Ｎ₂Ｈ₈（ジメチルヒドラジン）あるいはＮを含む有機原料を用いても構わない。

次に、基板温度を再び１０００℃まで上昇させて、厚さ０.０２μｍのｐ型Ａｌ_0.2Ｇａ_0.8Ｎキャリアブロック層１０９、０．０２μｍのｐ型ＧａＮ光ガイド層１１０、０．５μｍのｐ型Ａｌ_0.05Ｇａ_0.95Ｎクラッド層１１１、および０．１μｍのｐ型ＧａＮコンタクト層１１２を順次成長させる。ｐ型不純物として原料にＥｔＣＰ₂Ｍｇ（ビスエチルシクロペンタジエニルマグネシウム）を用い、Ｍｇを１×１０¹⁸〜２×１０²⁰／ｃｍ³で添加する。ｐ型ＧａＮコンタクト層１１２のｐ型不純物濃度は、ｐ電極１１３の方向に向かって高くなるようにすることが好ましい。これにより、ｐ電極１１３形成によるコンタクト抵抗が低減する。また、ｐ型不純物であるＭｇの活性化を妨げているｐ型層中の残留水素を除去するために、ｐ型層成長中に微量の酸素を混入させてもよい。

上記のようにして作製した窒化物半導体多層膜１０１の各層厚の総和は３．５８μｍである。なお窒化物半導体多層膜１０１は、下地ＧａＮ層１０３、ｎ型Ａｌ_0.05Ｇａ_0.95Ｎクラッド層１０４、ｎ型Ａｌ_0.08Ｇａ_0.92Ｎクラッド層１０５、ｎ型Ａｌ_0.05Ｇａ_0.95Ｎクラッド層１０６、ｎ型ＧａＮ光ガイド層１０７、活性層１０８、ｐ型Ａｌ_0.2Ｇａ_0.8Ｎキャリアブロック層１０９、ｐ型ＧａＮ光ガイド層１１０、ｐ型Ａｌ_0.05Ｇａ_0.95Ｎクラッド層１１１、及びｐ型ＧａＮコンタクト層１１２から構成される。

ｐ型ＧａＮコンタクト層１１２を成長させた後は、ＭＯＣＶＤ装置のリアクター内を全て窒素キャリアガスとＮＨ₃に替えて、６０℃／分で温度を降下させる。基板温度が８００℃になった時点で、ＮＨ₃の供給を停止し、５分間その基板温度で待機してから、室温まで降下させる。ここでの基板の保持温度は６５０℃から９００℃の間が好ましく、待機時間は、３分以上１０分以下が好ましい。また、温度の降下速度は、３０℃／分以上が好ましい。

このようにして作製された窒化物半導体多層膜１０１をラマン測定によって評価した結果、ＭＯＣＶＤ装置からのウェハー取り出し後のｐ型化アニールを実行しなくても、成長後すでにｐ型化の特性が示されていた（Ｍｇが活性化していた）。また、ｐ電極１１３形成によるコンタクト抵抗も低下していた。なお、上記手法に加えて従来のｐ型化アニールを組み合わせると、Ｍｇの活性化率がより向上して好ましい。

上記の実施形態では、活性層１０８は、障壁層で始まり障壁層で終わる構成であるが、井戸層で始まり井戸層で終わる構成であってもよい。また、井戸層の層数は、前述の３層に限らず、１０層以下であれば閾値電流密度が低く、室温連続発振が可能である。特に２層以上６層以下のとき閾値電流密度が低く好ましい。さらに上記した活性層１０８に、Ａｌを含有するようにしてもよい。また、ここでは活性層１０８をなす井戸層と障壁層の両層に不純物としてＳｉを添加しなかったが、不純物を添加しても構わない。Ｓｉのような不純物を活性層１０８に添加すると発光強度が強くなる傾向にある。このような不純物としては、Ｓｉ以外に、Ｏ、Ｃ、Ｇｅ、ＺｎおよびＭｇのうちのいずれか、またはこれらの２以上を組み合わせて用いることができる。また、不純物の添加量の総和は、約１×１０¹⁷〜８×１０¹⁸／ｃｍ³が好ましい。さらに、不純物を添加する層は井戸層と障壁層の両層に限らず、片方の層のみに不純物を添加してもよい。

なお、ｐ型Ａｌ_0.2Ｇａ_0.8Ｎキャリアブロック層１０９は、この組成以外であっても構わない。Ｉｎを添加したＡｌＧａＮとすれば、より低温での成長でｐ型化するので、結晶成長時に活性層１０８が受けるダメージを低減することができて好ましい。なお、キャリアブロック層１０９自体が無くても構わないが、これを設けた方が閾値電流密度は低い。これは、キャリアブロック層１０９が活性層１０８にキャリアを閉じ込める働きがあるからである。キャリアブロック層１０９のＡｌ組成比は、高くなる程キャリアの閉じ込めが強くなって好ましい。また、キャリアの閉じ込めが保持される程度までＡｌ組成比を小さくすれば、キャリアブロック層１０９内のキャリア移動度が大きくなり電気抵抗が低くなって好ましい。

また上記の実施形態では、ｎ型クラッド層１０４〜１０６とｐ型クラッド層１１１にＡｌ_0.05Ｇａ_0.95ＮとＡｌ_0.08Ｇａ_0.92Ｎ結晶を用いたが、Ａｌの組成比が０．０５と０．０８以外のＡｌＧａＮ結晶であっても構わない。Ａｌの混晶比が高くなると活性層１０８とのエネルギーギャップ差及び屈折率差が大きくなり、キャリアや光が活性層１０８に効率良く閉じ込められ、レーザ発振閾値電流密度を低減することができる。また、キャリアおよび光の閉じ込めが保持される程度までＡｌ組成比を小さくすれば、クラッド層１０４〜１０６でのキャリア移動度が大きくなり、素子の動作電圧を低くすることができる。

また上記の実施形態では、ｎ型ＡｌＧａＮクラッド層１０４〜１０６は３層構造としたので、垂直横モードの単峰化と光閉じ込め効率が増し、レーザの光学特性の向上とレーザ閾値電流密度の低減が図れた。ただし、ｎ型ＡｌＧａＮクラッド層は３層に限らず、単層でもそれ以上の層数でも何ら問題はない。また、クラッド層は、上記ではＡｌＧａＮの３元混晶としたが、ＡｌＩｎＧａＮ、ＡｌＧａＮＰ、ＡｌＧａＮＡｓ等の４元混晶であってもよい。さらに、ｐ型クラッド層１１０は、電気抵抗を低減するために、ｐ型ＡｌＧａＮ層とｐ型ＧａＮ層からなる超格子構造、ｐ型ＡｌＧａＮ層とｐ型ＡｌＧａＮ層からなる超格子構造、またはｐ型ＡｌＧａＮ層とｐ型ＩｎＧａＮ層からなる超格子構造を有していてもよい。

（窒化物半導体多層膜の特性）
本実施形態で作製した窒化物半導体多層膜１０１には、クラックは見られなかった。更に面内の表面平坦性を触針型の段差計を用いて測定した。図４に、窒化物半導体多層膜１０１の［１−１００］方向の表面平坦性を測定した結果を示す。その結果、測定した６００μｍの範囲で表面粗さ（Ｒａ）が１００Å以下であり、凹凸が極めて小さい平坦な表面が得られた。また、基板全面においても詳細にＲａを測定した結果、同様に平坦な表面であった。

さらに、ＳＥＭ（Scanning Electron Microscope）を用いて窒化物半導体多層膜１０１の各層厚それぞれの基板面内分布を測定した結果、ばらつきの指標である標準偏差の大きさが、最大でも５％以内と小さかった。すなわち、基板面内の各層厚が均一な多層膜であることが分かった。

（素子化プロセス）
続いて、加工基板１００上に窒化物半導体多層膜１０１が積層されたウェハーをＭＯＣＶＤ装置から取り出して、窒化物半導体素子チップに加工するプロセス工程を説明する。

まず、レーザ光導波領域となるリッジストライプ部１１４を形成する。これは、エピウェハー表面側より、ｐ型クラッド層１１１の途中または下端までを、ストライプ状の部分を残してエッチングすることにより行う。ここで、ストライプ幅は１〜３μｍ、好ましくは１．３〜２μｍとする。その後、リッジストライプ部１１４以外の部分に絶縁膜１１５を形成する。ここで、絶縁膜１１５としてはＡｌＧａＮを用いることができる。エッチングされずに残ったｐ型ＧａＮコンタクト層１１２は露出しているので、この部分および絶縁膜１１５上に、ｐ電極１１３をＰｄ／Ｍｏ／Ａｕの順序で蒸着して形成する。

絶縁膜１１５としては上記以外に珪素、チタン、ジルコニア、タンタル、アルミニウム等の酸化物もしくは窒化物を用いることもでき、ｐ電極（２１６）の材料としては他に、Ｐｄ／Ｐｔ／Ａｕ、Ｐｄ／Ａｕ、またはＮｉ／Ａｕのいずれかを用いても構わない。

さらに、エピウェハー裏面側（窒化物半導体基板面）を研磨することにより、ウェハーの厚さを８０〜２００μｍに調整し、後でウェハーの分割を行いやすいようにする。ｎ電極１１６は、加工基板１００の裏側にＨｆ／Ａｌの順序で形成した。ｎ電極１１６の材料としては他に、Ｈｆ／Ａｌ／Ｍｏ／Ａｕ、Ｈｆ／Ａｌ／Ｐｔ／Ａｕ、Ｈｆ／Ａｌ／Ｗ／Ａｕ、Ｈｆ／Ａｕ、Ｈｆ／Ｍｏ／Ａｕや、これらのうちのＨｆをＴｉ、Ｚｒに置き換えたものを用いても構わない。

最後に、エピウェハーを、リッジストライプ方向に対して垂直方向に劈開し、共振器長６００μｍのファブリ・ペロー共振器を作製する。なお、共振器長は２５０μｍから１０００μｍが好ましい。この工程により、ウェハーは個々の窒化物半導体素子が横に連なったバー状の形態となる。リッジストライプ部１１４が＜１−１００＞方向に沿って形成された窒化物半導体素子の共振器端面は、窒化物半導体結晶の｛１−１００｝面である。なお、端面で帰還させる手法以外に、内部に回折格子を設けて帰還させるＤＦＢ（Distributed Feedback）、外部に回折格子を設けて帰還させるＤＢＲ（Distributed Bragg Reflector）を用いても構わない。

ファブリ・ペロー共振器の共振器端面を形成した後、この端面に約８０％の反射率を有するＳｉＯ₂とＴｉＯ₂の誘電体膜を交互に蒸着し、誘電体多層反射膜（不図示）を形成する。なお、誘電多層反射膜は他の誘電体材料で形成しても構わない。さらにこの後、バーを個々の素子に分割することで、図２の窒化物半導体素子を得る。素子の中央にレーザ光導波領域（リッジストライプ部１１４）を配置し、素子の横幅は２５０μｍとする。

（窒化物半導体素子の特性）
この窒化物半導体素子は、実験により、発振波長４０５±２ｎｍ、レーザ出力６０ｍＷ、雰囲気温度７０℃の条件の下、レーザ発振寿命５０００時間以上が達成された。また、凹凸の小さな平坦な表面が得られること、および、窒化物半導体多層膜１０１の各層厚の基板面内均一性が高いことにより、素子毎の特性のばらつきが少なく、高い信頼性を持つことが分かった。その結果、良品規格外の特性の素子が減少し、歩留まりが改善された。

（表面平坦性とクラック発生との関係）
掘り込み領域１０２の深さＤと幅Ｗに対し、下地ＧａＮ層１０３の層厚を変化させた場合の表面平坦性とクラック発生との関係について説明する。図５に、下地ＧａＮ層１０３の厚みのみを０〜２．０μｍまで変化させた場合の窒化物半導体多層膜１０１の表面粗さについての結果を示す。

ここで、素子特性のばらつき、および、素子の寿命に対する表面粗さの大きさの許容可能な範囲は、３００Å以下であることが以前からの実験結果で判っている。この３００Åという厚さは、ｐ型層の厚みが０．６２μｍの場合、素子全体の厚みのおよそ５％の大きさに相当する。また、表面粗さが５％であることは、各層厚（ここでは、ｐ型層の厚み）にも同等なばらつきがあることを意味する。ｐ型層の厚みのばらつきは、レーザの特性に最も影響を与える。電流狭窄構造であるリッジストライプ部１１４を作り込む際に、ｐ型層のうち２μｍ幅のみをリッジストライプ部１１４として残し、他の領域はＩＣＰ等の気相エッチング法を用いてエッチングする。レーザの特性に最も影響を与えるのがリッジストライプ部１１４の高さ、つまり、活性層１０８からエッチング領域までの距離であることがわかっているので、基板面内の場所によりｐ型層の厚みが異なれば、レーザの特性も変わってしまう。したがって、表面粗さが大きいと歩留まりが低下する原因となるばかりか、素子の寿命にも悪い影響を与える。

図５より、表面粗さが３００Å以下となるのは下地ＧａＮ層１０３の厚みが０．５μｍ以下の場合であることがわかる。したがって、本発明に用いる下地ＧａＮ層１０３の厚みは０．５μｍ以下が好ましい。なお、窒化物半導体多層膜１０１に下地ＧａＮ層１０３以外にＧａＮを含む場合、窒化物半導体多層膜１０１におけるＧａＮ層の総和が０．５μｍ以下であることが望ましい。従って、窒化物半導体多層膜１０１の層厚の総和に対する下地ＧａＮ層１０３の層厚の割合は１５％以下であることが好ましい。

そこで、下地ＧａＮ層１０３の厚みが０．５μｍより大きい場合は、図５に示すように、なぜ表面粗さが大きくなるのか、言い換えれば、なぜ大きな層厚分布が面内に存在するのか、原因の解明のため鋭意研究を行った。その結果、窒化物半導体多層膜１０１のエピタキシャル成長時に下地ＧａＮ層１０３が影響を受けるため、窒化物半導体多層膜１０１の各層厚がばらつくことがわかった。

図６（ａ）は表面の平坦性が良い窒化物半導体多層膜１０１を有する加工基板１００の断面図であり、図６（ｂ）は表面の平坦性が悪い窒化物半導体多層膜１０１を有する加工基板１００の断面図である。図１と図６を参照して、窒化物半導体多層膜１０１の各層厚のばらつきが生じる成長メカニズムのモデルについて詳述する。

窒化物半導体多層膜１０１の各層厚のばらつきが大きくなる場合は、図１に示される掘り込み領域１０２以外の窒化物半導体多層膜１０１の表面１１７に対する法線［０００１］と、掘り込み領域１０２の上端の側壁面１０２ａに対する法線Ｒとのなす角θが６０°より小さいときであった。この場合、図６（ｂ）に示すように、表面１１７の窒化物半導体多層膜１０１が掘り込み領域１０２へ流れ込んでいた。この流れ込みは、窒化物半導体多層膜１０１のエピタキシャル成長時に、表面１１７に到達した原料（主にＧａ）が表面マイグレーションにより、掘り込み領域１０２へ流出しやすくなったために起こったものである。

図７に、下地ＧａＮ層１０３の厚みが１．０μｍのときの窒化物半導体多層膜１０１の［１−１００］方向の表面平坦性を測定した結果を示す。その結果、段差の最も高い部分と、最も低い部分の高低差は３００ｎｍもあり、非常に凹凸が大きい表面であった。

また、窒化物半導体多層膜１０１の基板面内の層厚ばらつきを反射膜厚計により評価した。ここでは、反射膜厚計で得られた反射ピークプロファイルを高速フーリエ変換（ＦＦＴ）し、各層間で最も屈折率差が大きいｐ型ＡｌＧａＮキャリアブロック層１０９とｐ型ＧａＮ光ガイド層１１０との界面からの反射ピークを元にｐ型層の厚みの基板面内分布を評価した。ここで、ｐ型層の厚みとは、ｐ型ＧａＮ光ガイド層１１０、ｐ型ＡｌＧａＮクラッド層１１１、および、ｐ型ＧａＮコンタクト層１１２の３層の総和である。その結果、下地ＧａＮ層１０３の厚みが０．５μｍより大きいとき、基板面内の層厚のばらつき（標準偏差）の大きさも５％以上あることがわかった。

さらに、ＳＥＭにより掘り込み領域１０２での成長の様子を詳細に観察した。図１と図８を参照して説明する。図８は下地ＧａＮ層１０３が０．５μｍ以下の窒化物半導体多層膜１０１を有する加工基板１００の断面図である。図８より、下地ＧａＮ層１０３が０．５μｍ以下のとき、表面１１７の平坦な領域Ｙに対し、掘り込み領域１０２の上端が厚みＨ分だけ厚くなっているのがわかる。厚みＨは０．２〜１．５μｍの厚みである。

またこの場合、図１に示される掘り込み領域１０２以外の窒化物半導体多層膜１０１の表面１１７に対する法線［０００１］と、掘り込み領域１０２の上端の側壁面１０２ａに対する法線Ｒとのなす角θが６０°より大きかった。この角θが６０°となる面は、（１１−２２）面に相当するものと考えられる。本実施形態においては、角θは８０°であった。角θは６０°よりも大きければよいが、８０°以上が好ましい。これは、角θが６０°より大きいほど、流れ込みが起こりやすい（１１−２２）面が出現しにくいためである。

（成長モードのモデル）
以上の結果より、掘り込み領域１０２を形成した加工基板１００を用いた成長モードのモデルを説明する。原料ガスを流して成長を始めると、Ｇａ原料が表面に到達する。その後、表面をマイグレーション（表面拡散）して、エネルギー的に安定なサイトにくると、膜に取り込まれる。これを繰り返すことにより膜が形成されていく。この時、下地ＧａＮ層１０３が０．５μｍ以上の厚さになると、図６（ｂ）の様に、Ｇａ原子がマイグレーションして表面１１７から、掘り込み領域１０２に向かってＧａ原料が流れ込む。この流れ込みに関しては、掘り込みプロセスの不均一性等の様々な理由により、[１１−２０]方向のＧａ原子の流れ込みが非常に不均一となる。このため、流れ込みが起こる領域と、流れ込みが起きにくい領域が混在することになる。

掘り込み領域１０２への流れ込みが生じた場合、表面１１７の膜厚は原料効率の関係から薄くなる。逆に流れ込みにくい場合は、表面１１７の膜厚は厚くなる。このため、平坦性が悪化することになる。つまり、この流れ込みを抑制することにより、平坦性を向上することができる。流れ込みを抑制する成長方法の一つに、掘り込み領域１０２の上端領域で下地ＧａＮ層１０３の成長速度を相対的に大きくして、Ｇａ原料の掘り込み領域１０２へ流れ込みを防ぐ障壁（図８の厚みＨ）を形成すると層厚の均一化に効果がある。この障壁が形成されるのは、上述したように、下地ＧａＮ層１０３の層厚が０．５μｍ以下のときである。

また上述したように、掘り込み領域１０２の間隔は０．１ｍｍ以上４ｍｍ以下が好ましい。また、下地ＧａＮ層１０３の層厚は０．５μｍ以下であることが好ましい。そして、窒化物半導体多層膜１０１の総和に対する下地ＧａＮ層１０３の層厚は１５％以下であることが好ましい。また角θは６０°よりも大きければよいが、８０°以上が好ましい。さらに、掘り込み領域１０２の深さＤは、２μｍ以上、２０μｍ以下が好ましく、掘り込み領域１０２の幅Ｗは１μｍ以上が好ましい。

本発明の窒化物半導体素子は、レーザ素子をはじめ、発光素子、受光素子などに広く適用でき、光ディスク記録再生装置、レーザプリンタ、バーコードリーダ、プロジェクタ、表示装置などに利用できる。

（ａ）は窒化物半導体多層膜が積層された加工基板の掘り込み領域周辺の概略斜視図であり、（ｂ）は（ａ）のＡ−Ａ線断面図である。 （ａ）は窒化物半導体素子の正面図であり、（ｂ）は（ａ）の上面図である。 は、図２のＢ部分の断面図である。 は、窒化物半導体多層膜の［１−１００］方向の表面平坦性を測定した結果を示す図である。 は、下地ＧａＮ層の厚みのみを変化させた場合の窒化物半導体多層膜の表面粗さを示す図である。 （ａ）は表面の平坦性が良い窒化物半導体多層膜を有する加工基板の断面図であり、（ｂ）は表面の平坦性が悪い窒化物半導体多層膜を有する加工基板の断面図である。 は、下地ＧａＮ層の厚みが１．０μｍのときの窒化物半導体多層膜の［１−１００］方向の表面平坦性を測定した結果を示す図である。 は、下地ＧａＮ層が０．５μｍ以下の窒化物半導体多層膜を有する加工基板の断面図である。

符号の説明

１００ 加工基板
１０１ 窒化物半導体多層膜
１０２ 掘り込み領域
１０２ａ 掘り込み領域の上端の側壁面
１０３ 下地ＧａＮ層（窒化物半導体下地層）
１１７ 掘り込み領域以外の表面
Ｄ 掘り込み領域の深さ
Ｗ 掘り込み領域の幅
Ｔ 掘り込み領域の周期

Claims (11)

1. 窒化物半導体基板の表面に形成された又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域を含む加工基板と、該加工基板上に最初に成膜される窒化物半導体下地層を含む、窒化物半導体の多層膜からなる窒化物半導体多層膜とを備えた窒化物半導体素子において、
   前記窒化物半導体下地層が、ＧａＮを組成に含む化合物であることを特徴とする窒化物半導体素子。
2. 前記窒化物半導体下地層の層厚が０．５μｍ以下であることを特徴とする請求項１記載の窒化物半導体素子。
3. 前記窒化物半導体多層膜の層厚の総和に対する前記窒化物半導体下地層の層厚の割合が１５％以下であることを特徴とする請求項１又は２記載の窒化物半導体素子。
4. 前記掘り込み領域の上端の側壁面に対する法線と、前記掘り込み領域以外の表面に対する法線とのなす角が６０°よりも大きいことを特徴とする請求項１〜３のいずれかに記載の窒化物半導体素子。
5. 前記掘り込み領域の深さが、２μｍ以上２０μｍ以下であることを特徴とする請求項１〜４のいずれかに記載の窒化物半導体素子。
6. 前記掘り込み領域の幅が、１μｍ以上であることを特徴とする請求項１〜５のいずれかに記載の窒化物半導体素子。
7. 前記掘り込み領域の周期が、０．１ｍｍ以上４ｍｍ以下であることを特徴とする請求項１〜６のいずれかに記載の窒化物半導体素子。
8. 窒化物半導体基板の表面に又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域を含む加工基板を準備し、
   該加工基板上に、ＧａＮを組成に含む化合物である窒化物半導体下地層を最初に成膜することを特徴とする窒化物半導体素子の製造方法。
9. 窒化物半導体基板の表面に形成された又は窒化物半導体基板以外の基板上に成長した窒化物半導体層の表面に形成された凹状の掘り込み領域を含む加工基板と、該加工基板上に最初に成膜される窒化物半導体下地層を含む、窒化物半導体の多層膜からなる窒化物半導体多層膜とを備えた窒化物半導体素子において、
   前記窒化物半導体下地層が、ＧａＮを組成に含む化合物であり、前記窒化物半導体多層膜の層厚の総和が４μｍ以下であることを特徴とする窒化物半導体素子。
10. 前記掘り込み領域の深さが、１μｍ以上２０μｍ以下であることを特徴とする請求項９記載の窒化物半導体素子。
11. 前記掘り込み領域の幅が、１μｍ以上であることを特徴とする請求項９又は１０記載の窒化物半導体素子。

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