JP2006146233A - プラズマディスプレイ装置及びその駆動方法 - Google Patents

Abstract

【課題】高温環境下で安定した放電を行い、１つ以上の走査タイプで走査してドライバ集積回路の電気的ダメージを防止するプラズマディスプレイ装置及びその駆動方法を提供する。
【解決手段】プラズマディスプレイ装置は、複数の走査電極と、複数の維持電極と、走査電極及び維持電極に交差する複数のデータ電極と、を備えるPDPと、サブフィールドでは、アドレス期間中に、走査電極を走査する順序の異なるいずれかの走査タイプで走査電極を走査し、１つの走査タイプに対応してデータパルスをデータ電極に印加し、アドレス期間以後の維持期間中に、走査電極または維持電極に印加される維持パルスのうち最後の維持パルスの印加時点と、次サブフィールドのリセット期間中に走査電極に印加されるリセットパルスの印加時点との時間差を、２つの維持パルスの印加時点との時間差よりもさらに長くする制御部とを含む。
【選択図】図９ａ

Description

本発明は、プラズマ表示装置に係り、特に、複数の走査タイプのうちいずれかの走査タイプで走査電極を走査し、走査電極または維持電極に印加される維持パルスのうち最後の維持パルスを制御するプラズマディスプレイ装置及びその駆動方法に関する。

一般に、プラズマディスプレイパネルは、前面基板と背面基板との間に形成された隔壁が１つの単位セルをなし、各セル内にはネオン（Ｎｅ）、ヘリウム（Ｈｅ）またはネオン及びヘリウムの混合ガス（Ｎｅ＋Ｈｅ）のような主放電気体と、少量のキセノンを含む不活性ガスとが充填されている。高周波電圧によって放電が行われると、不活性ガスは真空紫外線を発生させ、隔壁間に形成された蛍光体を発光させて画像を実現する。このようなプラズマディスプレイパネルは薄くて軽いので、次世代表示装置として脚光を浴びている。

図１は、一般的なプラズマディスプレイパネルの構造を示す図である。
図１に示すように、プラズマディスプレイパネルは、画像が表示される表示面としての前面基板ガラス１０１上に対をなす走査電極１０２及び維持電極１０３よりなる複数の維持電極対が配列された前面基板１００と、背面を形成する背面ガラス１１１上に複数の維持電極対と交差する方向に複数のアドレス電極１１３が配列された背面基板１１０と、を備える。前面基板１００と背面基板１１０は、一定の間隔をおいて平行に配置される。

前面基板１００は、一つの放電セルで相互放電を起こしかつセルの発光を維持するための走査電極１０２及び維持電極１０３を備える。この走査電極１０２及びサステイン電極１０３のそれぞれは、透明なインジウムスズ酸化物（ＩＴＯ）よりなる透明電極ａと、金属よりなるバス電極ｂとからなる。前記走査電極１０２及び維持電極１０３は放電電流を制限し、電極対間を絶縁する１以上の上部誘電体層１０４によって覆われる。上部誘電体層１０４上に、放電条件を容易に実現するための酸化マグネシウム（ＭｇＯ）が蒸着された保護層１０５が形成される。

背面基板１１０には、複数の放電空間、すなわち放電セルを形成するためのストライプタイプ（またはウェルタイプ）の隔壁１１２が並列に配列される。また、アドレス放電を行い真空紫外線を発生させる複数のアドレス電極１１３が、隔壁１１２に対して並んで配置される。背面基板１１０の上面にはサステイン放電時に画像を表示するための可視光を放出するＲ，Ｇ，Ｂ蛍光体１１４が塗布される。アドレス電極１１３と蛍光体１１４との間には、アドレス電極１１３を保護するための下部誘電体層１１５が形成される。

このような構造のプラズマディスプレイパネルは、電極がマトリックス状に形成される。 これを図２を参照して説明すると、次のとおりである。
図２は、従来の３電極交流面放電型プラズマディスプレイパネル（以下、「ＰＤＰ」という）の電極配置を概略的に示す。

図２を参照すれば、従来の３電極交流面放電型ＰＤＰは、上板に形成された走査電極Ｙ１〜Ｙｎ及び維持電極Ｚと、下板に形成されて走査電極Ｙ１〜Ｙｎ及び維持電極Ｚと直交するアドレス電極Ｘ１〜Ｘｍと、を備える。
走査電極Ｙ１〜Ｙｎ、維持電極Ｚ及びアドレス電極Ｘ１〜Ｘｍの交差部には、赤色、緑及び青色のうちいずれか１つを表示するための放電セル２００がマトリックス状に配置される。

走査電極Ｙ１〜Ｙｎと維持電極Ｚが形成された上板上に、図示しない誘電体層とＭｇＯ保護層が積層される。
隣接した放電セル２００間に光学的、電気的混乱を防止するための隔壁が、アドレス電極Ｘ１〜Ｘｍを形成した下板上に形成する。下板と隔壁表面には、紫外線によって励起されて可視光を放出する蛍光体が形成される。

このようなＰＤＰの上板と下板との間に設けられた放電空間には、Ｈｅ＋Ｘｅ、Ｎｅ＋Ｘｅ、Ｈｅ＋Ｘｅ＋Ｎｅのような不活性混合ガスが注入される。
このようなプラズマディスプレイ装置における画像階調を実現する方法は、図３のとおりである。

図３は、従来のプラズマディスプレイ装置の画像階調を実現する方法を示す図である。
図３に示すように、従来のプラズマディスプレイ装置における画像階調の表現方法では、１フレームを発光回数の異なる複数のサブフィールドに分け、さらに各サブフィールドを放電セルを初期化するさせるためのリセット期間（ＲＰＤ）と、放電するセルを選択するためのアドレス期間（ＡＰＤ）と、放電回数によって階調を実現するサステイン期間（ＳＰＤ）と分けられる。例えば、２５６階調で画像を表示しようとする場合、１／６０秒に該当するフレーム期間（１６．６７ｍｓ）は、８つのサブフィールド（ＳＦ１〜ＳＦ８）に分けられ、さらに８つのサブフィールド（ＳＦ１〜ＳＦ８）のそれぞれは、リセット期間とアドレス期間とサステイン期間とに分けられる。

各サブフィールドのリセット期間及びアドレス期間は、各サブフィールド毎に同一である。放電するセルを選択するためのアドレス放電は、アドレス電極と走査電極の透明電極との間の電圧差により生じる。維持期間は、図３に示すように、各サブフィールドで２ⁿ（ただし、ｎ＝０，１，２，３，４，５，６，７）の割合で増加する。このように各サブフィールドで維持期間が変わるので、各サブフィールドの維持期間、すなわち維持放電回数を調節することにより画像の階調を表現する。

図４は、プラズマディスプレイパネルの等価キャパシタンスＣについて説明するための図である。
図４を参照すれば、プラズマディスプレイパネルの等価キャパシタンスＣは、Ｘ１データ電極とＸ２データ電極間等のデータ電極間の等価キャパシタンスＣｍ１と、Ｘ１データ電極とＹ１走査電極間等のデータ電極と走査電極間の等価キャパシタンスＣｍ２と、Ｘ１データ電極とＺ１維持電極間等のデータ電極と維持電極間の等価キャパシタンスＣｍ２と、を含む。

一方、アドレス期間で走査電極Ｙに走査パルスを印加して走査電極Ｙを駆動するための、走査ドライブ集積回路等のドライブ集積回路と、アドレス期間でデータ電極Ｘにデータパルスを印加してデータ電極Ｘを駆動するための、データドライバ集積回路等のドライブ集積回路とに含まれるスイッチング素子の動作により、走査電極Ｙまたはデータ電極Ｘに印加される電圧の状態が変わることから、等価キャパシタンスＣｍ１と等価キャパシタンスＣｍ２によって発生した変位電流(displacement current)Ｉｄが、データ電極Ｘを介してデータドライバ集積回路に流れる。

上記のように、プラズマディスプレイパネルの等価キャパシタンスが増加すれば、データドライバ集積回路に流れる変位電流Ｉｄ量が増加し、データドライバ集積回路のスイッチング回数が増加すれば、変位電流Ｉｄ量が増加する。このとき、前記データドライバ集積回路のスイッチング回数は入力される映像データによって変わる。

特に、映像データが論理値１と０を繰り返すなどの特定のパターンである場合、データドライバ集積回路に流れる変位電流量が過剰になり、このため、データドライバー集積回路が焼ききれてしまうなどの電気的ダメージを被るという問題点がある。

図５は、通常のプラズマディスプレイパネルの駆動波形の一例を示す波形図であり、図６ａ〜図６ｅは、図５の如き駆動波形によって変わる放電セル内の壁電荷分布を段階的に示す図である。
図５の駆動波形について図６ａ〜図６ｅの壁電荷分布に関連付けて説明する。

図５を参照すれば、それぞれのサブフィールドＳＦｎ−１，ＳＦｎは、全画面の放電セルを初期化するためのリセット期間ＲＰと、放電セルを選択するためのアドレス期間ＡＰと、選択済み放電セルの放電を維持させるための維持期間ＳＰと、放電セル内の壁電荷を消去するための消去期間ＥＰと、を含む。

ｎ−１番目サブフィールドＳＦｎ−１の消去期間ＥＰには、維持電極Ｚに消去ランプ波形ＥＲＲが印加される。この消去期間ＥＰにおいて、走査電極Ｙとアドレス電極Ｘには、０Ｖが印加される。消去ランプ波形ＥＲＲは、電圧が０Ｖから正の維持電圧Ｖｓまで次第に立ち上がる正ランプ波形である。この消去ランプ波形ＥＲＲによって維持放電が生じたオンセル(on-cells)内で、走査電極Ｙと維持電極Ｚとの間で消去放電が起こる。この消去放電によってオンセル内の壁電荷が消去される。その結果、各放電セルは、消去期間ＥＰの直後に図６ａのような壁電荷分布を有するようになる。

ｎ番目サブフィールドＳＦｎが始まるリセット期間ＲＰのセットアップ期間ＳＵには、すべての走査電極Ｙに正ランプ波形ＰＲが印加され、維持電極Ｚとアドレス電極Ｘに、０Ｖが印加される。セットアップ期間ＵＰの正ランプ波形ＰＲにより、走査電極Ｙ上の電圧は、正の維持電圧Ｖｓからそれより高いリセット電圧Ｖｒまで次第に上昇する。この正ランプ波形ＰＲにより、全画面の放電セル内で走査電極Ｙとアドレス電極Ｘとの間で、光がほとんど発生しない暗放電が発生すると共に、走査電極Ｙと維持電極Ｚとの間でも、暗放電が生じる。このような暗放電の結果、セットアップ期間ＳＵ直後に、図６ｂのように、アドレス電極Ｘと維持電極Ｚ上に、正の壁電荷が残留し、走査電極Ｙ上に、負の壁電荷が残留する。セットアップ期間ＳＵにおいて、暗放電が発生する間、走査電極Ｙと維持電極Ｚとの間のギャップ電圧(Ｖｇ)と、走査電極Ｙとアドレス電極Ｘとの間のギャップ電圧とは、放電を起こせる放電点火電圧(Ｖｆ)に近い電圧に初期化される。

セットアップ期間ＳＵに次いで、リセット期間ＲＰのセットダウン期間ＳＤにおいて、負ランプ波形ＮＲが走査電極Ｙに印加される。同時に、維持電極Ｚに、正の維持電圧Ｖｓが印加され、アドレス電極Ｘに、０Ｖが印加される。負ランプ波形ＮＲにより、走査電極Ｙ上の電圧は、正の維持電圧Ｖｓから負の消去電圧Ｖｅまで次第に低下する。この負ランプ波形ＮＲにより、全画面の放電セル内において、走査電極Ｙとアドレス電極Ｘとの間で暗放電が発生すると共に、走査電極Ｙと維持電極Ｚとの間でも暗放電が生じる。このセットダウン期間ＳＤの暗放電の結果、各放電セル内の壁電荷分布は、図６ｃのように、最適のアドレス条件に変わる。このとき、各放電セル内において、走査電極Ｙとアドレス電極Ｘ上に、アドレス放電に不要な余剰壁電荷が消去され、所定量の壁電荷が残留する。そして、維持電極Ｚ上の壁電荷は、走査電極Ｙから移動される負の壁電荷が蓄積されるにつれて、その極性が正負に変わる。リセット期間ＲＰのセットダウン期間ＳＤにおいて、暗放電が発生する間、走査電極Ｙと維持電極Ｚとの間のギャップ電圧と、走査電極Ｙとアドレス電極Ｘとの間のギャップ電圧とは、放電点火電圧Ｖｆに近づく。

アドレス期間ＡＰにおいて、負の走査パルス（−ＳＣＮＰ）が走査電極Ｙに順次に印加されると共に、その走査パルス（−ＳＣＮＰ）に同期して、アドレス電極Ｘに正のデータパルスＤＰが印加される。走査パルス（−ＳＣＮＰ）の電圧は、０Ｖやそれに近い負の走査バイアス電圧Ｖｙｂから負の走査電圧（−Ｖｙ）まで低くなる走査電圧Ｖｓｃである。データパルスＤＰの電圧は、正のデータ電圧Ｖａである。このアドレス期間ＡＰにおいて、維持電極Ｚに、正極性維持電圧Ｖｓよりも低い正のＺバイアス電圧Ｖｚｂが印加される。リセット期間ＲＰ直後に、ギャップ電圧が放電点火電圧Ｖｆ近くに調整された状態で、走査電圧Ｖｓｃとデータ電圧Ｖａが印加されるオンセル内では、走査電極Ｙとアドレス電極Ｘとの間のギャップ電圧が、放電点火電圧Ｖｆを超過することにより、その電極Ｙ，Ｘの間でアドレス放電が発生する。走査電極Ｙとアドレス電極Ｘとの間で生じる１次アドレス放電は、放電セル内のプライミング(priming)荷電粒子を発生させて、図６ｄのように走査電極Ｙと維持電極Ｚとの間における２次放電を誘導する。アドレス放電が発生したオンセル内における壁電荷分布は、図６ｅのとおりである。

一方、アドレス放電が発生しないオフセル内における壁電荷分布は、実質的に図６ｃの状態を維持する。
維持期間ＳＰには、走査電極Ｙと維持電極Ｚに正極性維持電圧Ｖｓの維持パルスＳＵＳＰが、交互に印加される。すると、アドレス放電によって選択されたオンセルは、図６ｅの壁電荷分布の助けを借りて、維持パルスＳＵＳＰ毎に走査電極Ｙと維持電極Ｚとの間で維持放電が起こる。これに対し、オフセルでは、維持期間中に放電が起こらない。これは、オフセルの壁電荷分布が図６ｃの状態に保持されて、最初の正の維持電圧Ｖｓが走査電極Ｙに印加されるとき、走査電極Ｙと維持電極Ｚとの間のギャップ電圧が、放電点火電圧Ｖｆを超過することができないからである。

ところが、従来のプラズマ表示装置は、ｎ−１番目サブフィールドＳＦｎ−１の消去期間ＥＰとｎ番目のサブフィールドＳＦｎのリセット期間ＲＰを経ながら、放電セルの初期化と壁電荷制御のために多数の放電が起きるので、暗室コントラスト値が低くなり、このため、コントラスト比が低下するという不具合がある。

また、従来のプラズマ表示装置では、ｎ−１番目サブフィールドＳＦｎ−１の消去期間ＥＰにおいて壁電荷が十分に消去できずに走査電極Ｙ上に負の壁電荷が余剰蓄積される場合、ｎ番目サブフィールドＳＦｎのセットアップ期間ＳＵにおいて、暗放電が発生しない。このようにセットアップ期間ＳＵにおいて、暗放電が正常に発生しなければ、放電セルの初期化ができなくなる。この場合、セットアップ期間中に放電を行わせるために、リセット電圧Ｖｒをさらに高める必要がある。セットアップ期間ＳＵ中に、暗放電が発生しなければ、リセット期間直後の放電セル内の条件が最適のアドレス条件にならないため、異常放電や誤放電が発生する。また、ｎ−１番目のサブフィールドＳＦｎ−１の消去期間ＥＰ直後に、走査電極Ｙ上に正の壁電荷が余剰蓄積される場合、ｎ番目のサブフィールドＳＦｎのセットアップ期間ＳＵにおいて、正のランプＰＲの開始電圧である正の維持電圧Ｖｓが走査電極Ｙに印加されるときに強い放電が生じ、このため、全セルで初期化が均一に進まない。このような問題点についても図７を参照して説明する。

図７は、図５の如き駆動波形によってプラズマディスプレイパネルが駆動されるとき、セットアップ期間で走査電極と維持電極との間の外部印加電圧と放電セル内のギャップ電圧の変化を示す図である。

図７は、セットアップ期間ＳＵにおける走査電極Ｙと維持電極Ｚ間の外部印加電圧Ｖｙｚ及び放電セル内のギャップ電圧Ｖｇを示す。図７で実線で示される外部印加電圧Ｖｙｚは、走査電極Ｙと維持電極Ｚのそれぞれに印加される外部電圧であって、維持電極Ｚに０Ｖが印加されることから、実質的に正ランプ波形ＰＲの電圧と同じである。図７において、（1）、（2）、（3）の点線は放電セル内の壁電荷によって放電ガスに形成されるギャップ電圧Ｖｇである。ギャップ電圧Ｖｇは、以前サブフィールドにおける放電発生の有無により放電セル内の壁電荷ヤングが変わるので、（1）、（2）、（3）の点線のように変わる。走査電極Ｙと維持電極Ｚ間の外部印加電圧Ｖｙｚと放電セル内の放電ガスに形成されたギャップ電圧Ｖｇとの関係は、下記の式１で表わされる。

Ｖｙｚ＝Ｖｇ＋Ｖｗ 式１

図７の（1）のギャップ電圧Ｖｇの場合は、放電セル内で壁電荷が十分に消去されて十分に少量の壁電荷を有する場合であり、そのギャップ電圧Ｖｇは、外部印加電圧Ｖｙｚに比例して増加しており、放電点火電圧Ｖｆに到逹すると暗放電が発生する。この暗放電により、放電セル内のギャップ電圧は、放電点火電圧Ｖｆに初期化される。

図７の（2）のギャップ電圧Ｖｇの場合は、ｎ−１番目サブフィールドＳＦの消去期間ＥＰ中に放電が発生し、これにより、放電セル内の壁電荷分布において、壁電荷の極性が変わった場合である。このとき、消去期間ＥＰ直後に走査電極Ｙ上に蓄積されている壁電荷の極性は、強放電が原因で正に変わる。これは、ＰＤＰが大型である場合、放電セルの低い均一性や温度変化によって、消去ランプ波形ＥＲＲの勾配が変わることにより発生する。この場合、初期ギャップ電圧Ｖｇが、図７の（2）のように高くなり過ぎるので、セットアップ期間ＳＵ中に、正極性維持低圧Ｖｓが走査電極Ｙに印加されると共に、ギャップ電圧Ｖｇが、放電点火電圧Ｖｆを超えて強放電が生じる。この強放電のために、セットアップ期間ＳＵとセットダウン期間ＳＤにおいて、放電セルが最適のアドレス条件の壁電荷分布、すなわち、図４ｃの壁電荷分布に初期化できなくなり、よって、消えるべきオフセルでアドレス放電が発生可能になる。すなわち、リセット期間に先立つ消去期間で、消去放電が強く生じると誤放電が起こる可能性がある。

図７の（3）のギャップ電圧Ｖｇの場合は、ｎ−１番目サブフィールドＳＦの消去期間ＥＰ中に、消去放電が発生しないかまたは極めて弱くしか発生しないので、消去放電直前に生じた維持放電の結果により形成された放電セル内の壁電荷分布をそのまま保持する。具体的には、図３のように、最後の維持放電は、走査電極Ｙへの維持パルスＳＵＳＰの印加時に発生する。この最後の維持放電の結果、走査電極Ｙ上に、負の壁電荷が残留し、維持電極Ｚ上に、正の壁電荷が残留する。しかし、この壁電荷は、次のサブフィールドで初期化が正常に行われるために消去される必要があるが、消去放電が発生しないか極めて弱くしか発生しなければ、その極性をそのまま保持する。このように消去放電が発生しないか極めて弱くしか発生しない理由は、ＰＤＰで放電セルの低い均一性や温度変化により消去ランプ波形ＥＲＲの勾配が変わるからである。この場合、初期ギャップ電圧Ｖｇが、図７の（3）のように極めて低い負の電圧を有するため、セットアップ期間において、正ランプ波形ＰＲがリセット電圧Ｖｒまで立ち上がるとしても、放電セル内のギャップ電圧Ｖｇが放電点火電圧Ｖｆに到逹しないので、セットアップ期間ＳＵとセットダウン期間ＳＤにおいて、暗放電は起こらない。その結果、リセット期間に先立つ消去期間において、消去放電が発生するか極めて弱くしか発生しない場合、初期化が正常に行われないことから、誤放電や異常放電が発生する。

図７の（2）のような場合にギャップ電圧Ｖｇと放電点火電圧Ｖｆの関係は、下記の式２で表わされ、図７の（3）のような場合に、ギャップ電圧Ｖｇと放電点火電圧Ｖｆの関係は、下記の式３で表わされる。

Ｖｇｉｎｉ＋Ｖｓ＞Ｖｆ 式２

Ｖｇｉｎｉ＋Ｖｒ＜Ｖｆ 式３

式中、Ｖｇｉｎｉは、図７から明らかなように、セットアップ期間ＳＵが始まる直前の初期ギャップ電圧を示す。

上記事情を考慮に入れ、消去期間ＥＰとリセット期間ＲＰで初期化を正常に行うためのギャップ電圧条件（または壁電圧条件）は、下記の式２と式３をとぢらも満たす下記の式４で表わされる。

Ｖｆ−Ｖｒ＜Ｖｇｉｎｉ＜Ｖｆ−Ｖｓ 式４

結果として、セットアップ期間ＳＵ前に、初期ギャップ電圧Ｖｇｉｎｉが式４の条件を満足しなければ、従来のプラズマ表示装置は、誤放電、ミス放電または異常放電が発生し、動作マージンが狭くなる。いわば、従来のプラズマ表示装置は、動作信頼性と動作マージンを確保するためには、消去期間ＥＰにおける消去動作が正常に行われる必要があるが、前述のように、ＰＤＰの放電セルの均一性や使用温度により異常になるおそれがある。

また、従来のプラズマ表示装置は、高温環境下で発生する余剰空間電荷とその空間電荷に活発な運動量が原因で壁電荷分布が不安定になり、このため、誤放電、ミス放電または異常放電が発生し、さらに動作マージンの狭くなるおそれがある。これを、図８ａ〜図８ｃを参照して詳しく説明する。
図８ａ〜図８ｃは、図５のような駆動波形によってプラズマディスプレイパネルが高温環境下で駆動されるときに、空間電荷とその空間電荷の挙動を示す図である。

高温環境下では、放電時に発生する空間電荷の量と運動量が室温や低温に比べて増加する。よって、ｎ−１番目のサブフィールドＳＦｎ−１の維持放電時に、多くの空間電荷が発生し、ｎ番目のサブフィールドＳＦｎのセットアップ期間ＳＵ直後にも、図８ａのように、放電空間内に活発に運動する多くの空間電荷３００が存在する。

図８ａのように活発に運動する空間電荷３００が放電空間内に存在している状態で、アドレス期間中、アドレス電極Ｘにデータ電圧Ｖａが印加され、走査電極Ｙに走査電圧−Ｖｙが印加されると、図８ｂのように、正の空間電荷３００はセットアップ期間ＳＵのセットアップ放電結果により、走査電極Ｙ上に蓄積されている負の壁電荷と再結合され、負の空間電荷３００は、セットアップ放電の結果により、アドレス電極Ｙ上に蓄積されている正の壁電荷と再結合される。

その結果、図８ｃのように、セットアップ放電により形成された走査電極Ｙ上の負の壁電荷とアドレス電極Ｘ上の正の壁電荷が消去されて、データ電圧Ｖａと走査電圧−Ｖｙがアドレス電極Ｘと走査電極Ｙに印加されるとしても、ギャップ電圧Ｖｇが放電点火電圧Ｖｆに到逹できないため、アドレス放電が起こらない。このため、図５のような駆動波形を高温環境下で用いられるＰＤＰに適用すれば、オンセルの書き込みミスがよく発生する。

図８ｄは、従来の駆動方法による駆動波形により動作するプラズマディスプレイ装置における温度による誤放電を説明するための図である。
図８ｄを参照すれば、従来の駆動方法による駆動波形により動作されるプラズマディスプレイ装置は、パネル周辺の温度が相対的に高温である場合、放電セル内の空間電荷４０１と壁電荷４００の再結合の割合が増加して、放電に参加する壁電荷の絶対量が減少することにより、誤放電が発生する。ここで、空間電荷４０１は、放電セル内の空間に存在する電荷であって、前記壁電荷４００とは異なって放電に参加しないものである。

例えば、アドレス期間で空間電荷４０１と壁電荷４００の再結合の割合が増加すれば、アドレス放電に参加する壁電荷４００の量が減少し、このため、アドレス放電が不安定になる。この場合には、アドレス順序が後の方であるほど、空間電荷４０１と壁電荷４００が再結合する時間が、十分に確保できるため、アドレス放電がさらに不安定になる。これにより、アドレス期間中にＯＮになった放電セルが、維持期間中にＯＦＦになるなどの高温誤放電が発生する。

さらに、パネル周辺の温度が相対的に高い場合に、維持期間に維持放電が発生すれば、放電時空間電荷４０１の速度が速くなり、これにより空間電荷４０１と壁電荷４００の再結合の割合が増加する。その結果、いずれか１つの維持放電以後に空間電荷４０１と壁電荷４００の再結合によって、維持放電に参加する壁電荷４００の量が減少する。このため、次の維持放電が発生しないなど高温誤放電が発生する問題点がある。

したがって、本発明は、上記事情に鑑みてなされたものであり、その目的は、高温環境下で安定した放電を行い、複数の走査タイプのうちから選ばれたいずれか１つ以上の走査タイプで走査を行うことにより、ドライバ集積回路の電気的ダメージを防止するプラズマディスプレイ装置及びその駆動方法を提供することにある。

本発明に係るプラズマディスプレイ装置は、複数の走査電極と、複数の維持電極と、前記複数の走査電極及び前記維持電極に交差する複数のデータ電極とを備えるプラズマディスプレイパネルと、
フレームのサブフィールドのうち少なくとも１つのサブフィールドでは、アドレス期間中に、前記複数の走査電極を走査する順序の異なる複数の走査タイプのうちいずれかの走査タイプで前記走査電極を走査し、前記いずれか１つの走査タイプに対応してデータパルスを前記データ電極に印加し、前記アドレス期間以後の維持期間において前記走査電極または前記維持電極に印加される維持パルスのうち最後の維持パルスの印加時点と、次のサブフィールドのリセット期間において前記走査電極に印加されるリセットパルスの印加時点との時間差を、２つの前記維持パルスの印加時点との時間差よりもさらに長くする制御部とを含むことを特徴とする。

また、複数の走査電極と、複数の維持電極と、前記複数の走査電極及び前記維持電極と交差する複数のデータ電極と、を備える本発明のプラズマディスプレイ装置駆動方法は、
フレームのサブフィールドのうち少なくとも１つのサブフィールドでは、アドレス期間中に、前記複数の走査電極を走査する順序の異なる複数の走査タイプのうちいずれかの走査タイプで前記走査電極を走査し、前記いずれか１つの走査タイプに対応してデータパルスを前記データ電極に印加し、前記アドレス期間以後の維持期間において前記走査電極または前記維持電極に印加される維持パルスのうち最後の維持パルスの印加時点と、次のサブフィールドのリセット期間において前記走査電極に印加されるリセットパルスの印加時点との時間差を、２つの前記維持パルスの印加時点との時間差よりもさらに長くすることを特徴としている。

本発明は、ノイズの発生を低減し且つ高温環境下で安定したＰＤＰ放電を実現することにより、温度による誤放電の発生を抑えることができる。

以下、添付図を参照しつつ、本発明の実施例をより詳細に説明する。
図９ａ〜図９ｂは、本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法を説明するための図である。

先に、図９ａを参照すれば、本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法は、前述したように、１フレームがリセット期間、アドレス期間及び維持期間に分けられた駆動波形でプラズマディスプレイ装置を駆動する。

リセット期間において、セットアップ期間には、走査電極Ｙに立上りランプ波形Ramp-upが印加される。この立上りランプ波形によって、全画面の放電セル内には弱い暗放電が発生する。このセットアップ放電によって、データ電極Ｘと維持電極Ｚ上に、正の壁電荷が蓄積され、走査電極Ｙ上に、負の壁電荷が蓄積される。

セットダウン期間に走査電極Ｙに立上りランプ波形が印加された後、立上りランプ波形のピーク電圧よりも低い正電圧から立ち下がり始め、接地電圧レベル以下の特定の電圧レベルまで立ち下がる立下りランプ波形Ramp-downが、放電セル内に微弱な消去放電を起こすことにより、放電セル内に形成された余剰壁電荷を充分に消去する。このセットダウン放電により、安定したデータ放電を実現するほどの壁電荷が放電セル内に均一に残留する。

アドレス期間では、走査基準電圧Ｖｓｃから立ち下がる負の走査パルスが走査電極Ｙに印加されて走査電極Ｙが走査されると共に、走査パルスに対応してデータ電極Ｘに正のデータパルスが印加される。

このような走査パルスとデータパルス間の電圧差とリセット期間に生成された壁電圧が加えられることにより、データパルスが印加される放電セル内では、アドレス放電が発生される。アドレス放電によって選択された放電セル内には、維持電圧Ｖｓの印加時に放電が発生できるほどの壁電荷が形成される。
この場合、アドレス期間で複数の走査電極Ｙを走査するとき、複数の走査電極Ｙを走査する順序の相異なる複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査する。

例えば、図９ａに示すように、複数の走査電極のうちＹ１走査電極に先に第１の走査パルスＳＰ１を印加することで、Ｙ１走査電極を走査し、その次のＹ２走査電極に第２の走査パルスＳＰ２を印加することで、Ｙ２走査電極を走査し、その次のＹ３走査電極に第３の走査パルスＳＰ３を印加することで、Ｙ３走査電極を走査する。これについては、詳しく後述する。

アドレス期間以後の維持期間では、走査電極Ｙと維持電極Ｚのうちいずれか１つ以上に維持パルスＳｕｓが交互に印加される。アドレス放電によって選択された放電セルでは、放電セル内の壁電圧と維持パルスが加えられることにより、維持パルスが印加される毎に走査電極Ｙと維持電極Ｚ間で、維持放電、すなわち表示放電が起こる。

維持期間において、フレームのサブフィールドのうち少なくとも１つのサブフィールドの維持期間では、走査電極Ｙに印加される維持パルスのうち最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に走査電極Ｙに印加されるリセットパルスの印加時点との時間差Ｗｓ１を、２つの維持パルスの印加時点との時間差よりもさらに大きくなるように設定される。

図９ａでは、最後の維持パルスＳＵＳＬが走査電極Ｙに印加される場合のみを示しているが、これとは異なって、最後の維持パルスＳＵＳＬは、維持電極Ｚにも印加することができる。
図９ａでは、最後の維持パルスＳＵＳＬの印加が終了した後に、走査電極Ｙの電圧を接地電圧レベルに保持することにより、最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に走査電極Ｙに印加されるリセットパルスの印加時点との時間差Ｗｓ１を、相対的に長くする。これとは異なり、最後の維持パルスＳＵＳＬの印加時点と、次のサブフィールドのリセット期間中に、走査電極Ｙに印加されるリセットパルスの印加時点との時間差を、他の方法で相対的に長く設定することもでき、これは、図９ｂに示されている。

図９ｂを参照すれば、最後の維持パルスＳＵＳＬのパルス幅が長くなることにより、最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に走査電極Ｙに印加されるリセットパルスの印加時点との時間差が、相対的に長くなる。
最後の維持パルスＳＵＳＬの印加時点と次サブフィールドのリセット期間で印加されるリセットパルスの印加時点との時間差を相対的に長くすることについては、以下でより詳しく説明する。

次に、上記のアドレス期間中に複数の走査電極Ｙを走査する順序の異なる複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査する方法を、より詳しく説明すする。

前記複数の走査タイプのうちいずれかの走査タイプを決める重要な要因は、映像データによる変位電流(Displacement Current：ＩＤ)の大小にあり、これを、図１０を参照して説明すると、次のとおりである。
図１０は、入力される映像データによる変位電流の大きさを説明するための図である。

図１０を参照すれば、（ａ）のように２番目の走査電極Ｙ２が走査されるとき、すなわち２番目の走査電極Ｙ２に走査パルスが印加されるとき、データ電極、例えばＸ１データ電極〜Ｘｍデータ電極には、論理値１(High)と０(Low)が交互に示される映像データが印加される。また、３番目の走査電極Ｙ３が走査されるとき、データ電極Ｘには、論理値０が維持される。論理値１は、該当データ電極Ｘにデータパルスの電圧、すなわちデータ電圧Ｖｄが印加された状態であり、論理値０は、該当データ電極に０Ｖが印加された状態、すなわちデータ電圧が印加されていない状態である。

すなわち、いずれかの走査電極Ｙ上の放電セルに論理値１と０が交互に変わる映像データが印加され、次の走査電極Ｙ上の放電セルには、論理値０が維持される映像データが印加される場合のことである。このとき、各データ電極Ｘに流れる変位電流Ｉｄは、下記の式１で表わされる。

Ｉｄ＝１／２（Ｃｍ１＋Ｃｍ２）Ｖｄ 式５

Ｉｄ：各データ電極Ｘに流れる変位電流
Ｃｍ１：データ電極Ｘ間の等価キャパシタンス
Ｃｍ２：データ電極Ｘと走査電極Ｙまたはデータ電極Ｘと維持電極Ｚ間の等価キャパシタンス
Ｖｄ：各データ電極Ｘに印加されるデータパルスの電圧

次に、（ｂ）のように２番目の走査電極Ｙ２が走査されるとき、データ電極Ｘ１〜Ｘｍには、論理値１が維持される映像データが印加される。また、３番目の走査電極Ｙ３が走査されるとき、データ電極Ｘ１〜Ｘｍには、論理値０が維持される映像データが印加される。論理値０は、前述したように、該当Ｘ電極に０Ｖが印加された状態、すなわちデータ電圧Ｖｄが印加されていない状態である。

すなわち、いずれかの走査電極Ｙ上の放電セルに１が維持される映像データが印加され、次の走査電極Ｙ上の放電セルには、論理値０が維持される映像データが印加される場合である。また、いずれかの走査電極Ｙ上の放電セルに０が維持される映像データが印加され、次の走査電極Ｙ上の放電セルには、論理値１が維持される映像データが印加される場合も同様である。このとき、各データ電極Ｘに流れる変位電流Ｉｄは、下記の式６で表わされる。

Ｉｄ＝１／２（Ｃｍ２）Ｖｄ 式６

Ｉｄ：各データ電極Ｘに流れる変位電流
Ｃｍ２：データ電極Ｘと走査電極Ｙまたはデータ電極Ｘと維持電極Ｚ間の等価キャパシタンス
Ｖｄ：各データ電極Ｘに印加されるデータパルスの電圧

次に、（ｃ）のように２番目の走査電極Ｙ２が走査されるとき、データ電極Ｘ１〜Ｘｍには、論理値１と０が交互に変わる映像データが印加される。また、３番目の走査電極Ｙ３が走査されるとき、２番目の走査電極Ｙ２上の放電セルに印加された映像データと位相が１８０°ずれるように、論理値０と１が交互に変わる映像データが印加される。

すなわち、いずれかの走査電極Ｙ上の放電セルに論理値１と０が交互に変わる映像データが印加され、次の走査電極Ｙ上の放電セルに、前記いずれかの走査電極Ｙ上の放電セルに印加された映像データと位相が１８０°ずれるように、論理値０と１が交互に変わる映像データが印加されるのである。このとき、各データ電極に流れる変位電流Ｉｄは、下記の式３で表わされる。

Ｉｄ＝１／２４（Ｃｍ１＋Ｃｍ２）Ｖｄ 式７

Ｉｄ：各データ電極Ｘに流れる変位電流
Ｃｍ２：データ電極Ｘと走査電極Ｙまたはデータ電極Ｘと維持電極Ｚ間の等価キャパシタンス
Ｖｄ：各データ電極Ｘに印加される電圧

次に、（ｄ）のように２番目の走査電極Ｙ２が走査されるとき、データ電極Ｘ１〜Ｘｍには論理値１と０が交互に変わる映像データが印加される。また、３番目の走査電極Ｙ３が走査されるとき、２番目の走査電極Ｙ２上の放電セルに印加された映像データと位相が同一になるように論理値１と０が交互に変わる映像データが印加される。

すなわち、いずれかの走査電極上の放電セルに論理値１と０が交互に変わる映像データが印加され、次の走査電極Ｙ上の放電セルには前記いずれかの走査電極Ｙ上の放電セルに印加された映像データと位相が同一になるように論理値１と０が交互に変わる映像データが印加されるのである。このとき、各データ電極Ｘに流れる変位電流Ｉｄは、下記式４で表わされる。

Ｉｄ＝０ 式８
Ｉｄ：各データ電極Ｘに流れる変位電流
Ｃｍ２：データ電極Ｘと走査電極Ｙまたはデータ電極Ｘと維持電極Ｚ間の等価キャパシタンス
Ｖｄ：各データ電極Ｘに印加される電圧

次に、（ｅ）のように２番目の走査電極Ｙ２が走査されるとき、データ電極Ｘ１〜Ｘｍには論理値０が維持される映像データが印加される。また、３番目の走査電極Ｙ３が走査されるとき、３番目の走査電極Ｙ３には、論理値０が維持される映像データが印加される。

すなわち、いずれかの走査電極Ｙ上の放電セルには、論理値０が維持される映像データが印加され、次の走査電極Ｙ上の放電セルにも、論理値０が維持される映像データが印加される。
また、いずれかの走査電極Ｙ上の放電セルには、論理値１が維持される映像データが印加され、次の走査電極Ｙ上の放電セルには、論理値１が維持される映像データが印加される場合も同様である。このとき、各データ電極Ｘに流れる変位電流Ｉｄは、下記の式９で表わされる。

Ｉｄ＝０ 式９

Ｉｄ：各データ電極Ｘに流れる変位電流
Ｃｍ２：データ電極Ｘと走査電極Ｙまたはデータ電極Ｘと維持電極Ｚ間の等価キャパシタンス
Ｖｄ：各データ電極Ｘに印加される電圧

前記式５〜式９から明らかなように、いずれかの走査電極Ｙ上の放電セルに、論理値１と０が交互に変わる映像データが印加され、次の走査電極Ｙ上の放電セルに、前記いずれかの走査電極Ｙ上の放電セルに印加された映像データと位相が１８０°ずれるように、論理値１と０が交互に変わる映像データが印加される場合、データ電極Ｘに最大の変位電流が流れる。

一方、いずれかの走査電極Ｙ上の放電セルに、論理値１と０が交互に変わる映像データが印加され、次の走査電極Ｙ上の放電セルに、前記いずれかの走査電極Ｙ上の放電セルに印加された映像データと位相が同一になるように、論理値１と０が交互に変わる映像データが印加される場合、或いはいずれかの走査電極Ｙ上の放電セルと次の走査電極Ｙ上の全放電セルに論理値０が持続する映像データが印加される場合、データ電極Ｘに最小の変位電流が流れる。

以上、図１０の説明から、図１０の（ｃ）のように相違なる論理の映像データが交互に印加される場合に最大の変位電流が流れ、この場合、データドライバー集積回路が電気的ダメージを被る可能性が最も高いということがわかる。

換言すると、いずれかのデータ電極Ｘを担当するデータドライバ集積回路の観点から、図１０の（ｃ）のような映像データは、データドライバ集積回路のスイッチング（切り換え）回数が最大である場合に該当するものなので、データドライバ集積回路のスイッチング動作回数が多いほど、データドライバ集積回路に流れる変位電流が大きくなり、これにより、データドライバー集積回路が電気的ダメージを被る可能性が高くなることがわかる。

次に、このような映像データとそれによる変位電流の大きさとを考慮して、走査順序を変更する方法の一例を、図１１ａ〜図１１ｂを参照して説明する。
図１１ａ〜図１１ｂは、映像データとそれによる変位電流を考慮した走査順序を変更する方法の一例を説明するための図である。

図１１ａと図１１ｂを参照すれば、図１１ａと図１１ｂは、両方とも映像データであることがわかる。ただし、その走査順序、すなわち走査を行う順序が異なるだけである。

先に、図１１ａを参照すれば、（ｂ）のようなパターンの映像データが印加される場合、（ａ）のような順序で走査電極Ｙを走査すると、映像データの論理値が走査電極Ｙの配列方向に変わる頻度が相対的に高いため、相対的に大量の変位電流が発生する。

その結果、このようなパターンの映像データを、図１１ｂの（ａ）のように走査電極Ｙの走査順序を再調整すれば、映像データが図１１ｂの（ｂ）のように配列されるようになる。すると、映像データの論理値が走査電極Ｙの配列方向に変わる頻度が低くなり、これにより変位電流の発生も少なくなる。

結論として、図１１ｂのように、映像データによって走査電極Ｙの走査順序を調節すると、データドライバ集積回路に流れる変位電流量が少なくなり、データドライバー集積回路が電気的ダメージを被る可能性が低くなる。

このような図１１ａ〜図１１ｂの原理に基づいて、本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法が開発された。以下、この本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法における他の適用例を、図１２を参照して説明する。

図１２は、本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法における他の適用例を説明するための図である。
図１２を参照すれば、本発明に係るプラズマディスプレイ装置の駆動方法は、図１２に示すように、総４つの走査タイプ、すなわち第１タイプtype１、第２のタイプtype２、第３のタイプtype３、第４のタイプtype４の走査順序から選択されたいずれかの走査タイプで走査を行うことができる。

第１の走査タイプtype１の走査は、Ｙ１−Ｙ２−Ｙ３−……のように走査電極Ｙの配列順に従って走査を行う。
第２の走査タイプtype２の走査は、第１のグループに属する走査電極Ｙを順次に走査し、その後、第２のグループに属する走査電極Ｙを順次に走査する。すなわち、Ｙ１−Ｙ３−Ｙ５−……Ｙｎ−１走査電極を走査し、その後、Ｙ２−Ｙ４−Ｙ６−…..Ｙｎ走査電極を走査する。

第３の走査タイプtype３の走査は、第１のグループに属する走査電極Ｙを順次に走査し、第２のグループに属する走査電極Ｙを順次に走査し、その後、第３のグループに属する走査電極Ｙを順次に走査する。すなわち、Ｙ１−Ｙ４−Ｙ７−……Ｙｎ−２走査電極を走査し、Ｙ２−Ｙ５−Ｙ８−……Ｙｎ−１走査電極を走査し、その後、Ｙ３−Ｙ６−Ｙ９−……Ｙｎ走査電極を走査する。

第４の走査タイプtype４の走査は、第１のグループに属する走査電極Ｙを順次に走査し、第２のグループに属する走査電極Ｙを順次に走査し、第３のグループに属する走査電極Ｙを順次に走査し、その後、第４のグループに属する走査電極Ｙを順次に走査する。すなわち、Ｙ１−Ｙ５−Ｙ９−……Ｙｎ−３走査電極を走査し、Ｙ２−Ｙ６−Ｙ１０−……Ｙｎ−２走査電極を走査し、Ｙ３−Ｙ７−Ｙ１１−……Ｙｎ−１走査電極を走査し、その後、Ｙ４−Ｙ８−Ｙ１２−……Ｙｎ走査電極を走査する。

図１２では、総４種の走査タイプがあり、この４種の走査タイプのうちいずれかの走査タイプを選択して走査電極Ｙを走査する方法についてのみ説明したが、これとは異なり、２種の走査タイプ、３種の走査タイプ、５種の走査タイプなど様々な個数の走査タイプを想定し、このような走査タイプのうちいずれかの走査タイプを選択して走査電極Ｙを走査することも可能である。

このように複数の走査タイプを想定し、このような複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査するための走査駆動部のより詳細な構成を、図１３を参照して説明すると、次のとおりである。

図１３は、本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法を実現するための走査駆動部の構成及び動作をより詳しく説明するための図である。
図１３を参照すれば、本発明に係るプラズマディスプレイ装置の駆動方法を実現するための走査駆動部は、データ比較部１０００と走査順序決定部１００１を備えている。

データ比較部１０００は、サブフィールドマッピング部５０４がマッピングした映像データを印加され、特定の走査電極Ｙライン上に位置するいずれか１つ以上の放電セルよりなるセル束の映像データと、複数の走査タイプのそれぞれによって、このようなセル束の垂直及び水平方向に位置したセル束の映像データとを比較することにより、変位電流の大きさを算出する。
このとき、セル束とは、１以上のセルを束ねて１つの単位にまとめたことを意味する。例えば、Ｒ，Ｇ，Ｂに該当するセルが集まって１つのピクセルを構成することから、ピクセルはセル束に該当することがわかる。

走査順序決定部１００１は、データ比較部１０００が算出した変位電流の大小についての情報を用いて、小変位電流を有する走査タイプ順に走査順序を決める。
このように、走査順序決定部１００１が決めた走査順序についての情報は、データ整列部５０５に印加される。ここで、データ整列部５０５は、走査順序決定部１００１が決めた走査順序に従って前記サブフィールドマッピング部５０４がサブフィールドマッピングした映像データを再整列し、この再整列済み映像データをデータ電極Ｘに印加する。

このような図１３の走査駆動部５０２の構成を、図１２の場合と関連して説明すると、図１２における４種の走査タイプに対する変位電流の大小を、図１３のデータ比較部１０００がそれぞれ算出し、このような４種の走査タイプに対する変位電流の大小の情報を走査順序決定部１００１に印加すると、走査順序決定部１００１は、前記４種の走査タイプに対するそれぞれの変位電流の大小を互いに比較した上、最小の変位電流を有する１つの走査タイプを選択する。例えば、第１の走査タイプに対する変位電流の大きさを１０、第２の走査タイプに対する変位電流の大きさを１５、第３の走査タイプに対する変位電流の大きさを１１、第４の走査タイプに対する変位電流の大きさを８と仮定すると、走査順序決定部１００１は第４の走査タイプを選択し、この第４の走査タイプに応じて走査電極Ｙの走査順序を決める。

一方、前記総４種の走査タイプのうち第２の走査タイプを除いたすべての走査タイプ、すなわち第１，３，４の走査タイプに対する変位電流の大きさが、データドライバ集積回路に電気的ダメージを与えないほど充分に小さければ、走査順序決定部１００１は、第１，３，４走査タイプのうちいずれのタイプも選択することができる。

ここで、前記データドライバ集積回路に電気的ダメージを与えないほどの充分に小さな電流に対する情報は、予め設定できる。すなわち、データドライバ集積回路に電気的ダメージを与えないほど充分に小さな電流の最大値を、予め臨界電流と設定しておき、この臨界電流以下の変位電流が発生する走査タイプを選択することもできる。

次に、図１３における符号１０００のデータ比較部を、図１４を参照してより詳しく説明する。
図１４は、本発明の第１の実施例に係るプラズマディスプレイ装置のデータ比較部１０００に含まれる基本回路ブロックの構成図である。

図１４に示すように、本発明の第１の実施例に係るプラズマディスプレイ装置における走査駆動部のデータ比較部１０００に含まれる基本回路ブロックは、メモリ部７３１、第１のバッファーbuf１、第２のバッファーbuf２、第１の判断部〜第３の判断部７３４−１，７３４−２，７３４−３、デコーダ部７３５、第１〜第３の合算部７３６−１，７３６−２，７３６−３、第１〜第３の電流算出部７３７−１，７３７−２，７３７−３及び電流合算部７３８を含む。

i−１番目の走査電極、すなわちi−１番目の走査電極ラインに対応する映像データがメモリ部７３１に保存され、i番目の走査電極、すなわちi番目の走査電極ラインに対応する映像データが入力される。
第１のバッファーbuf１は、i番目の走査電極ラインに対応する放電セルのうちｑ−１番目の放電セルの映像データを臨時保存する。

第２のバッファーbuf２は、メモリ部７３１に保存されているi−１番目の走査電極ラインに対応する放電セルのうちｑ−１番目の放電セルの映像データを臨時保存する。
第１の判断部７３４−１は、排他的論理和ゲート素子(exclusive OR gate)を含み、i番目の走査電極ラインのｑ番目の放電セルの映像データと、第１のバッファーbuf１に保存されているi番目の走査電極ラインのｑ−１番目の放電セルの映像データとを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第２の判断部７３４−２は、排他的論理和ゲート素子を含み、i−１番目の走査電極ラインのｑ番目の放電セルの映像データと、第２のバッファーbuf２に保存されているi−１番目の走査電極ラインのｑ−１番目の放電セルの映像データとを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第３の判断部７３４−３は、排他的論理和ゲート素子を含み、第１のバッファーbuf１に保存されているi番目の走査電極ラインのｑ−１番目の放電セルの映像データと、第２のバッファーbuf２に保存されているi−１番目の走査電極ラインのｑ−１番目の放電セルの映像データとを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。
このような構成を有するデータ比較部１０００の基本回路ブロックに含まれた第１〜第３の判断部の動作を、図１５を参照して説明すると、次のとおりである。

図１５は、データ比較部の第１の判断部〜第３の判断部の動作をより詳しく説明するための図である。ここで、(1),(2)及び(3)のそれぞれは、第１の判断部７３４−１、第２の判断部７３４−２及び第３の判断部７３４−３の動作に対応するものである。
図１５を参照すれば、本発明の第１の実施例によるデータ比較部１０００は、第１の判断部７３４−１〜第３の判断部７３４−３を介して、いずれかのセルの水平方向と垂直方向にある隣接セルの映像データを比較してその変化を判断する。
デコーダ７３５は、第１の判断部〜第３の判断部７３４−１，７３４−２，７３４−３それぞれの出力信号に対応する３ビット信号を出力する。

図１６は、本発明の第１の実施例によるデータ比較部の基本回路ブロックに含まれた第１〜第３の判断部７３４−１，７３４−２，７３４−３の出力信号による映像データのパターン内容を示す図である。
図１６において、第１の判断部〜第３の判断部７３４−１，７３４−２，７３４−３のそれぞれの出力信号が（０，０，０）であれば、これは、図１０の（ｅ）に示された映像データのパターンの状態と同様である。したがって、出力信号が（０，０，０）であれば、変位電流Ｉｄは０である。

第１〜第３の判断部７３４−１，７３４−２，７３４−３のそれぞれの出力信号が（０，０，１）であれば、これは、図１０のｂに示された映像データのパターン状態と同様である。。したがって、出力信号が（０，０，１）であれば、変位電流ＩｄはＣｍ２に比例する。
第１〜第３の判断部７３４−１，７３４−２，７３４−３のそれぞれの出力信号が（０，１，０）、（０，１，１）、（１，０，０）及び（１，０，１）のうちいずれかであれば、図１０のａに示された映像データのパターンの状態と同様である。したがって、出力信号が（０，１，０）、（０，１，１）、（１，０，０）及び（１，０，１）のうちいずれかであれば、変位電流Ｉｄは（Ｃｍ１＋Ｃｍ２）に比例する。

第１〜第３の判断部７３４−１，７３４−２，７３４−３のそれぞれの出力信号が（１，１，０）であれば、これは図１０の（ｄ）に示された映像データのパターンの状態と同様である。したがって、出力信号が（１，１，０）であれば、変位電流Ｉｄは０である。
第１〜第３の判断部７３４−１，７３４−２，７３４−３のそれぞれの出力信号が（１，１，１）であれば、これは図１０のｃに示された映像データのパターンの状態と同様である。したがって、出力信号が（１，１，１）であれば、変位電流Ｉｄは、４（Ｃｍ１＋Ｃｍ２）に比例する。

また、第１〜第３の合算部７３６−１，７３６−２，７３６−３は、デコーダ７３５から出力された特定の３ビット信号の出力回数を合算して出力する。
すなわち、第１の合算部７３６−１は、デコーダ７３５が（０，１，０）、（０，１，１）、（１，０，０）及び（１，０，１）のうちいずれか１つを出力する回数を合算Ｃ１する。第２の合算部７３６−２は、デコーダ７３５が（０，０，１）を出力する回数を合算Ｃ２する。第３の合算部７３６−３は、デコーダ７３５が（１，１，１）を出力する回数を合算Ｃ３する。

第１〜第３の電流算出部７３７−１，７３７−２，７３７−３のそれぞれは、第１の合算部７３６−１、第２の合算部７３６−２及び第３の合算部７３６−３からＣ１，Ｃ２及びＣ３を入力されて変位電流の大きさを算出する。
電流合算部７３８は、第１〜第３の電流算出部７３７−１，７３７−２，７３７−３のそれぞれから算出済み変位電流の大きさを合算する。

図１７は、本発明の第１の実施例に係るプラズマディスプレイ装置における走査駆動部のデータ比較部１０００と走査順序決定部１００１のブロック構成図である。
図１７に示すように、本発明の第１の実施例に係るプラズマディスプレイ装置における走査駆動部のデータ比較部１０００は、図１７に示された基本回路ブロック４つが連結されている構造であり、走査順序決定部１００１は、４つの基本回路ブロックの出力を比較して最小の変位電流を発生する走査順序を決める。図１７の場合は、前記図１６のように、総４つの走査タイプを含む。すなわち、図１７は、総４つの走査タイプから１つの走査タイプに走査電極Ｙを走査する場合に、該当するデータ比較部１０００と走査順序決定部１００１の構成を示す。

データ比較部１０００は、第１〜第４のメモリ部２００１，２００３，２００５，２００７及び第１の電流判別部〜第４の電流判別部２０１０，２０３０，２０５０，２０７０を含む。
第１〜第４のメモリ部２００１，２００３，２００５，２００７は、シリアルに接続されていて、４つの走査電極Ｙラインに対応する映像データが保存される。すなわち、第１のメモリ部２００１は、i−４番目の走査電極Ｙラインに対応する映像データを、第２のメモリ部２００３は、i−３番目の走査電極Ｙラインに対応する映像データを、第３のメモリ部２００５は、i−２番目の走査電極Ｙラインに対応する映像データを、第４のメモリ部９０７はi−１番目の走査電極Ｙラインに対応する映像データを、それぞれ保存する。

第１の電流判別部２０１０は、i番目の走査電極Ｙラインの映像データと、第１のメモリ部２００１に保存されているi−４番目の走査電極Ｙラインの映像データとを入力される。このような映像データを入力された第１の電流判別部２０１０の電流が第２〜第４の電流判別部２０３０，２０５０，２０７０の電流よりも小さければ、走査順序は図１６の第４の走査タイプType４と同様である。すなわち、Ｙ１−Ｙ５−Ｙ９−……、Ｙ２−Ｙ６−Ｙ１０−……、Ｙ３−Ｙ７−Ｙ１１−……、Y４−Ｙ８−Ｙ１２−……順に走査しなければならない。

第１の電流判別部２０１０の動作は前述した基本回路ブロックの動作と同じである。i−４番目の走査電極Ｙラインに対応する映像データが第１のメモリ部２００１に保存され、Ｌ番目の走査電極Ｙラインに対応する映像データが入力される。
第１のバッファーbuf１は、i番目の走査電極Ｙラインに対応する放電セルのうちｑ−１番目の放電セルの映像データを臨時保存する。
第２のバッファーbuf２は、第１のメモリ部２００１に保存されているi−４番目の走査電極Ｙラインに対応する放電セルのうちｑ−１番目の放電セルの映像データを臨時保存する。

第１の判断部XOR１は、排他的論理和ゲート素子(exclusive OR gate)を含み、i番目の走査電極Ｙラインのｑ番目の放電セルの映像データ（i，q）と、第１のバッファーbuf１に保存されているi番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データ（i，ｑ−１）とを比較し、その結果、互いに異なるとValue＝１を出力し、互いに同じであればValue＝０を出力する。

第２の判断部XOR２は、排他的論理和ゲート素子を含み、i番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データ（i，ｑ−１）と、第２のバッファーbuf２に保存されているi−４番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データ（i−４，ｑ−１）とを比較し、その結果、互いに異なるとValue＝１を出力し、互いに同じであればValue＝０を出力する。

第３の判断部XOR３は、排他的論理和ゲート素子を含み、第２のバッファーbuf２に保存されているi−４番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi−４,ｑ−１と、第１のメモリ部９０１から出力されるi−４番目の走査電極Ｙラインのｑ番目の放電セルの映像データ（i−４，q）とを比較し、その結果、互いに異なるとValue＝１を出力し、互いに同じであればValue＝０を出力する。
第１のデコーダDec１は、第１の判断部〜第３の判断部XOR１，XOR２，XOR３のそれぞれの出力信号をパラレルに入力されて３ビット信号を出力する。

図１８は、本発明の第１の実施例によるデータ比較部に含まれた第１〜第３の判断部XOR１，XOR２，XOR３の出力信号による映像データのパターン内容を示す図である。
図１８を参照すれば、第１〜第３の判断部XOR１，XOR２，XOR３の出力信号Value１，Value２，Value３によって変位電流の大小を決定するキャパシタンスの大きさが変わる。

第１の合算部〜第３の合算部Int１，Int２，Int３は第１のデコーダDec１から出力された特定の３ビット信号の出力回数を合算して出力する。
すなわち、第１の合算部Int１は、第１のデコーダDec１が（０，０，１）、（０，１，１）、（１，０，０）及び（１，１，０）のうちいずれか１つを出力する回数を合算する（Ｃ１）。第２の合算部Int２は、第１のデコーダDec１が（０，１，０）を出力する回数を合算する（Ｃ２）。第３の合算部Int３は第１のデコーダDec１が（１，１，１）を出力する回数を合算する（Ｃ３）。

第１〜第３の電流算出部Cal１，Cal２，Cal３のそれぞれは、第１の合算部Int１、第２の合算部Int２及び第３の合算部Int３からＣ１，Ｃ２及びＣ３を入力されて変位電流の大きさを算出する。
すなわち、第１の電流算出部Cal１は、第１の合算部Int１の出力Ｃ１とＣｍ１＋Ｃｍ２を掛け算して電流の大きさを算出する。第２の電流算出部Cal２は、第２の合算部Int２の出力Ｃ２とＣｍ２を掛け算して電流の大きさを算出する。第３の電流算出部Cal３は、第３の合算部Int３の出力Ｃ３と４Ｃｍ１＋Ｃｍ２を掛け算して電流の大きさを算出する。

第１の電流合算部Ａｄｄ１は、第１〜第３の電流算出部Cal１，Cal２，Cal３のそれぞれから算出された変位電流の大きさを合算する。
このような第１の電流判別部の動作と同様に、また第２〜第４の電流判別部２０３０，２０５０，２０７０は合算された変位電流の大きさを算出する。

このとき、第２の電流判別部２０３０の第１の判断部XOR１は、排他的論理和ゲート素子(exclusive OR gate)を含み、i番目の走査電極Ｙラインのｑ番目の放電セルの映像データi，ｑと、第１のバッファーbuf１に保存されているi番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi，ｑ−１とを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第２の電流判別部２０３０の第２の判断部XOR２は、排他的論理和ゲート素子を含み、i番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi，ｑ−１と、第２のバッファーbuf２に保存されているi−３番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi−３，ｑ−１とを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第２の電流判別部２０３０の第３の判断部XOR３は、排他的論理和ゲート素子を含み、第２のバッファーbuf２に保存されているi−３番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi−３，ｑ−１と、第２のメモリ部２００３から出力されるi−３番目の走査電極Ｙラインのｑ番目の放電セルの映像データi−３，ｑとを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

また、第３の電流判別部２０５０の第１の判断部XOR１は、排他的論理和ゲート素子を含み、i番目の走査電極Ｙラインのｑ番目の放電セルの映像データi，qと、第１のバッファーbuf１に保存されているi番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi，ｑ−１とを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第３の電流判別部２０５０の第２の判断部XOR２は、排他的論理和ゲート素子を含み、i番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi，ｑ−１と第２のバッファーbuf２に保存されているi−２番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi−２，ｑ−１とを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第３の電流判別部２０５０の第３の判断部XOR３は、排他的論理和ゲート素子を含み、第２のバッファーbuf２に保存されているi−２番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi−２，ｑ−１と、第３のメモリ部２００５から出力されるi−２番目の走査電極Ｙラインのｑ番目の放電セルの映像データi−２，ｑとを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

最後に、第４の電流判別部２０７０の第１の判断部XOR１は、排他的論理和ゲート素子を含み、i番目の走査電極Ｙラインのｑ番目の放電セルの映像データi，qと、第１バッファーbuf１に保存されているi番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi，ｑ−１とを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第４の電流判別部２０７０の第２の判断部XOR２は、排他的論理和ゲート素子を含み、i番目の走査電極Ｙラインのｑ−１番目セルの映像データi，ｑ−１と、第２のバッファーbuf２に保存されているi−１番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi−１，ｑ−１とを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

第４の電流判別部２０７０の第３の判断部XOR３は、排他的論理和ゲート素子を含み、第２のバッファーbuf２に保存されているi−１番目の走査電極Ｙラインのｑ−１番目の放電セルの映像データi−１，ｑ−１と、第４のメモリ部２００７から出力されるi−１番目の走査電極Ｙラインのｑ番目の放電セルの映像データi−１，ｑとを比較し、その結果、互いに異なると１を出力し、互いに同じであれば０を出力する。

走査順序決定部１００１は、第１〜第４の電流判別部２０１０，２０３０，２０５０，２０７０のそれぞれが算出した変位電流の大きさを入力され、そのうち最小の変位電流を出力した電流判別部によって走査順序を決める。または、予め設定した臨界電流以下の変位電流が発生する走査タイプのうちいずれかの走査タイプによって走査電極Ｙの走査順序を決める。

例えば、走査順序決定部１００１は、第２の電流判別部２０３０から入力された変位電流の大きさが最小であると判断すれば、図１２の第３の走査タイプType３のようにＹ１−Ｙ４−Ｙ７−……、Ｙ２−Ｙ５−Ｙ８−……、Ｙ３−Ｙ６−Ｙ９−……順に走査順序を決める。
また、走査順序決定部１００１は、第３の電流判別部２０５０から入力された変位電流の大きさが最小であると判断すれば、図１２の第２の走査タイプType２のようにＹ１−Ｙ３−Ｙ５−……、Ｙ２−Ｙ４−Ｙ６−……順に走査順序を決める。

最後に、走査順序決定部１００１は、第４の電流判別部２０７０から入力された変位電流の大きさが最小であると判断すれば、図１２の第１の走査タイプType１のようにＹ１−Ｙ２−Ｙ３−Ｙ４−Ｙ５−Ｙ６−……順に走査順序を決める。

一方、図１４で説明した本発明の第１の実施例に係るプラズマディスプレイ装置における走査駆動部のデータ比較部１０００に含まれる基本回路ブロックを、図１４の構成とは異ならせることができる。これを、図１９を参照して説明すると、次のとおりである。

図１９は、本発明の第１の実施例に係るプラズマディスプレイ装置の走査駆動部に備えるデータ比較部１０００に含まれる基本回路ブロックの他の構成を説明するための構成図である。
図１９を参照すれば、図１９の基本回路ブロックは、i番目の走査電極ライン上のｑ番目のピクセルとｑ−１番目のピクセルのＲ，Ｇ，Ｂセルに対応する映像データの変化と、i−１番目の走査ライン上のｑ番目のピクセルとｑ−１番目のピクセルのＲ，Ｇ，Ｂセルに対応する映像データの変化と、Ｌ番目の走査電極ライン上のｑ番目のピクセルとi−１番目の走査電極ライン上のｑ−１番目のピクセルのＲ，Ｇ，Ｂセルに対応する映像データの変化とを通じて変位電流の大きさを算出する。

第１のメモリ部〜第３のメモリ部Memory１，Memory２，Memory３は、i−１番目の走査電極ラインのＲセルに対応する映像データ、Ｇセルに対応する映像データ、及びＢセルに対応する映像データをそれぞれ臨時に保存する。
第１の判断部〜第３の判断部XOR１，XOR２，XOR３は、i番目の走査電極ライン上のｑ番目のピクセルのＲ，Ｇ，Ｂセルに対応する映像データ間の変化を判断する。

すなわち、第１の判断部XOR１は、i番目の走査電極ライン上のｑ番目のピクセルのＲセルに対応する映像データi，ｑＲと、i番目の走査電極ライン上のｑ番目のピクセルのＧセルに対応する映像データi，ｑＧとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。

第２の判断部XOR２は、i番目の走査電極ライン上のｑ番目のピクセルのＧセルに対応する映像データi，ｑＧと、i番目の走査電極ライン上のｑ番目のピクセルのＢセルに対応する映像データi，ｑＢとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。
第３の判断部XOR３は、i番目の走査電極ライン上のｑ番目のピクセルのＢセルに対応する映像データi，ｑＢと、i番目の走査電極ライン上のｑ−１番目のピクセルのＲセルに対応する映像データi，ｑ−１Ｒとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。

第４の判断部〜第６判断部XOR４，XOR５，XOR６は、i−１番目の走査電極ライン上のｑ番目のピクセルのＲ，Ｇ，Ｂセルに対応する映像データ間の変化を判断する。
すなわち、第４の判断部XOR４は、i−１番目の走査電極ライン上のｑ番目のピクセルのＲセルに対応する映像データi−１，ｑＲと、i−１番目の走査電極ライン上のｑ番目のピクセルのＧセルに対応する映像データi−１，ｑＧとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。

第５判断部XOR５は、i−１番目の走査電極ライン上のｑ番目のピクセルのＧセルに対応する映像データi−１，ｑＧと、i−１番目の走査電極ライン上のｑ番目のピクセルのＢセルに対応する映像データi−１，ｑＢとを比較し、同じであれば論理値１を出力し、異なると論理値０を出力する。

第６判断部XOR６は、i−１番目の走査電極ライン上のｑ番目のピクセルのＢセルに対応する映像データi−１，ｑＢと、i−１番目の走査電極ライン上のｑ−１番目のピクセルのＲセルに対応する映像データi−１，ｑ−１Ｒとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。

第７の判断部〜第９の判断部XOR７，XOR８，XOR９は、i番目の走査電極ライン上のｑ番目のピクセルのＲ，Ｇ，Ｂセルに対応する映像データのそれぞれと、i−１番目の走査電極ライン上のｑ番目のピクセルのＲ，Ｇ，Ｂセルに対応する映像データのそれぞれとを比較することにより、映像データ間の変化を判断する。
すなわち、第７の判断部XOR７はi番目の走査電極ライン上のｑ番目のピクセルのＲセルに対応する映像データi，ｑＲと、i−１番目の走査電極ライン上のｑ番目のピクセルのＲセルに対応する映像データi−１，ｑＲとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。

第８判断部XOR８は、i番目の走査電極ライン上のｑ番目のピクセルのＧセルに対応する映像データi，ｑＧと、i−１番目の走査電極ライン上のｑ番目のピクセルのＧセルに対応する映像データi−１，ｑＧとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。

第９の判断部XOR９は、i番目の走査電極ライン上のｑ番目のピクセルのＢセルに対応する映像データi，ｑＢと、i−１番目の走査電極ライン上のｑ番目のピクセルのＢセルに対応する映像データi−１，ｑＢとを比較し、その結果、同じであれば論理値１を出力し、異なると論理値０を出力する。

デコーダDecは、第１〜第３の判断部XOR１，XOR２，XOR３のそれぞれの出力信号Value１，Value２，Value３、第４〜第６判断部XOR４，XOR５，XOR６のそれぞれの出力信号Value４，Value５，Value６、及び第７〜第９の判断部XOR７，XOR８，XOR９のそれぞれの出力信号Value７，Value８，Value９に対応する３ビッドの信号を出力する。

図２０は、本発明の第１の実施例による図１９の回路ブロックに含まれた第１〜第９の判断部XOR１〜XOR９の出力信号による映像データのパターン内容を示す図である。
図２０を参照すれば、第１〜第３の合算部Int１，Int２，Int３のそれぞれは、デコーダDecから第１〜第３の判断部XOR１，XOR２，XOR３の出力信号Value１，Value２，Value３に対応する３ビット信号の出力回数を合算（Ｃ１，Ｃ２，Ｃ３）して出力する。

第４〜第６の合算部Int４，Int５，Int６のそれぞれは、デコーダDecから第４〜第６判断部XOR４，XOR５，XOR６の出力信号Value４，Value５，Value６に対応する３ビット信号の出力回数を合算（Ｃ４，Ｃ５，Ｃ６）して出力する。

第７〜第９の合算部Int７，Int８，Int９のそれぞれは、デコーダDecから第７〜第９の判断部XOR７，XOR８，XOR９の出力信号Value７，Value８，Value９に対応する３ビット信号の出力回数を合算（Ｃ７，Ｃ８，Ｃ９）して出力する。

第１〜第３の電流算出部Cal１，Cal２，Cal３のそれぞれは、第１の合算部Int１、第２の合算部Int２及び第３の合算部Int３からＣ１，C２及びＣ３を入力されて変位電流の大きさを算出する。
第４〜第６電流算出部Cal４，Cal５，Cal６のそれぞれは、第４の合算部Int４、第５の合算部Int５及び第６の合算部Int６からＣ４，Ｃ５及びＣ６を入力されて変位電流の大きさを算出する。

第７〜第９の電流算出部Cal７，Cal８，Cal９のそれぞれは、第７の合算部Int７、第８合算部Int８及び第９の合算部Int９からＣ７，Ｃ８及びＣ９を入力されて変位電流の大きさを算出する。

第１の電流合算部Ａｄｄ１は、第１〜第３の電流算出部Cal１，Cal２，Cal３のそれぞれから算出された変位電流の大きさを合算する。
第２の電流合算部Ａｄｄ２は、第４〜第６の電流算出部Cal４，Cal５，Cal６のそれぞれから算出された変位電流の大きさを合算する。

第３の電流合算部Ａｄｄ３は、第７〜第９の電流算出部Cal７，Cal８，Cal９のそれぞれから算出された変位電流の大きさを合算する。
かくしてそれぞれのセルに対応する映像データの変化に対する変位電流の大きさを算出することができる。

図２１は、前記図１９〜図２０を考慮した本発明の第１の実施例に係るプラズマディスプレイ装置における走査駆動部のデータ比較部１０００と走査順序決定部１００１のブロック構成図である。
図２１を参照すれば、図１９〜図２０を考慮したデータ比較部１０００は、図２１に示された基本回路ブロック４つ、すなわち第１〜第４の電流判別部２０１０'，２０２０'，２０３０'，２０４０'が連結されている構造であり、走査順序決定部１００１は、４つの基本回路ブロックの出力を比較し、最小の変位電流を発生する走査順序を決める。

このとき、第１の電流判別部２０１０'は、映像データi，ｑＲと映像データi，ｑＧ、映像データi，ｑＧと映像データi，ｑＢ、映像データi，ｑＢと映像データi，q−４Ｒ、映像データi−４，ｑＲと映像データi−４，ｑＧ、映像データi−４，ｑＧと映像データi−４，ｑＢ、映像データi−４，ｑＢとi−４，ｑ−１Ｒ、映像データi，ｑＲと映像データi−４，ｑＲ、映像データi，ｑＧとi−４，ｑＧ及び映像データi，ｑＢと映像データi−４，ｑＢのそれぞれを比較する。

このとき，iとi−４はi番目の走査電極ラインとi−４番目の走査電極ラインを意味する。ｑＲ，ｑＧ及びｑＢはｑ番目のピクセルのＲ，Ｇ，Ｂセルのそれぞれを意味する。ｑ−１Ｒ，ｑ−１Ｇ及びｑ−１Ｂは、ｑ−１番目のピクセルのＲ，Ｇ，Ｂセルのそれぞれを意味する。
したがって、第１の電流判別部２０１０'は、上記のように、映像データを比較してType４の走査順序に対応する変位電流の大きさを算出する。

第２の電流判別部２０２０'は、映像データi，ｑＲと映像データi，ｑＧ、映像データi，ｑＧと映像データi，ｑＢ、映像データi，ｑＢと映像データi，ｑ−１Ｒ、映像データi−３，ｑＲと映像データi−３，ｑＧ、映像データi−３，ｑＧと映像データi−３，ｑＢ、映像データi−３，ｑＢと映像データi−３，ｑ−１Ｒ、映像データi，ｑＲと映像データi−３，ｑＲ、映像データi，ｑＧと映像データi−３，ｑＧ及び映像データi，ｑＢと映像データi−３，ｑＢのそれぞれを比較する。このとき，iとi−３はi番目の走査電極ラインとi−３番目の走査電極ラインを意味する。
したがって、第２の電流判別部２０２０'は、上記のように、映像データを比較してType３の走査順序に対応する変位電流の大きさを算出する。

第３の電流判別部２０３０'は、映像データi，ｑＲと映像データi，ｑＧ、映像データi，ｑＧと映像データi，ｑＢ、映像データi，ｑＢと映像データi，ｑ−１Ｒ、映像データi−２，ｑＲと映像データi−２，ｑＧ、映像データi−２，ｑＧと映像データi−２，ｑＢ、映像データi−２，ｑＢと映像データi−２，ｑ−１Ｒ、映像データi，ｑＲと映像データi−２，ｑＲ、映像データi，ｑＧと映像データi−２，ｑＧ及び映像データi，ｑＢと映像データi−２，ｑＢのそれぞれを比較する。このとき，iとi−２はi番目の走査電極ラインとi−２番目の走査電極ラインを意味する。
したがって、第３の電流判別部２０３０'は、上記のように、映像データを比較してType２の走査順序に対応する変位電流の大きさを算出する。

第４の電流判別部２０４０'は、映像データi，ｑＲと映像データi，ｑＧ、映像データi，ｑＧと映像データi，ｑＢ、映像データi，ｑＢと映像データi，ｑ−１Ｒ、映像データi−１，ｑＲと映像データi−１，ｑＧ、映像データi−１，ｑＧと映像データi−１，ｑＢ、映像データi−１，ｑＢと映像データi−１，ｑ−１Ｒ、映像データi，ｑＲと映像データi−１，ｑＲ、映像データi，ｑＧとi−１，ｑＧ及び映像データi，ｑＢと映像データi−１，ｑＢのそれぞれを比較する。このとき，iとi−１はi番目の走査電極ラインとi−１番目の走査電極ラインを意味する。
したがって、第４の電流判別部２０４０'は、上記のように、映像データを比較してType１の走査順序に対応する変位電流の大きさを算出する。

走査順序決定部１００１は、第１〜第４の電流判別部２０１０'，２０３０'，２０５０'，２０７０'のそれぞれが算出した変位電流入力され、そのうち最小の変位電流を出力した電流判別部によって走査順序を決める。
例えば、走査順序決定部１００１は、第２の電流判別部２０３０'から入力された変位電流が最小であると判断すれば、図１２の第３の走査タイプType３のようにＹ１−Ｙ４−Ｙ７−……、Ｙ２−Ｙ５−Ｙ８−……、Ｙ３−Ｙ６−Ｙ９−……順に走査順序を決める。

また、走査順序決定部１００１は、第３の電流判別部２０５０'から入力された変位電流が最小であると判断すれば、図１２の第２の走査タイプType２のようにＹ１−Ｙ３−Ｙ５−……、Ｙ２−Ｙ４−Ｙ６−……順に走査順序を決める。

図２２は、本発明によるデータ比較部と走査順序決定部が各サブフィールド別に適用される実施例のブロック構成図である。
図２２を参照すれば、第１のサブフィールドＳＦ１用データ比較部〜第１６のサブフィールドＳＦ１６用データ比較部のそれぞれは、複数の走査タイプに対する、該当サブフィールドにおける映像データのパターンによる変位電流の大きさを算出し、臨時保存部８００に保存する。

このような第１のサブフィールドＳＦ１用データ比較部〜第１６のサブフィールドＳＦ１６用データ比較部のそれぞれは、図１７に示されたデータ比較部のブロック構成と同一であり、複数の走査タイプに対する、各サブフィールドにおける映像データのパターンによる変位電流の大きさを算出し、臨時保存部８００に保存する。

走査順序決定部１００１は、臨時保存部８００から入力された各サブフィールド別映像データのパターンによる変位電流の大小を比較し、最小の変位電流を有する映像データのパターンを把握することにより、走査順序を各サブフィールド毎に決める。

このように本発明に係るプラズマディスプレイ装置及びその駆動方法は、複数の走査タイプのそれぞれに対応する走査電極ライン間の変位電流を算出し、最小の変位電流を有する走査タイプに対応するラインを順次に走査することを特徴とする。

すなわち、図１２によれば、それぞれの走査タイプが所定の個数だけ規則的に離れているライン間の変位電流を算出し、最小の変位電流を有する走査タイプを選択する。しかし、勿論、走査タイプが不規則的にあるいは任意の規則に従って離れているライン間の変位電流を算出し、最小の変位電流を有する走査タイプを選択することもできる。また、前記では静電容量Ｃｍ１及びＣｍ２の少なくとも１つを含む加重値（Ｃｍ２，Ｃｍ１＋Ｃｍ２または４Ｃｍ１＋Ｃｍ２）を用いて変位電流を算出した。しかし、加重値を使用せず、変位電流が流れない場合には、変位電流の大きさを“ｕ０”ｖとし、変位電流が流れる場合には、変位電流の大きさを“ｕ１”ｖとし、“ｕ０”ｖまたは“ｕ１”ｖ値を合計してサブフィールドの変位電流の大きさを求めても構わない。例えば、図１４において、第１〜第３の合算部７３６−１〜７３６−３を１つの合算部にし、電流算出部７３７−１〜７３７−３及び電流合算部７３８を省略しても良い。この場合、１つの合算部でＣ１，Ｃ２，Ｃ３の出力回数をカウントし、カウント値そのものを変位電流として算出する。

一方、複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査するサブフィールドは、１フレーム内で任意に決定できる。これを図２３を参照して説明すると、次のとおりである。

図２３は、１フレーム内で複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査するサブフィールドを選択する方法の一例を説明するための図である。
図２３を参照すれば、１フレームに含まれたサブフィールドのうち最小の階調加重値を有する第１のサブフィールドでのみ前述した図１２の第１の走査タイプType１で走査電極Ｙを走査し、残りのサブフィールドでは通常の方法、すなわち順次走査方法を用いて走査電極Ｙを走査する。より具体的には、１フレームのサブフィールドから選択されたいずれか１つ以上のサブフィールドで複数の走査タイプに対して変位電流を算出し、前記各サブフィールド毎に前記変位電流が最小となる走査タイプで走査電極Ｙを走査する。

しかし、好ましくは、前記図２２のように、１フレームに含まれた各サブフィールド毎に複数の走査タイプに対して変位電流を算出し、各サブフィールド毎に変位電流が最小となる走査タイプで走査電極Ｙを走査する。

以上の説明から、映像データのパターンが第１のパターンと第２のパターンを含む場合に、このような映像データの第１のパターンにおける走査順序と第２のパターンにおける走査順序が異なりうることがわかる。これを図２４を参照して詳しく説明すると、次のとおりである。

図２４は、２つの相違なる映像データのパターンにおいて走査順序が異なりうることを示す。
図２４を参照すれば、（ａ）には、上下及び左右方向に論理レベル‘１'と論理レベル‘０'が交互に配置される映像データのパターンが示されており、（ｂ）には左右方向には論理レベル‘１'と‘０'が交互に配置されるが、上下方向には、論理レベルが変わらない映像データのパターンが示されている。

（ａ）の映像データパターンの場合には、走査電極Ｙの走査順序がＹ１−Ｙ３−Ｙ５−Ｙ７−Ｙ２−Ｙ４−Ｙ６順であり、（ｂ）の映像データパターンの場合には、走査電極Ｙの走査順序がＹ１−Ｙ２−Ｙ３−Ｙ４−Ｙ５−Ｙ６−Ｙ７の順である。すなわち、映像データが（ａ）のパターンを有する場合と（ｂ）のパターンを有する場合により、走査電極Ｙの走査順序がそれぞれ異なる。

このように走査電極Ｙの走査順序が調節される理由は、既に詳しく前述したので、ここではこれ以上の詳しい説明は省略する。
一方、前述したように映像データのパターンを考慮して走査電極Ｙの走査順序を調節する場合には、映像データパターンに対するしきい値（臨界値）を設定し、この予め設定されたしきい値によって走査順序を調節することが望ましい。これを、図２５を参照して説明すると、次のとおりである。

図２５は、映像データパターンによるしきい値を設定して走査順序を調節する方法の一例を説明するための図である。
図２５を参照すれば、（ａ）は、映像データがいずれもハイレベル、すなわち論理レベル‘１'の場合を示し、（ｂ）は、映像データがＹ１，Ｙ２及びＹ３の走査電極ライン上ではいずれも論理レベル‘１'であり、Ｙ４の走査電極ライン上ではいずれも論理レベル‘０'の場合を示し、（ｃ）は、Ｙ１及びＹ２の走査電極ラインの１番目と２番目が論理レベル‘１'であり、Ｙ１及びＹ２の走査電極ラインの３番目と４番目が、論理レベル‘０'であり、Ｙ３及びＹ４走査電極ライン上ではいずれも論理レベル‘１'の場合を示し、（ｄ）は、論理レベル‘１'と‘０'が交互に配置される場合を示す。

ここで、（ａ）では、データドライバ集積回路のスイッチングが発生せず、総スイッチング回数は０であり、（ｂ）では、上下方向に総４回のデータドライバ集積回路のスイッチングが発生し、（ｃ）では、上下方向に総２回及び左右方向に総２回のスイッチングが発生し、（ｄ）では、上下方向に総１２回及び左右方向に総１２回のスイッチングが発生する。これから、（ｄ）の場合、パターンによるロード(Load)が最大の場合であることがわかる。

ここで、前述したデータのパターンによるロード価格は、既に詳細に説明したように、好ましくは、該当データパターンの横方向のロード値と縦方向のロード値との和である。

このとき、予め設定された臨界ロード値が、上下方向に総１０回のスイッチングと左右方向に総１０回のスイッチングによるロードであると仮定すれば、前述した（ａ），（ｂ）（ｃ），（ｄ）のパターンのうち最後の（ｄ）の場合のみが、予め設定された臨界ロード値を越える。

このように臨界ロード値を越えるというのは、データのパターンによる変位電流の大きさが予め設定された臨界電流以上であることを意味する。これは、以上の本発明に関する説明からわかる。

このような場合、（ｄ）のパターンにおける映像データが印加されるとき、走査電極Ｙの走査順序を調節することができる。このような走査電極Ｙの走査順序の調節については、既に詳しく説明したので、ここでは、前述と重複する説明を省略する。

一方、以上の説明によれば、それぞれ１ずつの走査電極Ｙに対応する走査順序を有する走査タイプを決め、このような走査タイプによって、前記１ずつの走査電極Ｙに対応する走査順序によって走査を行ったが、これとは異なり、複数の走査電極Ｙを走査電極群に設定し、これに対応する走査順序を決めることもできる。これを、図２６を参照して説明すると、次のとおりである。

図２６は、それぞれ複数の走査電極Ｙを含む走査電極群に対応する走査順序を決める方法の一例を説明するための図である。
図２６を参照すれば，Ｙ１，Ｙ２，Ｙ３の走査電極を第１の走査電極群に設定し、Ｙ４，Ｙ５，Ｙ６の走査電極を第２の走査電極群に設定し、Ｙ７，Ｙ８，Ｙ９の走査電極を第３の走査電極群に設定し、Ｙ１０，Ｙ１１，Ｙ１２の走査電極を第４の走査電極群に設定する。図２６では、それぞれの走査電極群が４つずつの走査電極を含むように設定したが、これとは異なり、２つ、３つ、５つなど多様に設定することができる。

また、複数の走査電極群のうちいずれか１つ以上が、他の走査電極群と相違なる個数の走査電極Ｙを含むように設定することも可能である。例えば、第１の走査電極群に、２つの走査電極Ｙ、第２の走査電極群に、４つの走査電極Ｙを含むように設定することもできる。

このように、走査電極群に設定した場合、図１２の第２のタイプType２を適用すれば、図２６のように、第１の走査電極群の走査以後に第３の走査電極群を走査し、次に、第２の走査電極群と第４の走査電極群を順次に走査する。言い換えれば、走査順序がＹ１，Ｙ２，Ｙ３，Ｙ７，Ｙ８，Ｙ９，Ｙ４，Ｙ５，Ｙ６，Ｙ１０，Ｙ１１，Ｙ１２の順になる。

以上、本発明の第１の実施例では、アドレス期間中に複数の走査電極を走査する順序の異なる複数の走査タイプのうちいずれかの走査タイプで、走査電極Ｙを走査することについて詳しく説明した。

次に、本発明の第２の実施例は、第１の実施例が適用されるアドレス期間以後の維持期間において走査電極Ｙまたは維持電極Ｚに印加される維持パルスのうち最後の維持パルスの印加時点と、次サブフィールドのリセット期間において走査電極Ｙに印加されるリセットパルスの印加時点との時間差を、２つの維持パルスの印加時点間の時間差よりもさらに長くすることを特徴とする。

図２７は、本発明の第２の実施例により、最後の維持パルスの印加時点と、次のサブフィールドのリセット期間中に印加されるリセットパルスの印加時点との時間差を調節する方法について説明するための図である。
図２７を参照すれば、（ａ）は、いずれか１つのサブフィールドの維持期間中に印加される最後の維持パルスＳＵＳＬと、次のサブフィールドのリセット期間中に印加されるリセットパルスとの関係を示す。図２７では、最後の維持パルスＳＵＳＬが走査電極Ｙに印加される場合の例を説明している。しかし、図２７の場合とは異なり、最後の維持パルスＳＵＳＬが維持電極Ｚにも印加できる。

（ｂ）は、最後の維持パルスＳＵＳＬを除いた他の一般維持パルスの印加時点間との時間差Ｗｓ２を示す。
（ａ）を参照すれば、このような最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に印加されるリセットパルスの印加時点との間には、Ｗｓ１の時間差がある。

このように（ａ）におけるＷｓ１を（ｂ）におけるＷｓ２よりもさらに長く設定する。
このように（ａ）におけるＷｓ１を（ｂ）におけるＷｓ２よりもさらに長くする理由について、図２８を参照して説明すると、次のとおりである。

図２８は、本発明の第２の実施例により、維持パルスの印加時点を制御する理由を示す図である。
すなわち、図２８は、走査電極Ｙまたは維持電極Ｚに印加される維持パルスのうち最後の維持パルスＳＵＳＬの印加時点と、次のサブフィールドのリセット期間中に走査電極Ｙに印加されるリセットパルスの印加時点との時間差を、２つの維持パルスの印加時点との時間差よりもさらに長くする理由を示す。

図２８を参照すれば、１セル内における複数の電極、例えば走査電極Ｙ、維持電極Ｚ、データ電極Ｘ上に位置する壁電荷２４００とセル内の空間に位置する空間電荷２４０１との関係が示されている。
このような状況下で、パネル周辺の温度が相対的に高温に上昇する場合、セル内での空間電荷２４０１と壁電荷２４００の再結合の割合が増加する。

この場合、放電に参加する壁電荷の絶対量が減少し、このため、放電が発生すべきセルで放電が発生しないなどの誤放電が発生する。ここで、前記空間電荷２４０１は、セル内の空間に存在する電荷であって、前記壁電荷２４００とは異なって放電に参加しない。

例えば、アドレス期間で空間電荷２４０１と壁電荷２４００の再結合の割合が増加すれば、アドレス放電に参加する壁電荷２４００の量が減少し、このため、アドレス放電が不安定になる。この場合には、アドレス順序が後の方であるほど、空間電荷２４０１と壁電荷２４００が再結合する時間が十分に確保できるため、アドレス放電がさらに不安定になる。これにより、アドレス期間中にＯＮになったセルが、維持期間中にＯＦＦになるなどの高温誤放電が発生する。

さらに、パネル周辺の温度が相対的に高い場合に、維持期間に維持放電が発生すれば、放電時に空間電荷２４０１の速度が速くなり、これにより、空間電荷２４０１と壁電荷２４００の再結合の割合が増加する。その結果、いずれか１つの維持放電以後に、空間電荷２４０１と壁電荷２４００の再結合によって、維持放電に参加する壁電荷２４００の量が減少する。このため、次のサブフィールドにおける放電が不安定になる。

ここで、維持期間における最後の維持パルスＳＵＳＬの印加終了時点から、次のサブフィールドのリセット期間におけるリセットパルスが印加される時点までの期間を充分に長く設定すれば、最後の維持パルスＳＵＳＬの印加後に空間電荷２４０１が低減されるだけの十分な時間が確保される。これにより、セル内での空間電荷２４０１が減少する。

このようにセル内での空間電荷２４０１の量が減少することにより、パネル周辺の温度が相対的に高温である場合にも誤放電の発生を抑えることができる。
特に、図１０〜図２６の説明のように、あるフレームのサブフィールドのうち少なくとも１つのサブフィールドにおいて、アドレス期間中に複数の走査電極Ｙを走査する順序の異なる複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査する場合、特定の走査電極Ｙの走査順序が頻繁に変動できる。この場合、アドレス期間中に形成されるセル内の壁電荷の分布は、一定の走査順序を有する場合に比べて相対的に不安定になるおそれがある。

例えば、図１２における第３の走査電極Ｙ３の場合、走査電極Ｙが第１の走査タイプType１で走査される場合に、前記第３の走査電極Ｙの走査順序は３番目であり、走査電極Ｙが第２の走査タイプType２で走査される場合には、第３の走査電極Ｙ３の走査順序は２番目であり、走査電極Ｙが第３の走査タイプType３で走査される場合には、第３の走査電極Ｙ３の走査順序は７番目である。このように第３の走査電極Ｙ３の走査順序が頻繁に変動すると、第３の走査電極Ｙ３ライン上に位置するセル内での壁電荷の分布が不安定になる。

この場合、走査電極Ｙまたは維持電極Ｚに印加される維持パルスのうち最後の維持パルスＳＵＳＬの印加時点から次のサブフィールドのリセット期間中に、走査電極Ｙに印加されるリセットパルスの印加時点までの期間を充分に長くすると、すなわち維持期間で最後の維持パルスＳＵＳＬの印加の終了時点から次のサブフィールドのリセット期間中に、リセットパルスが印加される時点までの期間を充分に長く設定すると、前記第３の走査電極Ｙ３ライン上に位置するセル内の空間電荷を充分に減少でき、その結果、第３の走査電極Ｙ３ライン上に位置するセル内での放電を安定化させる。

以上で図２８の説明を終え、以下、図２７について説明する。
ここで、（ａ）における最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に走査電極Ｙに印加されるリセットパルスの印加時点との時間差Ｗｓ１は、好ましくは、（ｂ）における２つの一般維持パルスの印加時点間の時間差Ｗｓ２の１倍超過ないし１０００倍以下にする。すなわち、Ｗｓ２＜Ｗｓ１≦１０００Ｗｓ２の関係が設定される。

一方、最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に走査電極Ｙに印加されるリセットパルスの印加時点との時間差を１００μs〜１ｍｓの範囲にしても良い。
ここで、最後の維持パルスＳＵＳＬのパルス幅は、ｄ２であって他の一般の維持パルスのパルス幅ｄ１とほぼ同一に設定される。

このようにパルス幅が他の一般の維持パルスの幅と同じ最後の維持パルスＳＵＳＬの印加が終了した後、走査電極Ｙの電圧が 、Ｗｓ１の期間においてＧＮＤレベルを維持することにより最後の維持パルスＳＵＳＬの印加時点と、次のサブフィールドのリセット期間において印加されるリセットパルスの印加時点との間に時間差を発生させる。

結局、図２７では、最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に走査電極Ｙに印加されるリセットパルスの印加時点との時間差は、最後の維持パルスＳＵＳＬの印加が終了した後に、走査電極Ｙの電圧が接地電圧レベルを保持する期間であることから、好ましくは、走査電極Ｙの電圧が接地電圧レベルを保持する期間が１００μs〜１ｍｓの範囲である。

ここで、最後の維持パルスＳＵＳＬの印加が終了してから、次サブフィールドのリセット期間時点までの期間を１００μs以上にした理由、すなわち下限しきい値を１００μsに設定した理由は、プラズマディスプレイパネルの維持放電時に発生した空間電荷を充分に減少させるためであり、最後の維持パルスＳＵＳＬの印加が終了した時点から次サブフィールドのリセット期間時点までの期間を１ｍｓ以下にした理由、すなわち上限しきい値を１ｍｓに設定した理由は、プラズマディスプレイパネルの維持駆動時の維持期間の動作マージンを確保するためである。

また、図２７では、いずれか１つのサブフィールドでのみ（ａ）のＷｓ１を（ｂ）のＷｓ２よりもさらに長く設定することを説明しているが、好ましくは、フレームに含まれたすべてのサブフィールドにおいて、（ａ）のＷｓ１を（ｂ）のＷｓ２よりもさらに長く設定する。

例えば、１フレームが総１２個のサブフィールドを含む場合、この１２個のすべてのサブフィールドにおいて走査電極Ｙまたは維持電極Ｚに印加される維持パルスのうち最後の維持パルスＳＵＳＬの印加時点と、次のサブフィールドのリセット期間において走査電極Ｙに印加されるリセットパルスの印加時点との時間差を、２つの維持パルスの印加時点間の時間差よりもさらに長くする。

ここで、前記図２７の説明における維持パルスの印加時点について、図２９を参照してより詳しく説明すると、次のとおりである。
図２９は、維持パルスの印加時点についてより詳しく説明するための図である。

図２９を参照すれば、前記最後の維持パルスの印加時点は、好ましくは、最後の維持パルスＳＵＳＬの電圧が最低電圧Ｖｍｉｎから上昇しながら平均電圧が最大電圧Ｖｍａｘの略１０％（Ｖｍａｘ／１０）以上になる時点となる。
また、図示しないが、前記最後の維持パルスＳＵＳＬの印加が終了するというのは、最後の維持パルスＳＵＳＬの電圧が最大電圧の約１０％以下になることを意味する。すなわち、最後の維持パルスＳＵＳＬの最大電圧が２００Ｖであると仮定すれば、この最後の維持パルスＳＵＳＬの電圧が約２０Ｖ以下になる場合を最後の維持パルスＳＵＳＬの印加が終了したという。

以上、最後の維持パルスＳＵＳＬの印加の終了時点から次サブフィールドのリセット期間中に印加されるリセットパルスの印加時点までに該当する電極、例えば図２７では、走査電極Ｙの電圧を接地電圧レベルに保持することにより、最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に印加されるリセットパルスの印加時点との時間差を調節した。

しかし、これとは異なり、最後の維持パルスＳＵＳＬのパルス幅を調節することにより、最後の維持パルスＳＵＳＬの印加時点と、次のサブフィールドのリセット期間中に印加されるリセットパルスの印加時点との時間差を調節することもできる。これを、図３０を参照して説明すると、次のとおりである。

図３０は、最後の維持パルスの印加時点と、次のサブフィールドのリセット期間中に印加されるリセットパルスの印加時点との時間差を調節する他の方法について説明するための図である。
図３０を参照すれば、（ａ）は、いずれか１つのサブフィールドの維持期間中に印加される最後の維持パルスＳＵＳＬと、次のサブフィールドのリセット期間中に印加されるリセットパルスとの関係を示す。図３０は、前記図２７と同様に最後の維持パルスＳＵＳＬが走査電極Ｙに印加される場合の例を説明している。しかし、このような図３０の場合とは異なり、最後の維持パルスＳＵＳＬが、維持電極Ｚにも印加できることは言うまでもない。

（ｂ）は、図２７と同様に最後の維持パルスＳＵＳＬを除いた、他の一般の維持パルス間の印加時点間の時間差Ｗｓ２を示す。
（ａ）を参照すれば、前記最後の維持パルスＳＵＳＬの印加時点と、次のサブフィールドのリセット期間中に印加されるリセットパルスの印加時点との間には、Ｗｓ３の時間差がある。

前記（ａ）におけるＷｓ３は、（ｂ）におけるのＷｓ２よりもさらに長く設定する。
ただし、図３０では、前記図２７とは異なり、最後の維持パルスＳＵＳＬの印加時点と、次サブフィールドのリセット期間中に印加されるリセットパルスの印加時点との時間差が、最後の維持パルスＳＵＳＬのパルス幅が増大することから発生する。

換言すると、最後の維持パルスＳＵＳＬの幅ｄ３は、他の維持パルスの幅ｄ１よりも長い。
好ましくは、前記最後の維持パルスＳＵＳＬの幅は、１００μs〜１ｍｓの範囲である。

ここで、最後の維持パルスＳＵＳＬのパルス幅を１００μs以上にした理由、すなわち下限しきい値を１００μsに設定した理由は、プラズマディスプレイパネルの維持放電時に発生した空間電荷を充分に減少させるためであり、最後の維持パルスＳＵＳＬのパルス幅を１ｍｓ以下にした理由、すなわち上限しきい値を１ｍｓに設定した理由は、プラズマディスプレイパネルの維持駆動時の維持期間の動作マージンを確保するためである。

このように（ａ）におけるＷｓ３を（ｂ）におけるＷｓ２よりもさらに長くする理由は、前記図２７と同様にセル内の空間電荷を減少させるためである。これについては、図２７〜２４でより詳しく説明したので、前述と重複する説明を省略する。

図３１は、本発明の第２の実施例に係るプラズマ表示装置駆動方法の一例を示す波形図である。
図３１の駆動波形は、３電極交流面放電型ＰＤＰに適用される。

図３１を参照すれば、それぞれのサブフィールドＳＦｎ−１，ＳＦｎは、全画面の放電セルを初期化するためのリセット期間ＲＰ、放電セルを選択するためのアドレス期間ＡＰ、選択済み放電セルの放電を維持させるための維持期間ＳＰ及び放電セル内の壁電荷を消去するための消去期間ＥＰを含む。
リセット期間ＲＰ、アドレス期間ＡＰ及び維持期間ＳＰは図５の駆動波形と実質的に同一なので、それについての詳細な説明は省力する。

本発明の第２の実施例に係るプラズマ表示装置駆動方法の一例は、４０℃以上の高温環境下で、ｎ−１番目のサブフィールドＳＦｎ−１の最後の維持パルスＬＳＴＳΜＳＰの立上り時点と、ｎ番目のサブフィールドＳＦｎのリセット期間ＲＰが始まる正ランプ波形ＰＲの立上り時点の間に、空間電荷の減衰Decayを引き起こすための空間電荷減衰期間ＴDecayを設定する。

空間電荷減衰期間ＴDecayは、室温温環境に比べて４０℃以上の高温環境下でさらに長く設定され、その時間は、約３００μs±５０μs程度である。この空間電荷減衰期間中にｎ−１番目のサブフィールドＳＦｎ−１の維持放電時に発生する空間電荷は、これら空間電荷間の再結合と壁電荷との再結合により減衰することになる。このような空間電荷の減衰後に、ｎ番目のサブフィールドＳＦｎのリセット期間ＲＰ中に、セットアップ放電とセットダウ放電が連続的に起こり、その結果、Ｎ番目のサブフィールドＳＦｎのリセット期間ＲＰ直後には、図６ｃのように空間電荷がほとんどなくなり、アドレス放電の最適の壁電荷分布条件下で、各放電セルが初期化される。

空間電荷の減衰期間内に存在する消去期間ＥＰにおいて、放電セル内に消去放電を誘導するための消去ランプ波形ＥＲＲが、維持電極Ｚに印加される。消去ランプ波形ＥＲＲは、電圧が０Ｖから正の維持電圧Ｖｓまで次第に立ち上がる正ランプ波形である。この消去ランプ波形ＥＲＲによって、維持放電が発生したオンセル内では、走査電極Ｙと維持電極Ｚとの間で消去放電が発生し、これにより壁電荷が消去される。

図３２は、本発明の第２の実施例に係るプラズマ表示装置駆動方法の他の例を示す波形図である。
図３２の駆動波形は、セットアップ放電なしに以前サブフィールドにおける最後の維持放電とそれに続く次サブフィールドでのセットダウ放電だけで放電セルの初期化が可能であるＰＤＰ、すなわち放電セルの均一性が高くかつ駆動マージンが広いＰＤＰに適用可能である。

図３２を参照すれば、ｎ−１番目のサブフィールドＳＦｎ−１は、リセット期間ＲＰ、アドレス期間ＡＰ、及び維持期間ＳＰを含む。ｎ番目のサブフィールドＳＦｎは、セットアップ期間なしにセットダウン期間のみを有するリセット期間ＲＰ、アドレス期間ＡＰ、維持期間ＳＰ及び消去期間ＥＰを含む。
アドレス期間ＡＰと維持期間ＳＰは、図５の駆動波形及び前記図３１の実施例と実質的に同様であるので、これ以上の詳しい説明は省略する。

本発明の第２の実施例に係るプラズマ表示装置駆動方法の他の例は、高温環境下で、ｎ−１番目のサブフィールドＳＦｎ−１の最後の維持パルスＬＳＴＳＭＳＰ２の立上り時点と、ｎ番目のサブフィールドＳＦｎのリセット期間ＲＰが始まる負ランプ波形ＰＲの立下り開始時点との間に、空間電荷の減衰を引き起こすための空間電荷減衰期間ＴDecay２を設定する。

空間電荷減衰期間ＴDecay２は最後の維持パルスのパルス幅と同じであり、室温環境に比べて４０℃以上の高温環境下で長く設定される。この空間電荷減衰期間ＴDecay２は、高温下で約３００μs±５０μs程度である。この空間電荷減衰期間ＴDecay２において、走査電極Ｙには、維持電圧Ｖｓの最後の維持パルスＬＳＴＳＵＳＰが印加され、その維持電圧Ｖｓを維持し、走査電極Ｙに最後の維持パルスＬＳＴＳＵＳＰが印加された時点から、所定の時間Ｔｄが経ってから、維持電極Ｚには、維持電圧Ｖｓが印加される。この電圧によって空間電荷減衰期間ＴDecay２中、負の空間電荷は走査電極Ｙ上に蓄積され、正の空間電荷はアドレス電極Ｘ上に蓄積される。よって、空間電荷減衰基板ＴDecay２直後には、既存のセットアップ放電結果と類似の壁電荷の分布、すなわち放電セルのそれぞれで、空間電荷がほとんど消滅して、図６ｂと類似した壁電荷分布に各放電セルが初期化される。

空間電荷減衰期間ＴDecay２に引き継ぎ、Ｎ番目のサブフィールドＳＦｎのリセット期間ＲＰ（ＳＤ）には、負ランプ波形ＮＲが走査電極Ｙに印加される。このリセット期間ＲＰ（ＳＤ）中、維持電極Ｚには、正の維持電圧Ｖｓが印加され、アドレス電極Ｘには０Ｖが印加される。負ランプ波形ＮＲにより走査電極Ｙ上の電圧は、正の維持電圧Ｖｓから負の消去電圧Ｖｅまで徐々に低下する。この負ランプ波形ＮＲにより、全画面の放電セル内において、走査電極Ｙとアドレス電極Ｘの間で暗放電が発生し、同時に走査電極Ｙと維持電極Ｚとの間で暗放電が起こる。このセットダウン期間ＳＤの暗放電の結果、各放電セル１内の壁電荷分布は、図６ｃのように、アドレスの最適条件に変わる。

図３３は、本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例であり、図３４ａ〜図３４ｅは、図３３のような駆動波形によって変わる放電セル内の壁電荷分布を段階的に示す図である。
図３３の駆動波形について、図３４ａ〜図３４eの壁電荷分布を関連付けて説明する。

図３３を参照すれば、高温環境下で少なくとも１つのサブフィールド、例えば１番目のサブフィールドを走査電極Ｙ上に正の壁電荷を形成し、維持電極Ｚ上に負の壁電荷を形成するためのプリリセット期間ＰＲＥＰＲと、プリリセット期間ＰＲＥＰＲに形成された壁電荷分布を用いて、全画面の放電セルを初期化するためのリセット期間ＲＰと、アドレス期間ＡＰと、選択済み放電セルの放電を維持するための維持期間ＳＰとに分割して駆動する。維持期間ＳＰと次のサブフィールドのリセット期間との間には、消去期間を含んでいいても良い。

プリリセット期間ＰＲＥＰＲには、すべての維持電極Ｚに、正の維持電圧Ｖｓが印加された後、所定時間Ｔｄ２が経過した時点からすべての走査電極Ｙに、０Ｖや接地電圧ＧＮＤから負の−Ｖ１電圧まで立ち下がる第１のＹ負ランプ波形ＮＲＹ１が印加される。ここで、所定時間Ｔｄ２は、パネル特性によって変えることができる。維持電極Ｚの電圧が維持される間、走査電極Ｙの電圧は低下した後、−Ｖ１電圧を所定時間維持する。このプリリセット期間ＰＲＥＰＲ中に、アドレス電極Ｘには０Ｖが印加される。

プリリセット期間ＰＲＥＰＲの初期所定時間Ｔｄ２の間、維持電極Ｚに印加される維持電圧Ｖｓと走査電極Ｙに印加される０Ｖとの電圧差により、放電セル内の負の空間電荷は、走査電極Ｙ上に蓄積されて壁電荷に変わり、その放電セル内の正の空間電荷は、維持電極Ｙ上に蓄積されて壁電荷に変わる。このような空間電荷の消去後、維持電極Ｚに印加される維持電圧Ｖｓと走査電極Ｙに印加される第１のＹ負ランプ波形ＮＲＹ１は、全放電セルにおける走査電極Ｙと維持電極Ｚ間、維持電極Ｚとアドレス電極Ｘ間で暗放電を起こす。この放電の結果、プリリセット期間ＰＲＥＰＲ直後に全放電セル内において、図３４ａのように走査電極Ｙ上には正の壁電荷が蓄積され、維持電極Ｚ上には負の壁電荷が多量蓄積される。そして、アドレス電極Ｘ上には正の壁電荷が蓄積される。図３４ａの壁電荷分布により全放電セル内には走査電極Ｙと維持電極Ｚ間に充分大きな正の電圧が形成され、各放電セル内に走査電極Ｙから維持電極Ｚへの電界が形成される。

リセット期間ＲＰのセットアップ期間ＳＵでは、すべての走査電極Ｙに第１のＹ正ランプ波形ＰＲＹ１と第２Ｙの正ランプ波形ＰＲＹ２が連続的に印加され、維持電極Ｚとアドレス電極Ｘには０Ｖが印加される。第１のＹ正ランプ波形ＰＲＹ１の電圧は、０Ｖから正の維持電圧Ｖｓまで上昇し、第２のＹ正ランプ波形ＰＲＹ２の電圧は、正の維持電圧Ｖｓからそれより高い正のＹリセット電圧Ｖｒｙまで上昇する。第２のＹ正ランプ波形ＰＲＹ２の勾配は、第１のＹ正ランプ波形ＰＲＹ１よりも低い。一方、パネル特性により、第１のＹ正ランプ波形ＰＲＹ１と第２のＹ正ランプ波形ＰＲＹ２との勾配は、同じく設定しても良い。第１のＹ正ランプ波形ＰＲＹ１と放電セル内における走査電極Ｙと維持電極Ｚ間に形成された電界の電圧とが加えられることにより、放電セルにおける走査電極Ｙと維持電極Ｚ間、走査電極Ｙとアドレス電極Ｘ間では暗放電が発生する。この放電の結果、セットアップ期間ＳＵ直後に前放電セル内において、図３４ｂのように、走査電極Ｙ上には、負の壁電荷が蓄積され、このためにその極性が正から負に変わり、アドレス電極Ｘ上には正の壁電荷がさらに蓄積される。そして、維持電極Ｚ上に蓄積されている壁電荷は、走査電極Ｙの方に負の壁電荷が移動しながら、その一部が減少するが、その極性は負を維持する。

一方、プリリセット期間ＰＲＥＰＲ直後の壁電荷分布により、セットダウン期間ＳＵで暗放電が発生する前に、全放電セル内における正のギャップ電圧が充分高いので、Ｙリセット電圧Ｖｒは、図５のように、従来のリセット電圧Ｖｒよりも低くなる。また、プリリセット期間ＰＲＥＰＲとセットアップ期間ＳＵを経ながら、アドレス電極Ｘ上には、正の壁電荷が充分に蓄積されるので、アドレス放電時に必要な外部印加電圧、すなわちデータ電圧Ｖａと走査電圧−Ｖｙの絶対値を低めることができる。

セットアップ期間ＳＵに次いで、リセット期間ＲＰのセットダウン期間ＳＤでは、第２のＹ負ランプ波形ＮＲＹ２が走査電極Ｙに印加されると共に、維持電極Ｚに第２のＺ負ランプ波形ＮＲＺ２が印加される。第２のＹ負ランプ波形ＮＲＹ２の電圧は、正の電圧Ｖｓから負の−Ｖ２電圧まで低下する。第２のＺ負ランプ波形ＮＲＺ２の電圧は、正の維持電圧Ｖｓから０Ｖや接地電圧まで低下する。−Ｖ２電圧の設定は、プリリセット期間ＰＲＥＰＲの−Ｖ１電圧と同じくまたは異ならせることができる。このセットダウン期間ＳＤ中、走査電極Ｙと維持電極Ｚの電圧は、同時に低回するため、これら電極間に放電が起こらない反面、走査電極Ｙとアドレス電極Ｘとの間で暗放電が発生する。この暗放電により、走査電極Ｙ上に蓄積されている負の壁電荷のうち余剰壁電荷が消去され、アドレス電極Ｘ上に蓄積されている正の壁電荷のうち余剰壁電荷が消去される。その結果、全放電セルは、図３４ｃのような均一の壁電荷分布を有するようになる。図３４ｃの壁電荷分布によれば、走査電極Ｙ上に負の壁電荷が充分に蓄積され、アドレス電極Ｘ上に正の壁電荷が充分に蓄積されていることから、走査電極Ｙとアドレス電極Ｘ間のギャップ電圧を放電点火電圧Ｖｆの近くにまで上昇させる。よって、全放電セルの壁電荷分布は、セットダウン期間ＳＤ直後に最適のアドレス条件に調整される。

アドレス期間ＡＰでは、負の走査パルス−SＣＮＰが走査電極Ｙに順次に印加されると共に、その走査パルス−ＳＣＮＰに同期してアドレス電極Ｘに正のデータパルスＤＰが印加される。走査パルス−ＳＣＮＰの電圧は、０Ｖまたはこれに近い負の走査バイアス電圧Ｖｙｂから負の走査電圧−Ｖｙまで低下する走査電圧Ｖｓｃである。このアドレス期間中ＡＰ、維持電極Ｚには、正の維持電圧Ｖｓよりも低い正のＺバイアス電圧Ｖｚｂが供給される。リセット期間ＲＰの直後に全放電セルが最適のアドレス条件に、ギャップ電圧が調整された状態で、走査電圧Ｖｓｃとデータ電圧Ｖａが印加されるオンセル内には、走査電極Ｙとアドレス電極Ｘ間のギャップ電圧が放電点火電圧Ｖｆを超過しながら、その電極Y，Ｘの間でばかりアドレス放電が発生する。アドレス放電が発生したオンセル内の壁電荷分布は図３４ｄのとおりである。アドレス放電が起こった直後、オンセル内の壁電荷分布は、アドレス放電によって走査電極Ｙ上に正の壁電荷が蓄積され、アドレス電極Ｘ上に負の壁電荷が蓄積されながら図３４ｅのように変わる。

一方、アドレス電極Ｘに、０Ｖや接地電圧が印加されるか走査電極Ｙに、０Ｖや走査バイアス電圧Ｖｙｂが印加されるオフセルは、ギャップ電圧が放電点火電圧未満である。よって、アドレス放電が発生しないオフセルは、その壁電荷分布が実質的に図３４ｃの状態を維持する。

維持期間ＳＰには、走査電極Ｙと維持電極Ｚに、正の維持電圧Ｖｓの維持パルスＦＩＲＳＴＳΜＳＰ，ＳΜＳＰ，ＬＳＴＳＵＳＰが交互に印加される。維持期間ＳＰ中にアドレス電極Ｘには０Ｖや接地電圧が供給される。走査電極Ｙと維持電極Ｚのそれぞれに最初に印加される維持パルスＦＳＴＳＵＭＰは、維持放電開始が安定して行われるようにそのパルス幅が正常の維持パルスＳＵＳＰよりも長く設定される。また、最後の維持パルスＬＳＴＳＵＳＰは、維持電極Ｚに印加されるが、セットアップ期間ＳＵの初期状態で維持電極Ｚに負の壁電荷を充分に蓄積するために、そのパルス幅が正常の維持パルスＳＵＳＰよりも長く設定される。この維持期間中、アドレス放電により選択されたオンセルは、図３４ｅの壁電荷分布の助けを借りて、各維持パルスＳＵＳＰ毎に走査電極Ｙと維持電極Ｚとの間で維持放電が起こる。これに対し、オフセルは、維持期間ＳＰの初期の壁電荷の分布が図３４ｃと同様であるため、維持パルスＦＩＲＳＴＳＵＳＰ，ＳＵＳＰ，ＬＳＴＳＵＳＰが印加されるとしてもそのギャップ電圧が放電点火電圧Ｖｆ未満に低い状態を維持するため、放電が発生しない。

維持放電時に発生する空間電荷の量を減らすために、各維持パルスＦＩＲＳＴＳＵＳＰ，ＳＵＳＰ，ＬＳＴＳＵＳＰの立上り期間と立下り期間は約３４０ｎｓ±２０ｎｓ程度に比較的長い。
図３３の駆動波形は、最初のサブフィールドにのみ限定されるものではなく、その最初のサブフィールドをはじめとして多数の初期サブフィールドに適用できる。１フレーム期間に含まれた全サブフィールドに適用されることも可能である。

図３５は、本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例であって、ｎ−１（ただし、ｎは２以上の正の整数）番目のサブフィールドＳＦｎの維持期間ＳＰとｎ番目のサブフィールドＳＦｎ期間中の駆動波形を示す。
図３６は、図３５に示された駆動波形によって維持期間直後に放電セル内に形成される壁電荷分布を示す図であり、図３７は、図３３及び図３５の駆動波形によってセットアップ期間の前に形成される放電セル内の壁電荷分布とギャップ電圧を示す図である。

図３５の駆動波形については、図３６及び図３７の壁電荷分布に関連付けて説明する。
図３５を参照すれば，ｎ番目のサブフィールドＳＦｎは、ｎ−１番目のサブフィールドＳＦｎ−１、例えば、１番目のサブフィールドにおける維持期間直後に形成された壁電荷分布を利用してＰＤＰの全セルを初期化する。

ｎ−１番目のサブフィールドＳＦｎ−１とｎ番目のサブフィールドＳＦｎのそれぞれは、維持電極Ｚ上に負の壁電荷が充分に蓄積されている壁電荷分布の助けを借りて、全セルを初期化するためのリセット期間ＲＰと、セルを選択するためのアドレス期間ＡＰ及び選択済みセルの放電を維持させるための維持期間ＳＰと、を含む。

ｎ−１番目のサブフィールドＳＦｎ−１の維持期間において、最後の維持パルスＬＳＴＳＵＳＰ３は維持電極Ｚに印加される。このとき、走査電極Ｙとアドレス電極Ｘには、０Ｖや接地電圧が印加される。最後の維持パルスＬＳＴＳＵＳＰ３のパルス幅に対応する空間電荷減衰期間ＴDecay３は、空間電荷が壁電荷に変化できるほどの十分な時間に設定され、オンセル内での維持放電を誘導すると共に、ｎ番目のサブフィールドＳＦｎのリセット期間ＲＰの前に放電セル内の空間電荷を消去させる役割を果す。このために、最後の維持パルスＬＳＴＳＵＳＰ３が維持電圧Ｖｓを維持する空間電荷減衰期間ＴDecay３は、約３００μs±５０μs程度に設定される。

最後の維持パルスＬＳＴＳＵＳＰ３によって発生する走査電極Ｙと維持電極Ｚとの間での放電により、図３６のように、空間電荷がほとんどなしに走査電極Ｙ上には、正の壁電荷が充分に蓄積され、維持電極Ｚ上には負の壁電荷が蓄積される。

ｎ番目のサブフィールドＳＦｎのセットアップ期間ＳＵでは、図３６の壁電荷分布を用いて全セルに暗放電を起こし、全セルの壁電荷分布を図３４ｂの如き壁電荷分布に全セルを初期化する。このセットアップ期間ＳＵと、その後のセットダウン初期化、アドレス及び維持動作は、図３３の駆動波形と実質的に同様である。

本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例では、高温環境下で空間電荷が壁電荷に変わって高温環境下での壁電荷分布の初期化が安定して行われ、以前サブフィールドの維持期間と次のサブフィールドのリセット期間との間に壁電荷の消去期間なしに、以前サブフィールドの最後の維持放電に次いで、即時次のサブフィールドのセットアップ期間が続く。維持放電は強いグロー放電(Glow discharge)であるため、走査電極Ｙと維持電極Ｚに壁電荷が充分に蓄積され、走査電極Ｙ上の正の壁電荷と維持電極Ｚ上の負の壁電荷のそれぞれの極性を安定的に維持することができる。

図３７は、最後の維持放電やプリリセット期間ＰＲＥＰＲの放電により形成されるセルのギャップ電圧状態を示す図である。
図３７を参照すれば、最後の維持パルスＬＳＴＳＵＳＰやプリリセット期間ＰＲＥＰＲの波形ＮＲＹ１，ＰＲＺ，ＮＲＺ１によって、走査電極Ｙと維持電極Ｚとの間で放電が起こり、セル内には、セットアップ期間ＳＵ直前に、走査電極Ｙから維持電極Ｚへの電界によるＹ−Ｚ間の初期ギャップ電圧Ｖｇｉｎｉ−ｙｚが形成されると共に、走査電極Ｙからアドレス電極ＸへのＹ−Ｚ間の初期ギャップ電圧Ｖｇｉｎｉ−Ｙxが形成される。

放電セルには、セットアップ期間ＳＵの前に既に図３７の如き壁電荷分布により、Ｙ−Ｚ間の初期ギャップ電圧Ｖｇｉｎｉ−ｙzが形成されているので、放電点火電圧ＶｆとＹ−Ｚ間の初期ギャップ電圧Ｖｇｉｎｉ−ｙｚの電圧差だけ外部から電圧を印加すると、セットアップ期間ＳＵ中に、セル内で暗放電が発生する。これは、下記の式５で表わされる。

Ｖｙｚ≧Ｖｆ−（Ｖｇｉｎｉ−ｙz） 式10

ここで、‘Ｖｙｚ’は、セットアップ期間ＳＵ中に走査電極Ｙと維持電極Ｚに印加される外部電圧（以下、「Ｙ−Ｚ間の外部電圧」という）であって、図３３及び図３５の駆動波形において、走査電極Ｙに印加される正ランプ波形ＰＲＹ１，ＰＲＹ２の電圧と維持電極Ｚに印加される０Ｖである。

図３８は、図３３及び図３５の如き駆動波形によってプラズマディスプレイパネルが駆動されるとき、セットアップ期間において走査電極と維持電極間の外部印加電圧と放電セル内のギャップ電圧の変化を示す図である。
前記式５と図３８から明らかなように、セットアップ期間ＳＵ中にＹ−Ｚ間の外部電圧Ｖｙｚが、放電点火電圧ＶｆとＹ−Ｚ間の初期ギャップ電圧Ｖｇｉｎｉ−ｙｚの電圧差以上に充分に高くなると、広い駆動マージンを有することができ、放電セル内で安定した暗放電を実現することができる。

本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例において、各サブフィールド別リセット期間で発生する発光量は、従来に比べて非常に少ない。これは、各サブフィールドのリセット期間中に、セル内で発生する放電の回数が従来に比べて少なく、特に面放電の回数が少ないからである。

図３９は、図５の如き従来の駆動波形の一例によって消去期間とリセット期間中に維持電極上の壁電荷極性の変化を示す図である。
図４０は、図３３及び図３５の如き駆動波形によってリセット期間中に維持電極上の壁電荷極性の変化を示す図である。

従来のプラズマ表示装置では、図３９のように、ｎ−１番目のサブフィールドＳＦｎ−１の最後の維持放電直後からｎ番目のサブフィールドＳＦｎのセットダウン期間ＳＤの暗放電直後まで、維持電極Ｚ上の壁電荷の極性が、順に、正、消去＆負（図６ａ）、正（図６ｂ）、負（図６ｃ）に変わる。これに対し、本発明に係るプラズマ表示装置では、図４０のように、ｎ−１番目のサブフィールドＳＦｎ−１の最後の維持放電直後からｎ番目のサブフィールドＳＦｎのセットダウン期間ＳＤの暗放電直後まで、維持電極Ｚ上の壁電荷の極性が負を維持する。すなわち、本発明に係るプラズマ表示装置は、初期化過程で維持電極Ｘ上の壁電荷極性を図３４ａ、図３４ｂ及び図３４ｃのように負に維持しながら、アドレス期間ＡＰを開始する。

図４１は、本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例において、最初のサブフィールド期間の駆動波形を示す。
図４２は、本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例において、ｎ−１（ただし、ｎは２以上の正の整数）番目のサブフィールドＳＦｎの維持期間ＳＰとｎ番目のサブフィールドＳＦｎ期間中の駆動波形を示す。

図４１及び図４２を参照すれば、本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例において、それぞれのサブフィールドは、セットダウン期間ＳＤ中に０Ｖや接地電圧ＧＮＤから低下する電圧を走査電極Ｙに印加し、セットアップ期間ＳＵで初期化された全放電セルの壁電荷分布を均一化する。

最初のサブフィールドは、図４１のようにプリリセット期間ＰＲＥＰＲ、リセット期間ＲＰ、アドレス期間ＡＰ及び維持期間ＳＰを含み、その以外のサブフィールドＳＦｎは図４２のようにリセット期間ＲＰ、アドレス棄却ＡＰ及び維持期間ＳＰを含む。

最初のサブフィールドにおけるプリリセット期間ＰＲＥＰＲは、空間電荷を壁電荷に変わることにより空間電荷を消去すると共に、図３４ａのような壁電荷分布を各放電セル内に形成するために、すべての維持電極Ｚに正の維持電圧Ｖｓが印加された後、所定時間Ｔｄ２が経過した時点からすべての走査電極Ｙに０Ｖや接地電圧ＧＮＤから負の−Ｖ１電圧まで立ち下がる第１のＹ負ランプ波形ＮＲＹ１が印加される。

最初のサブフィールドを除いたｎ番目のサブフィールドのリセット期間ＲＰ以前に維持電極Ｚに印加される最後の維持パルスＬＳＴＳＵＳＰ３は、約３００μs±５０μs程度の空間電荷減衰期間ＴDecay３中に正の維持電圧Ｖｓを維持する。空間電荷減衰期間ＴDecay３中に空間電荷が壁電荷に変わって消去される。

各サブフィールドＳＦｎ−１，ＳＦｎにおけるリセット期間ＲＰのセットダウン期間ＳＤでは、第２のＹ負ランプ波形ＮＲＹ２が走査電極Ｙに印加されると共に、維持電極Ｚに第２のＺ負ランプ波形ＮＲＺ２が印加される。第２のＹ負ランプ波形ＮＲＹ２の電圧は前述した実施例とは異なり、０Ｖや接地電圧ＧＮＤから負の−Ｖ２電圧まで低くなる。第２のＺ負ランプ波形ＮＲＺ２の電圧は、正の維持電圧Ｖｓから０Ｖや接地電圧まで低くなる。このセットダウン期間ＳＤ中に走査電極Ｙと維持電極Ｚの電圧は、同時に低くなるので、これら電極間に放電が起こらない反面、走査電極Ｙとアドレス電極Ｘとの間では暗放電が発生する。この暗放電により、走査電極Ｙ上に蓄積されている負の壁電荷のうち余剰壁電荷が消去され、アドレス電極Ｘ上に蓄積されている正の壁電荷のうち余剰壁電荷が消去される。一方、第２のＺ負ランプ波形ＮＲＺ２は省略されても良い。

第２のＹ負ランプ波形ＮＲＹ２の電圧が０Ｖや接地電圧から低下すると、前述した実施例に比べてセットダウン期間ＳＤが短くなる。また、第２のＹ負ランプ波形ＮＲＹ２の電圧が０Ｖや接地電圧から低下するとしても走査電極Ｙと維持電極Ｙ間の電圧差が小さいことから、この実施例のプラズマ表示装置は走査電極Ｙと維持電極Ｚ間の放電をさらに効率よく抑制しながら初期化をさらに安定して行える。よって、この実施例はセットダウン期間ＳＤの縮小によって駆動時間をさらに確保でき、セットダウン期間ＳＤの初期化動作をより安定化させる。

維持放電時に発生する空間電荷の量を減らすために、各維持パルスＦＩＲＳＴＳＵＳＰ，ＳＵＳＰ，ＬＳＴＳＵＳＰの立上り期間と立下り期間は、約３４０ｎｓ±２０ｎｓ程度に比較的長くする。

図４３は、本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例を示す波形図であって、高温環境に適用される駆動波形の波形図である。
図４３を参照すれば、本発明に係るプラズマ表示装置の駆動方法は、ｎ−１番目のサブフィールドＳＦｎ−１の後期中に、維持電極Ｚに約３００μs±５０μsの空間電荷減衰期間ＴDecay３間正の維持電圧を維持する最後の維持パルスＬＳＴＳＵＳＰを印加した後、その維持電極Ｚに、０Ｖや接地電圧ＧＮＤを印加する。

そして、本発明に係るプラズマ表示装置の駆動方法は、すべての維持電極Ｚに正の維持電圧Ｖｓをさらに印加した後、所定時間Ｔｄ２が経過した時点からすべての走査電極Ｙに０Ｖや接地電圧ＧＮＤから負の−Ｖ１電圧まで立ち下がる第１のＹ負ランプ波形ＮＲＹ１を印加する。よって、維持電極Ｚが維持電圧Ｖｓを維持する状態で走査電極Ｙに第１のＹ負ランプ波形ＮＲＹ１が印加される。次いで、本発明に係るプラズマ表示装置の駆動方法は、走査電極Ｙに０Ｖや接地電圧ＧＮＤを印加した後、維持電極Ｚに、維持電圧Ｖｓから０Ｖや接地電圧ＧＮＤまで電圧が次第に立ち下がる第１のＺ負ランプ波形ＮＲＺ１を印加する。

維持放電時に発生する空間電荷の量を減らすために、各維持パルスＦＩＲＳＴＳＵＳＰ，ＳＵＳＰ，ＬＳＴＳＵＳＰの立上り期間と立下り期間は、約３４０ｎｓ±２０ｎｓ程度に比較的長くする。
このような一連の駆動波形により、高温環境下で発生する空間電荷がｎ番目のサブフィールドＳＦｎ以前にほとんど消去されるか壁電荷に変わり、図３４ａのような壁電荷分布に各放電セルが初期化される。

図４４は、本発明の実施例に係るプラズマ表示装置を説明するためのブロック図である。
図４４を参照すれば、本発明の実施例に係るプラズマ表示装置は、ＰＤＰ９００と、ＰＤＰ９００の温度を感知するための温度センサー９０６と、ＰＤＰ９００のアドレス電極Ｘ１〜Ｘｍにデータを印加するためのデータ駆動部９０２と、ＰＤＰ９００の走査電極Ｙ１〜Ｙｎを駆動するための走査駆動部９０３と、ＰＤＰ９００の維持電極Ｚを駆動するための維持駆動部９０４と、ＰＤＰ９００の温度によって各駆動部９０２，９０３，９０４を制御するための駆動パルス制御部９０１と、各駆動部９０２，９０３，９０４に必要な駆動電圧を発生するための駆動電圧発生部９０５と、を備える。

温度センサー９０６は、ＰＤＰの温度を感知して感知電圧を発生し、その感知電圧をデジタル信号に変換して駆動パルス制御部９０１に印加する。
データ駆動部９０２には、図示しない逆ガンマ補正回路、誤差拡散回路などによって逆ガンマ補正及び誤差拡散が行った後、サブフィールドマッピング回路により、予め設定されたサブフィールドパターンにマッピングされたデータが印加される。このデータ駆動部９０２は、プリリセット期間ＰＲＥＰＲ、リセット期間ＲＰ及び維持期間ＳＰ中に、０Ｖや接地電圧をアドレス電極Ｘ１〜Ｘｍに印加する。また、データ駆動部９０２は、駆動パルス制御部９０１の制御の下で、各サブフィールドのアドレス期間ＡＰ中に、データをサンプリングしてラッチした後、そのデータ電圧Ｖａをアドレス電極Ｘ１〜Ｘｍに印加する。

走査駆動部９０３は、リセット期間中に立上りランプ波形Ramp-upと立下りランプ波形Ramp-downを走査電極Ｙに印加する。また、走査駆動部９０３は、アドレス期間中に負の走査電圧−Ｖｙの走査パルスＳＰを走査電極Ｙに順次に印加し、維持期間中には、維持パルスＳＵＳを走査電極Ｙに印加する。

走査駆動部９０３は、駆動パルス制御部９０１の制御の下で、プリリセット期間ＰＲＥＰＲとリセット期間ＲＰに全放電セルを初期化するために、ランプ波形ＮＲＹ１，ＰＲＹ１，ＰＲＹ２，ＮＲＹ２を走査電極Ｙ１〜Ｙｎに印加した後、アドレス期間ＡＰ中に、データが印加される走査ラインを選択するために走査パルスＳＣＮＰを走査電極Ｙ１〜Ｙｎに順次に印加する。そして、走査駆動部９０３はＰＤＰが高温であるとき、維持期間ＳＰに選択すみオンセル内で維持放電を行わせるために立上り期間と立下り期間が約３４０ｎｓ±６０ｎｓ程度である維持パルスＦＳＴＳＵＭＰ，ＳＵＳＰを走査電極Ｙ１〜Ｙｎに印加する。

維持駆動部９０４は、立下りランプ波形Ｒａｍｐ−ｄｏｗｎが発生する期間とアドレス期間中に、正の維持バイアス電圧Ｖｚｂを維持電極Ｚに印加し、維持期間中に、走査駆動部９０３と交互に動作して維持パルスＳＵＳを維持電極Ｚに印加する。

維持駆動部９０４は、駆動パルス制御部９０１の制御の下で、プリリセット期間ＰＲＥＰＲとリセット期間ＲＰ中に全放電セルを初期化するために、ランプ波形ＮＲＺ１，ＮＲＺ２を維持電極Ｚに印加し、その後、アドレス期間ＡＰ中にＺバイアース電圧Ｖｚｂを維持電極Ｚに印加する。そして、維持駆動部９０４は、維持期間ＳＰ中に、走査駆動部９０３と交互に動作して維持パルスＦＳＴＳＵＭＰ，ＳＵＳＰ，ＬＳＴＳＵＳＰを維持電極Ｚに印加する。この維持駆動部９０４で発生する最後の維持パルスＬＳＴＳＵＳＰのパルス幅は、ＰＤＰが高温であるときに１μs〜１ｍｓになり、各維持パルスＦＳＴＳＵＭＰ，ＳＵＳＰ，ＬＳＴＳＵＳＰの立上り期間と立下り期間は、約３４０ｎｓ±６０ｎｓ範囲になる。

駆動パルス制御部９０１は、アドレス期間及び維持期間でデータ駆動部９０２、走査駆動部９０３または維持駆動部９０４の動作タイミングと同期化を制御するためのタイミング制御信号を発生し、そのタイミング制御信号をデータ駆動部９０２、走査駆動部９０３または維持駆動部９０４に印加することにより、データ駆動部９０２、走査駆動部９０３または維持駆動部９０４を制御する。特に、前記駆動パルス制御部９０１は、前記走査駆動部９０３を制御することにより、走査電極Ｙの走査順序の異なる複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙが走査される。すなわち、走査駆動部９０３は、アドレス期間中に複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査し、アドレス期間中に負の走査電圧−Ｖｙの走査パルスＳＰを走査電極Ｙに印加する。

駆動パルス制御部９０１は、垂直／水平同期信号とクロック信号を入力されて各駆動部９０２，９０３，９０４に必要なタイミング制御信号ＣＴＲＸ，ＣＴＲＹ，ＣＴＲＺを発生し、そのタイミング制御信号ＣＴＲＸ，ＣＴＲＹ，ＣＴＲＺを、該当駆動部９０２，９０３，９０４に印加することにより、各駆動部９０２，９０３，９０４を制御する。データ駆動部９０２に印加されるタイミング制御信号ＣＴＲＸには、データをサンプリングするためのサンプリングクロック、ラッチ制御信号、およびエネルギー回収回路と駆動スィッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。走査駆動部９０３に印加されるタイミング制御信号ＣＴＲＹには、走査駆動部９０３内のエネルギー回収回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。そして、維持駆動部９０４に印加されるタイミング制御信号ＣＴＲＺには、維持駆動部９０４内のエネルギー回収回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。

そして、駆動パルス制御部９０１は、温度センサー９０６の出力電圧を入力され、ＰＤＰ９００の温度が高温であるとき、最後の維持パルスＬＳＴＳＵＳＰのパルス幅が約１μs〜１ｍｓ程度に長くなるように、走査駆動部９０３と維持駆動部９０４を制御し、各維持パルスＦＳＴＳＵＭＰ，ＳＵＳＰ，ＬＳＴＳＵＳＰの立上り期間と立下り期間が３４０ｎｓ±６０ｎｓ程度になるように、走査駆動部９０３と維持駆動部９０４を制御する。また、駆動パルス制御部９０１は、第１のＹ負ランプ波形ＮＲＹ１に先立って、維持電極Ｚに正の維持電圧Ｖｓが印加されるように、走査駆動部９０３と維持駆動部９０４を制御する。

駆動電圧発生部９０５は、ＰＤＰ９００に印加される駆動電圧（Ｖｒｙ，Ｖｓ，−Ｖ１，−V２，−Ｖｙ，Ｖａ，Ｖｙｂ，Ｖｚｂ）などを発生する。このような駆動電圧は、ＰＤＰ９００の解像度、モデルなどによって変わる放電特性や放電ガス組成により変えることができる。

一般的なプラズマディスプレイパネルの構造を示す図である。 ３電極交流面放電型プラズマディスプレイパネルの電極配置を概略的に示す図である。 従来のプラズマディスプレイ装置の画像階調を実現する方法を示す図である。 プラズマディスプレイパネルの等価キャパシタンスＣについて説明するための図である。 通常のプラズマディスプレイパネルの駆動波形の一例を示す波形図である。 図５に示す駆動波形によって変化される放電セル内の壁電荷分布を段階的に示した第１段階の図である。 図５に示す駆動波形によって変化される放電セル内の壁電荷分布を段階的に示した第２段階の図である。 図５に示す駆動波形によって変化される放電セル内の壁電荷分布を段階的に示した第３段階の図である。 図５に示す駆動波形によって変化される放電セル内の壁電荷分布を段階的に示した第１段階の図である。 図５に示す駆動波形によって変化される放電セル内の壁電荷分布を段階的に示した第５段階の図である。 図５のような駆動波形によってプラズマディスプレイパネルが駆動されるとき、セットアップ期間において走査電極と維持電極間の外部印加電圧と放電セル内のギャップ電圧の変化を示す図である。 図５に示す駆動波形によってプラズマディスプレイパネルが高温環境で駆動される時、空間電荷と該空間電荷の挙動を示した第１ステップの図である。 図５に示す駆動波形によってプラズマディスプレイパネルが高温環境で駆動される時、空間電荷と該空間電荷の挙動を示した第２ステップの図である。 図５に示す駆動波形によってプラズマディスプレイパネルが高温環境で駆動される時、空間電荷と該空間電荷の挙動を示した第３ステップの図である。 温度による誤放電を説明するための図である。 本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法を説明するための第１の図である。 本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法を説明するための第２の図である。 入力される映像データによる変位電流の大きさを説明するための図である。 （Ａ）と（Ｂ）により、映像データとそれによる変位電流を考慮した走査順序を変更する方法の第１例を示す図である。 （Ａ）と（Ｂ）により、映像データとそれによる変位電流を考慮した走査順序を変更する方法の第２例を示す図である。 本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法における他の適用例を説明するための図である。 本発明の第１の実施例に係るプラズマディスプレイ装置の駆動方法を実現するための走査駆動部の構成及び動作をより詳しく説明するための図である。 本発明の第１の実施例に係るプラズマディスプレイ装置の走査駆動部に備えられるデータ比較部１０００に含まれる基本回路ブロックの構成図である。 データ比較部の第１の判断部〜第３の判断部の動作をより詳しく説明するための図である。 本発明の第１の実施例によるデータ比較部の基本回路ブロックに含まれた第１〜第３の判断部７３４−１，７３４−２，７３４−３の出力信号による映像データのパターン内容を示す図である。 本発明の第１の実施例に係るプラズマディスプレイ装置において、走査駆動部のデータ比較部１０００と走査順序決定部１００１のブロック構成図である。 本発明の第１の実施例によるデータ比較部に含まれた第１〜第３の判断部XOR１，XOR２，XOR３の出力信号による映像データのパターン内容を示す図である。 本発明の第１の実施例に係るプラズマディスプレイ装置の走査駆動部に備えられるデータ比較部１０００に含まれる基本回路ブロックの他の構成を説明するための構成図である。 本発明の第１の実施例による図１９の回路ブロックに含まれた第１〜第９の判断部XOR１〜XOR９の出力信号による映像データのパターン内容を示す図である。 前述した図１９〜図２０を考慮した本発明の第１の実施例に係るプラズマディスプレイ装置において、走査駆動部のデータ比較部１０００と走査順序決定部１００１のブロック構成図である。 本発明の第１の実施例によるデータ比較部と走査順序決定部が各サブフィールド別に適用される実施例のブロック構成図である。 本発明の第１の実施例により１フレーム内で複数の走査タイプのうちいずれかの走査タイプで走査電極Ｙを走査するサブフィールドを選択する方法の一例を説明するための図である。 本発明の第１の実施例により２つの相異なる映像データのパターンにおいて走査順序が異なる場合もありうることを示すための図である。 本発明の第１の実施例により映像データパターンによるしきい値を設定して走査順序を調節する方法の一例を説明するための図である。 本発明の第１の実施例によりそれぞれ複数の走査電極Ｙを含む走査電極グループに対応する走査順序を決める方法の一例を説明するための図である。 本発明の第２の実施例により、最後の維持パルスの印加時点と、次サブフィールドのリセット期間中に印加されるリセットパルスの印加時点との時間差を調節する方法について説明するための図である。 本発明の第２の実施例により維持パルスの印加時点を制御する理由を示す図である。 維持パルスの印加時点についてより詳しく説明するための図である。 最後の維持パルスの印加時点と、次サブフィールドのリセット期間中に印加されるリセットパルスの印加時点との時間差を調節する他の方法に対して説明するための図である。 本発明の第２の実施例に係るプラズマ表示装置駆動方法の一例を示す波形図である。 本発明の第２の実施例に係るプラズマ表示装置駆動方法の他の例を示す波形図である。 本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例を示す波形図である。 図３３のような駆動波形によって変わる放電セル内の壁電荷分布を示す第１段階の図である。 図３３のような駆動波形によって変わる放電セル内の壁電荷分布を示す第２段階の図である。 図３３のような駆動波形によって変わる放電セル内の壁電荷分布を示す第３段階の図である。 図３３のような駆動波形によって変わる放電セル内の壁電荷分布を示す第４段階の図である。 図３３のような駆動波形によって変わる放電セル内の壁電荷分布を示す第５段階の図である。 本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例において、最初のサブフィールド期間以外の残りのサブフィールド期間の駆動波形を示す波形図である。 図３６は図３５に示された駆動波形によって維持期間直後に放電セル内に形成される壁電荷分布を示す図である。 図３３及び図３５の駆動波形によってセットアップ期間の前に形成される放電セル内の壁電荷分布とギャップ電圧を示す図である。 図３３及び図３５のような駆動波形によってプラズマディスプレイパネルが駆動されるとき、セットアップ期間において走査電極と維持電極間の外部印加電圧と放電セル内のギャップ電圧の変化を示す図である。 図５のような従来の駆動波形の一例によって消去期間とリセット期間中に、維持電極上の壁電荷極性の変化を示す図である。 図３３及び図３５のような駆動波形によってリセット期間中に維持電極上の壁電荷極性の変化を示す図である。 本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例によるプラズマ表示装置の駆動方法において、最初のサブフィールド期間の駆動波形を示す波形図である。 本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例によるプラズマ表示装置の駆動方法において、最初のサブフィールド期間以外の残りのサブフィールド期間の駆動波形を示す波形図である。 本発明の第２の実施例に係るプラズマ表示装置駆動方法のまた他の例によるプラズマ表示装置の駆動方法を示す波形図である。 本発明の実施例に係るプラズマ表示装置を示すブロック図である。

符号の説明

ＰＤＰ プラズマディスプレイパネル
ＲＰ リセット期間
ＡＰ アドレス期間
ＳＰ サステイン期間
ＥＰ 消去期間
Ｘ アドレス電極
Ｙ スキャン電極
Ｚ サステイン電極
ＳＵＳＰ サステインパルス
ＳＣＮＰ スキャンパルス
ＤＰ データパルス

Claims (20)

1. 複数の走査電極と、複数の維持電極と、前記複数の走査電極及び前記維持電極に交差する複数のデータ電極とを備えるプラズマディスプレイパネルと、
   フレームのサブフィールドのうち少なくとも１つのサブフィールドでは、アドレス期間中に、前記複数の走査電極を走査する順序の異なる複数の走査タイプのうちいずれかの走査タイプで前記走査電極を走査し、前記いずれか１つの走査タイプに対応してデータパルスを前記データ電極に印加し、前記アドレス期間以後の維持期間において前記走査電極または前記維持電極に印加される維持パルスのうち最後の維持パルスの印加時点と、次のサブフィールドのリセット期間において前記走査電極に印加されるリセットパルスの印加時点との時間差を、２つの前記維持パルスの印加時点との時間差よりもさらに長くする制御部と、
   を備えるプラズマディスプレイ装置。
2. 前記制御部は、前記プラズマディスプレイパネルの温度またはパネルの周辺温度が高温であるとき、最後の維持パルスのパルス幅を室温における最後の維持パルスのパルス幅よりもさらに長く設定することを特徴とする請求項１記載のプラズマ表示装置。
3. 前記維持電極に正電圧を印加した状態で電圧が徐々に低下する負ランプ波形を前記走査電極に印加することにより放電セルを１次初期化するプリリセット駆動部と、
   リセット期間中、前記電圧が次第に立ち上がる正ランプ波形と電圧が徐々に低下する第２の負ランプ波形とを前記走査電極に印加するリセット駆動部と、
   アドレス期間中、前記走査電極に走査パルスを印加しかつ前記アドレス電極にデータパルスを印加することにより、前記放電セルを選択するアドレス駆動部と、
   維持期間中、前記走査電極及び維持電極に維持パルスを交互に印加して、前記選択済み放電セルに対して放電を引き起こす維持駆動部と、
   をさらに備えることを特徴とする請求項１記載のプラズマ表示装置。
4. 前記制御部は、前記プラズマディスプレイパネルの温度またはパネルの周辺温度が高温であるとき、最後の維持パルスのパルス幅を他の維持パルス幅よりもさらに長く設定することを特徴とする請求項１記載のプラズマディスプレイ装置。
5. 前記制御部は、入力される映像データに対応して前記複数の走査タイプのそれぞれに相応する変位電流を演算し、前記複数の走査タイプのうち最小の変位電流を有する走査タイプにおいて、前記走査電極の走査を行うことを特徴とする請求項１記載のプラズマディスプレイ装置。
6. 前記走査電極は前記走査タイプに応じて所定の個数だけ分けられた第１及び第２の走査電極を含み、
   前記データ電極は、第１及び第２のデータ電極を含み、
   第１及び第２の放電セルは、前記第１の走査電極と第１及び第２のデータ電極との交差部に配置され、第３の及び第４の放電セルは、前記第２の走査電極と前記第１及び第２のデータ電極との交差部に配置されており、
   前記制御部は、前記第１の放電セルのデータと前記第２の放電セルのデータを比較した第１の結果と、前記第１の放電セルのデータと前記第３の放電セルのデータを比較した第２の結果と、前記第３の放電セルのデータと前記第４の放電セルのデータを比較した第３の結果を求め、前記第１〜第３の結果の組み合わせにより前記変位電流の算出式を決定し、決定済み算出式を用いて算出される変位電流を合計して、前記第１の放電セルの総変位電流を算出することを特徴とする請求項４記載のプラズマディスプレイ装置。
7. 前記制御部は、１フレームの各サブフィールド毎に前記複数の走査タイプに対して変位電流を算出し、前記各サブフィールド毎に前記変位電流が最小となる走査タイプで前記走査電極の走査を行うことを特徴とする請求項４記載のプラズマディスプレイ装置。
8. 前記制御部は、入力される映像データに対応して前記複数の走査タイプのそれぞれに相応する変位電流を演算し、前記変位電流が臨界変位電流以下の走査タイプのうち少なくとも１つの走査タイプで前記走査電極を走査することを特徴とする請求項４記載のプラズマディスプレイ装置。
9. 前記走査タイプは、前記走査電極を複数のグループに分けて走査する第１の走査タイプを含み、前記駆動部は、前記変位電流が最小となる走査タイプが第１の走査タイプである場合、前記第１の走査タイプにおいて、同一のグループに属する各走査電極を連続して走査することを特徴とする請求項５記載のプラズマディスプレイ装置。
10. 前記走査電極に、前記最後の維持パルスと前記初期化信号が印加され、前記最後の維持パルスと前記初期化信号との間の期間中、立上りランプ波形を有する消去信号が前記維持電極に印加されることを特徴とする請求項１記載のプラズマ表示装置。
11. 前記消去信号が前記維持電極に印加される間、接地電圧が、前記走査電極に印加されることを特徴とする請求項１０記載のプラズマ表示装置。
12. 前記最後の維持パルスの印加に続いて、電圧が徐々に低下する立下りランプ波形の信号が、前記走査電極または維持電極に印加されることを特徴とする請求項１記載のプラズマ表示装置。
13. 前記最後の維持パルスの終了時点と、次のサブフィールドのリセット期間中に前記走査電極に印加されるリセットパルスの印加時点との時間差は、１００μｓ〜１ｍｓの範囲であることを特徴とする請求項１記載のプラズマディスプレイ装置。
14. 前記最後の維持パルスの幅は、１μｓ〜１ｍｓの範囲であることを特徴とする請求項１記載のプラズマディスプレイ装置。
15. 前記走査電極または前記維持電極への前記最後の維持パルスの印加が終了した後、前記走査電極または前記維持電極の電圧は、接地電圧レベル（ＧＮＤ）に保持されることを特徴とする請求項１記載のプラズマディスプレイ装置。
16. 前記走査電極または前記維持電極の電圧が接地電圧レベルに保持される期間の長さは、１００μｓ〜１ｍｓの範囲であることを特徴とする請求項１５記載のプラズマディスプレイ装置。
17. 複数の走査電極と、前記走査電極と並列に設けられる複数の維持電極と、前記走査電極及び前記維持電極と交差するデータ電極と、を含むプラズマディスプレイパネルと、
    フレームのサブフィールドのうち少なくとも１つのサブフィールドにおいて、アドレス期間中に入力される映像データのデータパターンのうち第１のデータパターンと異なる第２のデータパターンでは、前記複数の走査電極の走査順序を前記第１のデータパターンの場合と異ならせて前記走査電極を走査し、前記複数の走査電極の走査順序に対応してデータパルスを前記データ電極に印加し、前記アドレス期間以後の維持期間において前記走査電極または前記維持電極に印加される維持パルスのうち最後の維持パルスの印加時点と、次のサブフィールドのリセット期間において前記走査電極に印加されるリセットパルスの印加時点との時間差を、２つの前記維持パルスの印加時点の時間差よりもさらに長くする制御部と、
    を含むことを特徴とするプラズマディスプレイ装置。
18. 前記制御部は、プラズマディスプレイパネルの温度またはパネルの周辺温度が高温であるとき、最後の維持パルスのパルス幅を室温における最後の維持パルスのパルス幅よりもさらに長く設定することを特徴とする請求項１７記載のプラズマディスプレイ装置。
19. 前記維持電極に正電圧を印加した状態で電圧が徐々に低下する負ランプ波形を前記走査電極に印加することにより、放電セルを１次初期化するプリリセット駆動部と、
    リセット期間中、前記電圧が次第に立ち上がる正ランプ波形と電圧が徐々に低下する第２の負ランプ波形を前記走査電極に印加するリセット駆動部と、
    アドレス期間中、前記走査電極に走査パルスを印加しかつ前記アドレス電極にデータを印加することにより、前記放電セルを選択するアドレス駆動部と、
    維持期間中、前記走査電極及び維持電極に維持パルスを交互に印加して、前記選択済み放電セルに対して放電を引き起こす維持駆動部と、をさらに含むことを特徴とする請求項１７記載のプラズマ表示装置。
20. 複数の走査電極と、複数の維持電極と、前記複数の走査電極及び前記維持電極と交差する複数のデータ電極と、を備えるプラズマディスプレイ装置駆動方法において、
    フレームのサブフィールドのうち少なくとも１つのサブフィールドでは、アドレス期間中に、前記複数の走査電極を走査する順序の異なる複数の走査タイプのうちいずれかの走査タイプで前記走査電極を走査し、前記いずれか１つの走査タイプに対応してデータパルスを前記データ電極に印加し、前記アドレス期間以後の維持期間において前記走査電極または前記維持電極に印加される維持パルスのうち最後の維持パルスの印加時点と、次のサブフィールドのリセット期間において前記走査電極に印加されるリセットパルスの印加時点との時間差を、２つの前記維持パルスの印加時点との時間差よりもさらに長くすることを特徴とするプラズマディスプレイ装置駆動方法。