JP2006086500A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】有機材料膜パターンの形成後の配線材料膜部分にフッ素に起因する腐食層が生成されるのを抑制または防止することが可能な半導体装置の製造方法を提供する
【解決手段】半導体基板上に導電性バリア膜、アルミニウムもしくはアルミニウム合金の膜および導電性バリア膜をこの順序で堆積して積層構造の配線材料膜を形成し、導電性バリア膜表面に有機材料膜、シリコン酸化膜およびレジスト膜をこの順序で形成し、レジストパターンを形成し、このレジストパターンをマスクとしてシリコン酸化膜を少なくともフッ素を含むプロセスガスで加工して有機材料膜表面に酸化シリコン膜パターンを形成し、、酸化シリコン膜パターンをマスクとして有機材料膜をHおよびNを含むプロセスガスで加工して導電性バリア膜表面に有機材料膜パターンを形成し、大気中に曝す前に、Cを含むプロセスガス、Hを含むプロセスガスまたはOを含むプロセスガスのプラズマ処理を施し、さらに前記各パターンをマスクとして配線材料膜を選択的にエッチング除去する。
【選択図】 図7

Description

本発明は、半導体装置の製造方法に関する。
半導体装置の製造工程において、素子の微細化に伴いリソグラフィーで加工できるレジスト膜厚が薄膜化するため、このレジストパターンをマスクとして、例えばTiN膜(導電性バリア膜)、アルミニウム膜およびTiN膜からなる三層構造の配線材料膜を加工する際には必要なレジスト膜厚が不足し、高精度の配線パターンを再現性よく形成することが困難であった。
このようなことから、従来、特許文献1に開示されている多層レジスト法が採用されている。この多層レジスト法は、前記配線材料膜のTiN膜に比較的厚い有機材料膜、シリコン酸化膜および薄いレジスト膜をこの順序で形成し、最上層のレジストをリソグラフィーでレジストパターンを形成し、このレジストパターンをマスクとしてシリコン酸化膜をフッ素を含むプロセスガス、例えばCF4/O2ガスを用いるRIEにより選択的に除去し、さらにこのシリコン酸化膜パターンをマスクとして有機材料膜をNとHを含むプロセスガス、例えばNH3を含むプロセスガスを用いるRIEにより選択的に除去して比較的厚い有機材料膜パターンを形成する方法である。
しかしながら、配線材料膜表面に前述した多層レジスト法により比較的厚い有機材料膜パターンを形成した後、これをマスクとして前記配線材料膜を例えばRIEにより選択的に除去して配線層を形成するために、一旦、大気に曝してそのRIE装置に搬送すると、有機材料膜パターンのようなマスク材近傍に露出した配線材料膜のTiN膜(導電性バリア膜)部分にフッ素に起因する腐食層が生成される。このような腐食層は、前記マスク材により配線材料膜をRIEにより選択的にエッチングする際、不要なエッチングマスクとして働くため、多層レジスト法で形成されたマスク材に忠実な配線を形成することが困難になる。
特開2000−182998
本発明は、比較的厚い有機材料膜パターンの形成後の配線材料膜部分にフッ素に起因する腐食層が生成されるのを抑制または防止することが可能な半導体装置の製造方法を提供することを目的とする。
本発明によると、半導体基板上に導電性バリア膜、アルミニウムもしくはアルミニウム合金の膜および導電性バリア膜をこの順序で堆積して積層構造の配線材料膜を形成する工程と、
前記導電性バリア膜表面に有機材料膜、シリコン酸化膜およびレジスト膜をこの順序で形成する工程と、
前記レジスト膜をリソグラフィーによりパターニングしてシリコン酸化膜表面にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記シリコン酸化膜を少なくともフッ素を含むプロセスガスで加工して前記有機材料膜表面に酸化シリコン膜パターンを形成する工程と、
前記酸化シリコン膜パターンをマスクとして有機材料膜をHおよびNを含むプロセスガスで加工して前記導電性バリア膜表面に有機材料膜パターンを形成した後で大気中に曝す前に、Cを含むプロセスガス、Hを含むプロセスガスまたはOを含むプロセスガスのプラズマで処理する工程と、
前記酸化シリコン膜パターンおよび有機材料膜パターンをマスクとして前記配線材料膜を選択的にエッチング除去して配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
また本発明によると、半導体基板上に導電性バリア膜、アルミニウムもしくはアルミニウム合金の膜および導電性バリア膜をこの順序で堆積して積層構造の配線材料膜を形成する工程と、
前記導電性バリア膜表面に有機材料膜、シリコン酸化膜およびレジスト膜をこの順序で形成する工程と、
前記レジスト膜をリソグラフィーによりパターニングしてシリコン酸化膜表面にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記シリコン酸化膜を少なくともフッ素を含むプロセスガスで加工して前記有機材料膜表面に酸化シリコン膜パターンを形成する工程と、
前記酸化シリコン膜パターンを有する半導体基板を平行平板型プラズマエッチング処理装置の真空チャンバ内の一方の平板電極に設置し、同チャンバ内にOを含むプロセスガスを導入すると共に、同チャンバ内の圧力を1Pa以下にし、他方の平板電極に100MHzの高周波電力を印加することにより同チャンバ内に酸素プラズマを発生させ、前記酸化シリコン膜パターンをマスクとして露出する前記有機材料膜を選択的にエッチング加工して前記導電性バリア膜表面に有機材料膜パターンを形成する工程と、
前記酸化シリコン膜パターンおよび有機材料膜パターンをマスクとして前記配線材料膜を選択的にエッチング除去して配線を形成する工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
本発明によれば、比較的厚い有機材料膜パターンに忠実な配線を形成することが可能な半導体装置の製造方法を提供できる。
以下、本発明に係る半導体装置の製造方法を詳細に説明する。
(第1実施形態)
この第1実施形態を以下の第1工程〜第4工程に従って説明する。
(第1工程)
半導体基板上に導電性バリア膜、アルミニウムもしくはアルミニウム合金の膜および導電性バリア膜をこの順序で堆積して積層構造の配線材料膜を形成する。つづいて、この配線材料膜の最上層の導電性バリア膜表面に有機材料膜、シリコン酸化膜およびレジスト膜をこの順序で形成する。
前記積層構造の配線材料膜は、例えば半導体基板上の第1層、第2層およびそれ以上の層の層間絶縁膜表面に形成される。
前記アルミニウムもしくはアルミニウム合金の膜の上下に配置される導電性バリアは、アルミニウムのような膜のマイグレーションを防ぐために用いられる。この導電性バリアとしては、例えばTi,TiN,Ta,TaN,W,WN等を挙げることができる。
前記アルミニウム合金としては、例えばAl−Si合金、Al−Cu合金またはAl−Cu−Si合金等を挙げることができる。
前記有機材料膜としては、例えばノボラック樹脂膜(JSR社製商品名:PER IX370G)、塗布型カーボン膜、プラズマCVDカーボン膜等を用いることができる。
前記シリコン酸化膜としては、例えばSOG(Spin on glass)膜を用いることができる。このシリコン酸化膜は、30〜80nmの厚さを有することが好ましい。このような厚さのシリコン酸化膜を用いれば、有機材料膜パターンの形成後の配線材料膜部分にフッ素に起因する腐食層が生成されるのをより効果的に防止することが可能になる。
前記レジストとしては、例えば化学増幅型レジスト(JSR社製商品名:M60G)、
ナフトキシノンジアジドとノボラック樹脂からなるレジスト(JSR社製商品名:IX770)等を用いることができる。
(第2工程)
前記レジスト膜を例えばKrFステッパまたはArFステッパを用いるリソグラフィーによりパターニングしてシリコン酸化膜表面に所望のレジストパターンを形成する。つづいて、このレジストパターンをマスクとして前記シリコン酸化膜を少なくともFを含むプロセスガスで加工して有機材料膜表面に酸化シリコン膜パターンを形成する。
前記Fを含むプロセスガスとしては、例えばCHF3/O2,CF4/O2,C48/O2,CHF3/Ar,CF4/Ar,C48/Ar/O2等を用いることができる。このプロセスガスを用いる加工は、例えばリアクティブイオンエッチング(RIE)法等が採用され、レジストパターンにより忠実な酸化シリコン膜パターンの形成が可能になる。
(第3工程)
前記酸化シリコン膜パターンをマスクとして有機材料膜をHおよびNを含むプロセスガス、またはH、NおよびOを含むプロセスガスで加工して前記導電性バリア膜表面に有機材料膜パターンを形成する。この後で大気中に曝す前に、前記有機材料膜パターンを有する半導体基板をCを含むプロセスガス、Hを含むプロセスガスまたはOを含むプロセスガスのプラズマで処理する。
前記HおよびNを含むプロセスガスとしては、例えばN2/H2ガス等を、H、NおよびOを含むプロセスガスとしては例えばNH3/O2、N2/CH4/O2ガス等を用いることができる。このH、NおよびOを含むプロセスガスとしては、低いO2濃度(例えば10%以下)のガスを用いることが好ましい。このプロセスガスを用いる加工は、例えばリアクティブイオンエッチング(RIE)法等が採用され、シリコン酸化膜パターンにより忠実な有機材料膜パターンの形成が可能になる。
前記プラズマ処理に用いられるCを含むプロセスガスとしては、例えばCH4,C26,C38などの飽和炭化水素のガス、CO等を、Hを含むプロセスガスとしては例えば水素等を、Oを含むプロセスガスとしては例えば酸素、CO2等を挙げることができる。このプラズマ処理において、特に飽和炭化水素のガスのようなCとH含むプロセスガスを用いることが好ましい。
このような第3工程において、酸化シリコン膜パターンをマスクとして有機材料膜をHおよびNを含むプロセスガス、またはH、NおよびOを含むプロセスガスで加工して前記導電性バリア膜表面に有機材料膜パターンを形成した後、大気中に曝さずに前記有機材料膜パターンを有する半導体基板をC(またはCとH)を含むプロセスガス、Hを含むプロセスガスまたはOを含むプロセスガスのプラズマで処理することにより、前記Fを含むプロセスガスとHおよびNを含むプロセスガスとが大気中の水分の存在下で前記導電性バリア膜に対する腐食性を有するフッ化アンモニアが生成されるのを抑制または防止することが可能になる。すなわち、有機材料膜パターンから露出された配線材料膜部分に不要なエッチングマスクとして働く腐食層の生成を抑制または防止することが可能になる。これは、次のような反応機構によるものと推定される。
例えばCを含むプロセスガスのプラズマ処理を施すことによって、有機材料膜パターンから露出された配線材料膜部分に前記各プロセスガス由来のフッ化物およびアンモニアが付着された場合、それら付着物を有する配線材料膜部分をカーボンに由来するカーボン膜で被覆する。その結果、このプラズマ処理後に大気に曝しても前記カーボン膜が水分に対する遮蔽膜として働いて有機材料膜パターンから露出された配線材料膜部分に腐食性の強いフッ化アンモニアと水蒸気との反応を防止するものと推定される。
Hを含むプロセスガスのプラズマ処理を施すことによって、有機材料膜パターンから露出された配線材料膜部分に前記各プロセスガス由来のフッ化物およびアンモニアが付着された場合、そのフッ化物を蒸気圧の高いフッ化水素に変換して揮散除去する。その結果、フッ素源を除去したプラズマ処理後に大気に曝しても腐食性を有するフッ化アンモニア中のFを除去したものと推定される。
Oを含むプロセスガスのプラズマ処理を施すことによって、有機材料膜パターンから露出された配線材料膜部分に前記各プロセスガス由来のフッ化物およびアンモニアが付着された場合、それら付着物を有する配線材料膜部分が酸化されてその酸化膜で被覆する。その結果、このプラズマ処理後に大気に曝しても前記酸化膜が水分に対する遮蔽膜として働いて有機材料膜パターンから露出された配線材料膜部分に腐食性を有するフッ化アンモニアと水蒸気との反応を防止するものと推定される。
(第4工程)
前記酸化シリコン膜パターンおよび有機材料膜パターンをマスクとして前記配線材料膜を例えばRIE法により選択的にエッチング除去して配線を形成する。
この第4工程での選択的なエッチングにおいて、前述したように有機材料膜パターンから露出された配線材料膜部分に不要なエッチングマスクとして働く腐食層の生成を抑制または防止されるため、マスク材である有機材料膜パターンに忠実な配線を形成することが可能になる。
(第2実施形態)
この第2実施形態を以下の第1工程〜第4工程に従って説明する。
(第1工程)
半導体基板上に導電性バリア膜、アルミニウムもしくはアルミニウム合金の膜および導電性バリア膜をこの順序で堆積して積層構造の配線材料膜を形成する。つづいて、この配線材料膜の最上層の導電性バリア膜表面に有機材料膜、シリコン酸化膜およびレジスト膜をこの順序で形成する。
この第1工程は、前述した第1実施形態の第1工程と同様であり、前記積層構造の配線材料膜の形成位置、および導電性バリア、アルミニウム合金、有機材料膜、シリコン酸化膜、レジスト膜の材料も第1実施形態で説明したのと同様である。
(第2工程)
前記レジスト膜を例えばKrFステッパまたはArFステッパを用いるリソグラフィーによりパターニングしてシリコン酸化膜表面に所望のレジストパターンを形成する。つづいて、このレジストパターンをマスクとして前記シリコン酸化膜を少なくともFを含むプロセスガスで加工して有機材料膜表面に酸化シリコン膜パターンを形成する。
この第2工程は、前述した第1実施形態の第2工程と同様であり、レジストパターンの形成法、Fを含むプロセスガスおよびこのプロセスガスによる酸化シリコン膜パターンの形成法も第1実施形態で説明したのと同様である。
(第3工程)
前記酸化シリコン膜パターンを有する半導体基板を平行平板型のプラズマエッチング処理装置(例えば平行平板型のRIE装置)の真空チャンバ内の一方の平板電極に設置する。つづいて、同チャンバ内のガスを真空排気し、同チャンバ内にOを含むプロセスガスを導入してチャンバ内の圧力を1Pa以下にする。同チャンバ内の他方の平板電極に13.56MHzより高い高周波電力、例えば100MHzの高周波電力を印加することにより、同チャンバ内の平行平板電極間の領域に酸素プラズマを発生させ、前記酸化シリコン膜パターンをマスクとして有機材料膜をリアクティブイオンエッチング(RIE)により選択的にエッチング加工して前記導電性バリア膜表面に有機材料膜パターンを形成する。
前記Oを含むプロセスガスとしては、例えば酸素等を挙げることができる。
前記チャンバ内に酸素プラズマを発生させる際の真空チャンバ内の圧力が1Paを超えると、酸化シリコン膜パターンをマスクとして有機材料膜を選択的にエッチング加工するときに、サイドエッチングが生じて酸化シリコン膜パターンに忠実な有機材料膜パターンを形成することが困難になる。より好ましいチャンバ内の圧力は、0.5〜1Paである。
このような第3工程において、前記チャンバ内にOを含むプロセスガスを導入してチャンバ内の圧力を1Pa以下にし、他方の平板電極に印加する高周波電力を通常の13.56MHzから例えば100MHzの高高周波化することにより、サイドエッチングを抑えることが可能な1Pa以下の低圧領域で安定したプラズマを発生でき、酸化シリコン膜パターンをマスクとした有機材料膜の選択的なエッチングにおいて酸化シリコン膜パターンに忠実な有機材料膜パターンを形成することが可能になる。また、この第3工程では前記チャンバ内に導入するプロセスガスとして酸素のようなOを含むガスを用いるため、有機材料膜パターンを形成した後に大気中に曝しても、第1実施形態のように有機材料膜パターンから露出された配線材料膜部分に不要なエッチングマスクとして働く腐食層が生成されることがない。
(第4工程)
前記酸化シリコン膜パターンおよび有機材料膜パターンをマスクとして前記配線材料膜を例えばRIE法により選択的にエッチング除去して配線を形成する。
この第4工程での選択的なエッチングにおいて、前述したように有機材料膜パターンから露出された配線材料膜部分に不要なエッチングマスクとして働く腐食層が生成されないため、マスク材である有機材料膜パターンに忠実な配線を形成することが可能になる。
以下、本発明の実施例を図面を参照して詳細に説明する。
(実施例1)
図1に示すように半導体基板であるシリコン基板1表面にCVD法によりSiO2からなる層間絶縁膜2を堆積した。この層間絶縁膜2表面にスパッタリング法によりそれぞれ厚さ10nmのチタン/窒化チタンのバリア膜3、厚さ220nmのAl−Cu合金膜(Al合金膜)4およびそれぞれ厚さ10nm、30nmのチタン/窒化チタンのバリア膜5をこの順序で成膜して三層構造(実質5層構造)の配線材料膜6を形成した。つづいて、この配線材料膜6のバリア膜5表面にスピンコート法により有機材料膜である厚さ300nmのノボラック樹脂膜(JSR社製商品名:PER IX370G)7および厚さ80nmのSOG膜8をこの順序で被覆し、さらにこのSOG膜8表面に化学増幅型レジスト(JSR社製商品名:M60G)塗布し、乾燥して厚さ200nmのレジスト膜9を被覆した。
次いで、前記レジスト膜9をKrFステッパを用いるリソグラフィーでパターニングして図2に示すようにSOG膜8表面に幅が110nmのレジストパターン10を形成した。つづいて、シリコン基板1を平行平板型のリアクティブイオンエッチング(RIE)装置におけるチャンバ内の下部平板電極上に搬送し、同チャンバ内のガスを排気しながら、プロセスガスであるCHF3およびO2をそれぞれ100sccmおよび20sccmの流量でチャンバ内に供給して真空度を6Paとした後、13.56MHz,500WのRF出力を下部平板電極に印加することにより図3に示すようにレジストパターン10をマスクとしてSOG膜8を選択的にRIEで除去してSOG膜パターン11を形成した。
次いで、SOG膜パターン11を有するシリコン基板1を前記RIE装置のチャンバから大気に取り出し、別の平行平板型のRIE装置におけるチャンバ内の下部平板電極上に搬送した。このRIE装置のチャンバ内のガスを排気しながら、プロセスガスであるNH3およびO2をそれぞれ300sccmおよび60sccmの流量でチャンバ内に供給して真空度を6Paとした後、13.56MHz,500WのRF出力を下部平板電極に印加することによりSOG膜パターン11をマスクとしてノボラック樹脂膜7を選択的にRIEで除去してノボラック樹脂膜パターン12を形成した。この後、同RIE装置のチャンバ内のプロセスガスを真空排気しながら、プロセスガスであるCH4を100sccmの流量でチャンバ内に供給し、真空度を3Paとした後、13.56MHz,500WのRF出力を下部平板電極に4秒間印加することにより、ノボラック樹脂膜パターン12から露出するバリア膜5表面部分にCH4のプラズマ処理を施した(図4図示)。
次いで、層状のSOG膜パターン11およびノボラック樹脂膜パターン12を有するシリコン基板1を前記RIE装置のチャンバから大気に取り出し、ICP型のRIE装置におけるチャンバ内の下部電極に搬送した。このRIE装置のチャンバ内のガスを排気しながら、CHF3、Cl2およびBCl3を含むプロセスガスをチャンバ内に供給して所定の真空度とした後、RF出力を印加することによりSOG膜パターン11およびノボラック樹脂膜パターン12をマスクとして配線材料膜6のバリア膜5を選択的にRIEで除去した。つづいて、同チャンバ内のガスを真空排気し、CH4、Cl2およびBCl3を含むプロセスガスをチャンバ内に供給して所定の真空度とした後、RF出力を印加することによりSOG膜パターン11およびノボラック樹脂膜パターン12をマスクとして配線材料膜6のAl合金膜4を選択的にRIEで除去した。ひきつづき、同チャンバ内のガスを真空排気し、前記バリア膜5の選択的なRIEと同条件で配線材料膜6のバリア膜3を選択的にRIEで除去することにより図5に示すように層間絶縁膜2表面にバリア膜3、Al合金膜4およびバリア膜5からなる積層構造の配線13を形成して半導体装置を製造した。
(比較例1)
平行平板型のRIE装置によりSOG膜パターンをマスクとして塗布型カーボン膜を選択的にRIEで除去してノボラック樹脂膜パターンを形成した後、CH4のプラズマ処理を施さずに、前記RIE装置のチャンバから大気に取り出し、ICP型のRIE装置におけるチャンバ内の下部電極に搬送し、配線材料膜の選択的なRIEの除去を行った以外、実施例1と同様な方法より配線を形成して半導体装置を製造した。
前述した実施例1および比較例1の半導体装置の製造において、SOG膜パターンおよびノボラック樹脂膜パターンを有するシリコン基板を平行平板型のRIE装置のチャンバから大気に取り出した後、ICP型のRIE装置におけるチャンバ内の下部電極に搬送する前に、電子顕微鏡により層状のSOG膜パターンおよびノボラック樹脂膜パターンを含む配線材料膜(最上層TiNのバリア膜)の状態を観察した。その結果、比較例1では図6のSEM写真に示すように層状のパターンの壁部近傍に位置するバリア膜に腐食層が髯状に生成されていた。これに対し、実施例1では図7のSEM写真に示すように層状のパターンの壁部近傍に位置するバリア膜への髯状の腐食層の生成が皆無であった。
このような髯状腐食層の生成の有無から、比較例1で形成された配線は最初に形成したレジストパターンの幅(110nm)より太った寸法になるのに対し、実施例1で形成された配線はレジストパターンに忠実な幅(110nm)を有していた。
(実施例2)
実施例1と同様に平行平板型のRIE装置のチャンバ内でSOG膜パターンをマスクとして塗布型カーボン膜を選択的にRIEで除去してノボラック樹脂膜パターンを形成した後、同RIE装置のチャンバ内のプロセスガスを真空排気しながら、プロセスガスであるH2を200sccmの流量でチャンバ内に供給し、真空度を4Paとし、13.56MHz,500WのRF出力を下部平板電極に6秒間印加することにより、ノボラック樹脂膜パターンから露出するバリア膜表面部分にH2のプラズマ処理を施し以外、実施例1と同様な方法により配線を形成し、半導体装置を製造した。
前記実施例2において、H2のプラズマ処理の直後に電子顕微鏡により層状のSOG膜パターンおよびノボラック樹脂膜パターンを含む配線材料膜(最上層TiNのバリア膜)の状態を観察した。その結果、図8のSEM写真に示すように層状のパターンの壁部近傍に位置するバリア膜への髯状の腐食層の生成が皆無であった。また、ノボラック樹脂膜パターンはサイドエッチングも認められなかった。
このような髯状腐食層の生成が皆無であることから、実施例2で形成された配線は最初に形成したレジストパターンに忠実な寸法を有していた。
(実施例3)
図9は、この実施例3の有機材料膜パターン(ノボラック樹脂膜パターン)を形成するために用いられる平行平板型のRIE装置を示す概略断面図である。
真空チャンバ21を有する処理容器22は、その底部に排気管23が連結されている。この排気管23は、図示しない真空ポンプのような排気設備に連結されている。下部平板電極24および上部平板電極25は、前記チャンバ21内に互いに対向して配置されている。前記下部平板電極24は、前記処理容器22の底部を貫通して挿入された第1支持体26に支持されている。この第1支持体26および前記処理容器22は、接地されている。前記上部平板電極25は、前記処理容器22の上部を貫通して挿入された第2支持体27に支持されている。この第2支持体25は前記処理容器22との挿入箇所で絶縁され、かつ100MHzの高周波電源28に接続されている。酸素ガスを導入するためのガス導入管29は、その下端が前記処理容器22の上部を貫通し、上部平板電極25の中心付近に挿着され、その下端から酸素ガスが下部平板電極24に向けて導入される。
まず、実施例1と同様な方法に従って次の処理を施した。すなわち、シリコン基板表面に層間絶縁膜を堆積し、この層間絶縁膜表面にチタン/窒化チタンのバリア膜、Al−Si−Cu合金膜(Al合金膜)およびチタン/窒化チタンのバリア膜からなる三層構造(実質5層構造)の配線材料膜を形成した。つづいて、配線材料膜表面にスピンコート法により有機材料膜である厚さ300nmのノボラック樹脂膜(JSR社製商品名:PER IX370G)および厚さ80nmのSOG膜をこの順序で被覆した。ひきつづき、SOG膜表面に化学増幅型のレジストパターンを形成した後、レジストパターンをマスクとしてSOG膜を選択的にRIEで除去してSOG膜パターンを形成した。
次いで、前述した図9に示すRIE装置における真空チャンバ21内の下部平板電極24にSOGパターンを有するシリコン基板30を搬送した。図示しない真空ポンプを作動してチャンバ21内のガスを排気管23を通して排気しながら、ガス導入管29からプロセスガスであるO2を150sccmの流量で下部、上部の平板電極24,25間のチャンバ21領域に導入し、真空チャンバ21内のガス圧力を1Paとした。つづいて、高周波電源28から100MHz,2000WのRF出力を上部平板電極25に印加することにより、下部、上部の平板電極24,25間に酸素プラズマを発生させ、SOG膜パターンをマスクとしてノボラック樹脂膜を選択的にRIEで除去してノボラック樹脂膜パターンを形成した。
次いで、層状のSOG膜パターンおよびノボラック樹脂膜パターンを有するシリコン基板を図9に示す前記RIE装置のチャンバから大気に取り出した。この後、実施例1と同様にICP型のRIE装置におけるチャンバ内の下部電極に搬送し、SOG膜パターンおよびノボラック樹脂膜パターンをマスクとして配線材料膜の上層のバリア膜、Al合金膜および下層のバリア膜を選択的に順次RIEで除去することにより層間絶縁膜表面にバリア膜、Al合金膜およびバリア膜からなる積層構造の配線を形成して半導体装置を製造した。
前記実施例3において、酸素プラズマによるノボラック樹脂膜の選択的なRIEの除去直後に電子顕微鏡により層状のSOG膜パターンおよびノボラック樹脂膜パターンを含む配線材料膜(最上層TiNのバリア膜)の状態を観察した。その結果、図10のSEM写真に示すようにノボラック樹脂膜パターンはサイドエッチングがなく、SOG膜パターンに忠実な形状を有することが認められた。また、層状のパターンの壁部近傍に位置するバリア膜への髯状の腐食層の生成が皆無であった。
したがって、実施例3で形成された配線は最初に形成したレジストパターンに忠実な寸法を有していた。
本発明の実施例1における半導体装置の製造工程を示す断面図。 本発明の実施例1における半導体装置の製造工程を示す断面図。 本発明の実施例1における半導体装置の製造工程を示す断面図。 本発明の実施例1における半導体装置の製造工程を示す断面図。 本発明の実施例1における半導体装置の製造工程を示す断面図。 比較例1の半導体装置の製造において、平行平板型のRIE装置のチャンバから大気に取り出した後で、ICP型のRIE装置におけるチャンバ内の下部電極に搬送する前に層状のSOG膜パターンおよびノボラック樹脂膜パターンを含む配線材料膜を撮影したSEM写真。 実施例1の半導体装置の製造において、平行平板型のRIE装置のチャンバから大気に取り出した後で、ICP型のRIE装置におけるチャンバ内の下部電極に搬送する前に層状のSOG膜パターンおよびノボラック樹脂膜パターンを含む配線材料膜を撮影したSEM写真。 実施例2の半導体装置の製造において、平行平板型のRIE装置のチャンバから大気に取り出した後で、ICP型のRIE装置におけるチャンバ内の下部電極に搬送する前に層状のSOG膜パターンおよびノボラック樹脂膜パターンを含む配線材料膜を撮影したSEM写真。 実施例3の有機材料膜パターン(ノボラック樹脂膜パターン)を形成するために用いられる平行平板型のRIE装置を示す概略断面図。 実施例3の半導体装置の製造において、図9の平行平板型のRIE装置でノボラック樹脂膜パターンを形成した直後の層状のSOG膜パターンおよびノボラック樹脂膜パターンを含む配線材料膜を撮影したSEM写真。
符号の説明
1,30…シリコン基板、2…層間絶縁膜、3,5…バリア膜、4…Al合金膜、6…配線材料膜、7…ノボラック樹脂膜、8…SOG膜、9…レジスト膜、10…レジストパターン、11…SOG膜パターン、12…ノボラック樹脂膜パターン、13…配線、21…真空チャンバ、24…下部平板電極、25…上部平板電極、28…100MHzの高周波電源、29…ガス導入管。

Claims (3)

  1. 半導体基板上に導電性バリア膜、アルミニウムもしくはアルミニウム合金の膜および導電性バリア膜をこの順序で堆積して積層構造の配線材料膜を形成する工程と、
    前記導電性バリア膜表面に有機材料膜、シリコン酸化膜およびレジスト膜をこの順序で形成する工程と、
    前記レジスト膜をリソグラフィーによりパターニングしてシリコン酸化膜表面にレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記シリコン酸化膜を少なくともフッ素を含むプロセスガスで加工して前記有機材料膜表面に酸化シリコン膜パターンを形成する工程と、
    前記酸化シリコン膜パターンをマスクとして有機材料膜をHおよびNを含むプロセスガスで加工して前記導電性バリア膜表面に有機材料膜パターンを形成した後で大気中に曝す前に、Cを含むプロセスガス、Hを含むプロセスガスまたはOを含むプロセスガスのプラズマで処理する工程と、
    前記酸化シリコン膜パターンおよび有機材料膜パターンをマスクとして前記配線材料膜を選択的にエッチング除去して配線を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記酸化シリコン膜パターンをマスクとする有機材料膜の加工に用いられるプロセスガスは、H、NおよびOを含むことを特徴とする請求項1記載の半導体装置の製造方法。
  3. 半導体基板上に導電性バリア膜、アルミニウムもしくはアルミニウム合金の膜および導電性バリア膜をこの順序で堆積して積層構造の配線材料膜を形成する工程と、
    前記導電性バリア膜表面に有機材料膜、シリコン酸化膜およびレジスト膜をこの順序で形成する工程と、
    前記レジスト膜をリソグラフィーによりパターニングしてシリコン酸化膜表面にレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記シリコン酸化膜を少なくともフッ素を含むプロセスガスで加工して前記有機材料膜表面に酸化シリコン膜パターンを形成する工程と、
    前記酸化シリコン膜パターンを有する半導体基板を平行平板型プラズマエッチング処理装置の真空チャンバ内の一方の平板電極に設置し、同チャンバ内にOを含むプロセスガスを導入すると共に、同チャンバ内の圧力を1Pa以下にし、他方の平板電極に高周波電力を印加することにより同チャンバ内に酸素プラズマを発生させ、前記酸化シリコン膜パターンをマスクとして有機材料膜を選択的にエッチング加工して前記導電性バリア膜表面に有機材料膜パターンを形成する工程と、
    前記酸化シリコン膜パターンおよび有機材料膜パターンをマスクとして前記配線材料膜を選択的にエッチング除去して配線を形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
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US11/206,153 US20060040502A1 (en) 2004-08-18 2005-08-18 Method for manufacturing semiconductor device
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871072B2 (en) 2015-05-29 2018-01-16 Canon Kabushiki Kaisha Photoelectric conversion device, image pickup system, and method for manufacturing photoelectric conversion device

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004071611A (ja) * 2002-08-01 2004-03-04 Matsushita Electric Ind Co Ltd 電子部品装着装置および電子部品装着方法
JP2006086500A (ja) 2004-08-18 2006-03-30 Toshiba Corp 半導体装置の製造方法
JP2006200442A (ja) * 2005-01-20 2006-08-03 Yamaha Marine Co Ltd 小型船舶の運転制御装置
US7842190B2 (en) * 2006-03-28 2010-11-30 Tokyo Electron Limited Plasma etching method
US7977244B2 (en) 2006-12-18 2011-07-12 United Microelectronics Corp. Semiconductor manufacturing process
CN101211753B (zh) * 2006-12-29 2011-03-16 联华电子股份有限公司 半导体工艺
JP5047644B2 (ja) * 2007-01-31 2012-10-10 東京エレクトロン株式会社 プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体
US8298958B2 (en) * 2008-07-17 2012-10-30 Lam Research Corporation Organic line width roughness with H2 plasma treatment
JP2015115402A (ja) 2013-12-10 2015-06-22 キヤノン株式会社 導電体パターンの形成方法および半導体装置の製造方法
US20200343043A1 (en) * 2019-04-29 2020-10-29 Spin Memory, Inc. Method for manufacturing a self-aligned magnetic memory element with ru hard mask

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0157536B1 (ko) * 1994-11-18 1998-12-01 모리시다 요이치 드라이 에칭 방법
JP2763023B2 (ja) 1995-12-18 1998-06-11 日本電気株式会社 半導体装置の製造方法
JP2991171B2 (ja) 1997-10-17 1999-12-20 日本電気株式会社 ドライエッチング方法
US6143476A (en) * 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6190955B1 (en) * 1998-01-27 2001-02-20 International Business Machines Corporation Fabrication of trench capacitors using disposable hard mask
JP2001196377A (ja) * 2000-01-14 2001-07-19 Seiko Epson Corp 半導体装置の製造方法
KR100450565B1 (ko) * 2001-12-20 2004-09-30 동부전자 주식회사 반도체 소자의 금속 배선 후처리 방법
US20040180551A1 (en) * 2003-03-13 2004-09-16 Biles Peter John Carbon hard mask for aluminum interconnect fabrication
US20040192058A1 (en) * 2003-03-28 2004-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-etching plasma treatment to form dual damascene with improved profile
JP2006086500A (ja) 2004-08-18 2006-03-30 Toshiba Corp 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871072B2 (en) 2015-05-29 2018-01-16 Canon Kabushiki Kaisha Photoelectric conversion device, image pickup system, and method for manufacturing photoelectric conversion device

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