JP2006049793A - プリント基板の並列式製造方法 - Google Patents

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Abstract

【課題】工程費用を節減し、製作時間を短縮し、最終製品の不良を縮小するプリント基板の並列式製造方法を提供する。
【解決手段】上下面の電気導通のためのビアホールおよび回路パターンが形成された第１回路層を形成し、第１回路層の一面に、ほかの回路層との絶縁のための絶縁材を塗布し、上下面の電気導通のためのビアホールおよび回路パターンが形成された第２回路層を形成し、第１回路層の絶縁材塗布側に第２回路層を予備積層し、第１および第２回路層を圧着する。
【選択図】図６

Description

本発明は多層プリント基板（ＭＬＢ；Multi Layer PCB）の製造方法に関し、より詳しくは従来のいわゆるビルドアップ（build-up）方式による多層プリント基板の製造方法とは異なり、絶縁層の付着された複数の回路層（回路パターンが形成された層）を独立プロセスにより並列式に形成した後、これらを一括的に積層して多層プリント基板を製造する多層プリント基板の製造方法に関するものである。
電子製品の小型化、薄板化、高密度化、パッケージ化および個人携帯化につれて、軽薄短小化する趨勢に従い、多層プリント基板も微細パターン化、小型化、およびパッケージ化している。さらに、多層プリント基板の微細パターンの形成と信頼性および設計密度の向上のため、原資材の変更とともに回路の層構成を複合化している趨勢にあり、部品もＤＩＰ（Dual In-Line Package）タイプからＳＭＴ（Surface Mount Technology）タイプに変更するに従い、その実装密度も高くなっている趨勢である。また、電子機器の携帯化とともに高機能化、インターネットを介した動画などの高容量のデータの送受信などにより、プリント基板の設計が複雑になり、高難易度の技術を要している。
プリント基板には、絶縁基板の片面にだけ配線を形成した片面ＰＣＢ、両面に配線を形成した両面ＰＣＢ、および多層に配線したＭＬＢ（Multi Layered Board；多層プリント基板）がある。部品素子が単純で回路パターンも簡単であるため、従来は片面ＰＣＢを使用したが、近年、回路の複雑度が増加し、高密度および小型の回路に対する要求が増加しているので、両面ＰＣＢまたはＭＬＢを使用するのが一般的である。なかでも、本発明はＭＬＢの製造方法に関する。
ＭＬＢは、配線領域を拡大するため、配線の可能な層をさらに形成したものである。具体的に、ＭＬＢは内層と外層に区分され、内層の材料として薄板コア（Thin Core；Ｔ／Ｃ）を使用し、外層と内層をプレプレッグで接着した構造の４層ＭＬＢ（内側２層、外側２層）が基本である。すなわち、多層プリント基板は最小４層以上である。回路の複雑度の増加によって、６層、８層、１０層以上で構成されることもある。
内層には電源回路、接地回路、信号回路などを形成し、内層と外層間、または外層間にはプレプレッグ（pregreg）を介在させて絶縁および接着を行う。この際、各層の配線はビアホール（via hole）を用いて接続する。
ＭＬＢは配線密度を画期的に増やし得るという大きな利点があるが、その分だけ製造工程が複雑になる問題がある。特に、内層は、従来のビルドアップ方式による場合、工程が完了すると変形が不可能であるため、内層に不良がある場合、出来上がった全ての製品が不良となってしまう。このような不良を未然に防止するため、多くの検査装置が開発され使用されている。
図１ａないし図１ｍには、従来のビルドアップ方式による６層のＭＬＢの製造方法が示されている。ビルドアップ方式とは、まず内層を形成し、そのうえに外層を一層ずつ積んでいく方式の製造方法をいう。
図１ａは加工前の銅張積層板（ＣＣＬ；Copper Clad Laminator）１０１の断面図である。絶縁層１０３には銅箔１０２が被せられている。銅張積層板は一般にプリント基板を製造するための原板で、絶縁層に薄い銅箔を被せた薄い積層板である。
銅張積層板の種類には、その用途によって、ガラス／エポキシ銅張積層板、耐熱樹脂銅張積層板、紙／フェノール銅張積層板、高周波用銅張積層板、フレキシブル銅張積層板（ポリイミドフィルム）、複合銅張積層板などいろいろがあるが、両面ＰＣＢおよび多層ＰＣＢの製作には主にガラス／エポキシ銅張積層板が使用される。
ガラス／エポキシ銅張積層板は、ガラス繊維にエポキシ樹脂（樹脂と硬化剤の配合物）を浸透させた補強基材と銅箔からなる。ガラス／エポキシ銅張積層板は補強基材によって区分されるが、一般に、ＦＲ−１〜ＦＲ−５のように、ＮＥＭＡ（National Electrical Manufacturers' Association：全国電機製造業者協会）で決めた規格によって、補強基材および耐熱性による等級が決められている。この等級のうち、ＦＲ−４が最も多く使用されているが、最近には樹脂のＴｇ（ガラス転移温度）特性などを向上させたＦＲ−５の需要も増加している。
図１ｂに示すように、銅張積層板１０１に、ドリリング加工する（drill）ことにより、層間接続のためのビアホール１０４を形成する。
図１ｃに示すように、無電解銅鍍金（electroless-copper plating）および電解銅鍍金（electrolytic-copper plating）を施す。この際、無電解銅鍍金を先に施し、次いで電解銅鍍金を施す。電解銅鍍金に先立ち、無電解銅鍍金を施す理由は、絶縁層上には電気が必要な電解銅鍍金を施すことができないからである。すなわち、電解銅鍍金に必要な導電性膜を形成させるため、その前処理として薄く無電解銅鍍金を施す。無電解銅鍍金は処理が困難であり、経済的でない欠点があるため、回路パターンの導電性部分は電解銅鍍金で形成することが好ましい。
その後、ビアホール１０４の内壁に形成された無電解および電解銅鍍金層１０５を保護するため、ペースト１０６を充填する。ペーストとしては絶縁性のインク材を使用することが一般的であるが、プリント基板の使用目的によって導電性ペーストも使用することができる。導電性ペーストは、主成分がＣｕ、Ａｇ、Ａｕ、Ｓｎ、Ｐｂなどの金属を単独でまたは合金で有機接着剤と混合したものである。しかし、このようなペースト充填過程はＭＬＢの製造目的によって省略可能なものである。
なお、図１ｃに示すように、説明の便宜上、無電解銅鍍金層および電解銅鍍金層１０５は区別しないで単一層として示す。
その後、図１ｄに示すように、内層回路の回路パターンの形成のためのエッチングレジスト（etching resist）１０７のパターンを形成する。
エッチングレジストパターンを形成するためには、アートワークフィルム（artwork film）に印刷された回路パターンを基板上に転写しなければならない。転写の方法にはいろいろがあるが、最も俗に使用される方法としては、アートワークフィルムに印刷された回路パターンを紫外線で感光性のドライフィルム（dry film）に転写する方法がある。最近には、ドライフィルムの代わりに、ＬＰＲ（Liquid Photo Resist）を使用することもある。
回路パターンの転写されたドライフィルムまたはＬＰＲはエッチングレジスト１０７として役割を果たし、基板をエッチング液に浸漬すると、図１ｅに示すように、回路パターンが形成される。
回路パターンが形成されると、これに内層回路が正常に形成されたか否かを検査するため、ＡＯＩ（Automatic Optical Inspection）などの方法で回路の外観を検査し、黒化処理（black oxide treatment）などの表面処理を行う。
ＡＯＩは、自動的にＰＣＢの外観を検査する装置である。この装置は、映像センサとコンピュータのパターン認識技術を用いて基板の外観状態を自動的に検査する。映像センサで検査対象回路のパターン情報を読み取った後、これを基準データと比較して不良を判読する。
ＡＯＩ検査の使用により、ランド（ＰＣＢの部品が実装される部分）の環状リング（annular ring）の最小値および電源の設置状態までも検査することができる。さらに、配線パターン（circuit pattern）の幅を測定することができ、ホールの欠落（omission）も検査することができる。ただし、ホールの内部状態を検査することは不可能である。
黒化処理は、配線パターンの形成された内層を外層に接着させる前に、接着力および耐熱性を改善するために行う工程である。
図１ｆに示すように、基板の両面にＲＣＣ（Resin Coated Copper）を積層する。ＲＣＣは樹脂層１０８の片面にだけ銅箔層１０９が形成された基板であり、樹脂層１０８は回路層間の絶縁体の役割をする。
図１ｇに示すように、内層と外層間の電気接続の役割をするブラインドビアホール（blind via hole）１１０を加工する。ブラインドビアホール１１０の加工には機械ドリリング（mechanical drill）を用いることもできるが、貫通ホール（through hole）を加工する場合より精密な加工を要するので、ＹＡＧ（Yttrium Aluminum Garnet）レーザーまたはＣＯ2レーザーを用いることが好ましい。ＹＡＧレーザーは銅箔層と絶縁層とも加工し得るレーザーであり、ＣＯ2レーザーは絶縁層のみ加工し得るレーザーである。
図１ｈに示すように、鍍金工程により外層１１１を形成する。
図１ｉに示すように、図１ｈの過程で形成した外層１１１に、前述した内層の回路パターン形成方法と同一方法で回路パターンを形成する。その後、内層の回路パターンを形成した後と同様に、さらに回路に関する検査および表面処理を行う。
図１ｊに示すように、基板の両面にさらなる外層の積層のためのＲＣＣを積層する。このＲＣＣも樹脂層１１２およびその一側面に被覆された銅箔層１１３を含み、樹脂層１１２はほかの回路層との絶縁体の役割をする。
図１ｋに示すように、レーザードリリングにより元の外層とほかの外層間の接続のためのブラインドビアホール１１４を加工する。
図１ｌに示すように、鍍金工程によりさらなる外層１１５を形成する。
図１ｍに示すように、前記外層に前述した方法で回路パターンを形成し、回路検査および表面処理を行う。
より多い層数のプリント基板を製作する場合は、前記のような積層、回路パターンの形成、回路検査、および表面処理をさらに繰り返す。
全て積層したら、最終に形成された回路にフォトソルダレジスト（photo-solder resist）を塗布し、Ｎｉ／Ａｕ層を鍍金して６層のＭＬＢを完成する。
ほかの基板またはチップと接続される部分を除く残り部分にフォトソルダレジスト（ＰＳＲ）パターンを形成し、これにＮｉ／Ａｕを鍍金すると、前記フォトソルダレジストパターンが鍍金レジストとして作用するので、ほかの基板またはチップと接続される部分にだけＮｉ／Ａｕが鍍金される。まず、Ｎｉの鍍金を施し、そのうえにＡｕの鍍金を施す。これは基板に対する最終の仕上げで、ソルダレジストで覆われないで露出した銅箔部位が酸化することを防止し、実装される部品の半田付け性を向上させ、良好な伝導性を付与するためのものである。
既存のプリント基板の製造方法は、最近の軽薄短小化の趨勢に対応するのに限界があり、ＰＣＢの高機能化に対応して多層化するに従い、製造単価も急激に向上している。しかし、製品に対する電子部品の販売価格は相対的に下落しており、電子部品工業の急速な発展とともに製作期間の短縮も要求される。
このような傾向について先に説明したように、既存のビルドアップ工法によるレーザーによりビアホールを加工した後、内壁を鍍金して層間接続を行い、順次積んでいく製造方法により工程単価を最小化するのには多くの問題点があり、基板の製作期間を短縮することにも限界がある。
このような従来のビルドアップ工法は、製品が高多層に製作される場合、レーザーによるビアホールの加工、積層、鍍金工程、および検査および表面処理工程を順次繰り返すため、製作期間が長くなり、製品の中間検査が難しくなり、不良製品による費用上昇で製造単価が上昇する欠点がある。
また、従来には、多層プリント基板の回路層に、層間の電気接続のためのビアホールを加工し、その内壁に銅鍍金を施した後、鍍金層を保護するため、内壁をペーストで充填（plugging）する方法を用いたが、このような方法によると、ビアホールを加工した後、銅鍍金のほかに充填工程がさらに要求される。
また、多層プリント基板において、誘電体の樹脂で構成される絶縁層は、回路層に比べて大きなインピーダンスを有し、このインピーダンスは回路動作に影響をおよぼす。このような絶縁層のインピーダンス値は、絶縁層の厚み、誘電樹脂の特性、つまり誘電率、質量および体積に起因する。このような絶縁層のインピーダンスを容易に調節し得る方法が要求される。
特許文献１には、絶縁基材の片面または両面に回路が形成された基本層の両側面に、接着層を介在して片面プリント基板を多数枚積層した後、これを一括的にプレス圧着して多層プリント基板を製造する方法が開示されている。
特許文献１に開示された方法により製造された多層プリント基板の断面はビルドアップ方式により製造された基板の断面と同一であり、絶縁基材として、半硬化状態のプレプレッグを使用せず、完全硬化した基材を使用する。
本発明は、前記特許文献１に開示された方法よりシンプルに改善された形態の、一括積層による多層プリント基板の製造方法を提供する。
国際公開第２００１／３９２６７号パンフレット
したがって本発明は、従来のビルドアップ工法の欠点を解決するためになされたものである。つまり、本発明は、回路パターンが形成された回路層と絶縁層を独立プロセスで並行して形成し、これらを交互に配置した後、一度の積層で製品を完成することにより、結果として工程費用を節減し、製作時間を短縮することができる多層プリント基板の製造方法を提供することを目的とする。さらに、各層を個別的に作業した後、内層回路検査を実施することにより、最終製品の不良を最小化することができる。
前記目的を達成するための本発明による多層プリント基板の製造方法は、上下面の電気導通のためのビアホールおよび回路パターンが形成された第１回路層を形成する段階と、前記第１回路層の一面に、ほかの回路層との絶縁のための絶縁材を塗布する段階と、上下面の電気導通のためのビアホールおよび回路パターンが形成された第２回路層を形成する段階と、前記第１回路層の絶縁材塗布側に前記第２回路層を予備積層する段階と、前記第１および第２回路層を圧着する段階とを含んでなることを特徴とする。
本発明において、前記絶縁材を塗布する段階は、前記第１回路層の一面に、離型フィルム（release film）の付着された平板型絶縁材を塗布する段階と、前記第１回路層のビアホールに対応する位置の絶縁材にビアホールを形成する段階と、前記絶縁材のビアホールの内部に導電性ペーストを充填する段階と、前記絶縁材に付着された離型フィルムを除去する段階とを含むことが好ましい。
本発明において、前記第１回路層または第２回路層を形成する段階は、銅張積層板にビアホールを加工する段階、前記銅張積層板およびビアホールの内壁に銅鍍金を施す段階、および前記銅張積層板に回路パターンを形成する段階により所定数の回路層を形成する段階を含むことが好ましい。
本発明において、前記第１回路層または第２回路層を形成する段階は、銅張積層板にビアホールを加工する段階と、前記ビアホールの内壁を鍍金で充填させる段階と、前記銅張積層板に回路パターンを形成する段階とを含むことが好ましい。
本発明において、前記第１回路層または第２回路層を形成する段階は、銅張積層板にビアホールを加工する段階と、前記ビアホールの内部に導電性ペーストを充填させる段階と、前記銅張積層板に回路パターンを形成する段階とを含むことが好ましい。
本発明において、前記予備積層段階の後、前記第２回路層の下面に、一面に絶縁材が塗布された回路層を予備積層する段階をさらに含むことが好ましい。
以上のように本発明のプリント基板の製造方法によると、従来技術によりビアホールを設計するとき、プリント基板の製造工程上の限界のため設計自由度が大きく低下するが、本発明による製造方法によりプリント基板を製造する場合、このような制約を克服することができ、したがって、配線長さの短縮、所望層間の選択的導通設計が可能になるので、製品面積および層数の減少を図ることができる。
本発明の回路層の加工において、ビアホールの直径を小さくし、この直径の小さいビアホールを鍍金で埋め立てることにより、充填工程を省略して工程の単純化および高速化を可能にする。
本発明の絶縁層の加工において、半硬化状態の樹脂を回路層の一面に付着して絶縁層として使用することにより、絶縁層厚さの自由な調節を可能にして、インピーダンスによる影響を減らすことができ、回路層との結合の際、より良好な層間整合と成形性を確保することができる。
以下、添付図面に基づいて本発明をより詳細に説明する。
図６は、本発明による多層プリント基板の並列式（in a parallel manner）製造方法を集合的に示す図である。絶縁層の付着された回路層５０７ａ、５０７ｂおよび絶縁層の付着されていない回路層５０７ｃを独立プロセスにより並行して形成した後、図６に示すように配置し、図示の矢印方向にプレス加工を行って、図７に示すような６層のＭＬＢを製造する。
本発明にしたがって、並行して形成される各回路層の製造方法について説明する。
図２ａないし図２ｅは、本発明の多層プリント基板の並列式製造方法において、多層プリント基板を構成する層のうち、回路層を製造する方法の一実施例を示すものである。
図２ａは通常の銅張積層板２０１を示す。同図に示すように、絶縁層２０３の両側に銅箔２０２が被せられている。
図２ｂに示すように、銅張積層板２０１にビアホール２０４をドリリングにより形成する。
その後、図２ｃに示すように、無電解銅鍍金および電解銅鍍金を行って、導電層２０５を形成する。
そして、図２ｄに示すように、ビアホールの保護のため、ビアホールを導電性ペースト２０６で充填処理（plugging）を行う。
図２ｅに示すように、エッチングなどの公知の回路パターン形成方法により回路パターンを形成する。
このように加工された回路層は本発明による図５ａの回路層５０１として使用できる。
図３ａないし図３ｄは、本発明の多層プリント基板の並列式製造方法において、多層プリント基板を構成する層のうち、回路層を製造する方法の別の実施例を示すもので、本発明による微細ホールを加工した後、鍍金でビアホールを埋め立てることにより回路層を製造する方法を示す。
図３ａは通常の銅張積層板３０１を示す。絶縁層３０３の両側に銅箔３０２が被せられている。
前述したように、銅張積層板にはいろいろな種類があるが、この実施例においては、そのなかで銅箔の厚さが３〜５μｍほどの薄いものを使用する。レーザードリリング（laser drill）または微細ホール（fine via hole）の機械加工により、直径が相対的に小さいビアホールを加工するためである。すなわち、ビアホールを加工しなければならないため、銅箔の厚さが小さくなければならない。
図３ｂに示すように、銅張積層板にビアホール３０４を加工する。貫通ホールはＹＡＧまたはＣＯ2レーザーを用いて直径５０〜１００μｍほどに加工する。通常の多層プリント基板において、ビアホールの直径は２００〜３００μｍであるが、このように貫通ホールの直径を小さくすると、別途のペースト充填処理過程を省略することができる。
図３ｃに示すように、貫通ホールの加工された銅張積層板に、無電解鍍金および電解鍍金により、基板の上面および下面と貫通ホールの内壁を鍍金する。図３ｃに示すように、基板の上面および下面には鍍金層３０５が形成され、ビアホールは鍍金で埋め立てられる。
従来は、貫通ホールを加工するとき、ビアホールの充填を要求する場合、図２ａないし図２ｅに示すように、無電解鍍金および電解鍍金で内壁を鍍金した後、絶縁性インクなどで残りの空間を充填する方式を使用したが、本発明では、はじめからビアホールの直径を小さく加工し、電気鍍金により貫通ホールを埋め立てることになる。
したがって、本発明のこの実施例においては、プリント基板の製造目的によって充填処理が要求される場合にも、ペースト充填処理を省略することができる。
図３ｄに示すように、エッチングなどの回路パターン形成方法により回路パターンを形成する。こうして形成された回路層３０６は、本発明による並列式製造方法において、図５ａの回路層５０１として使用できる。
図４ａないし図４ｄは、本発明による多層プリント基板の並列式製造方法において、多層プリント基板をなす層のうち、回路層を製造する方法のさらにほかの実施例を示すもので、ビアホールを導電性ペーストで充填することにより回路層を製造する方法を示す。
図４ａは通常の銅張積層板４０１を示す。絶縁層４０３の両側には銅箔４０２が被せられている。
図４ｂに示すように、ドリリング加工によりビアホール４０４を形成する。
その後、図４ｃに示すように、ビアホール４０４を導電性ペースト４０５で充填する。
そして、図４ｄに示すように、エッチングなどの回路パターン形成方法により回路パターンを形成する。このように、この実施例の回路層形成方法には鍍金工程がない。
同様に、このように形成された回路層４０６は本発明による図５ａの回路層５０１として使用できる。
図２ａないし図２ｅ、図３ａないし図３ｄ、および図４ａないし図４ｄに基づいて説明した方法によって得られたそれぞれの回路層に、ＡＯＩなどの回路検査、積層のための表面処理などの後処理を行う。
当業者であれば、回路パターンの形成方法として、前記のようなエッチングによる方法のほかに多様な方法を使用することができることが分かるであろう。
図５ａないし図５ｅは本発明による多層プリント基板の製造方法を示す。
図５ａは図２ａないし図２ｅに示す方法により形成された、上下面の電気導通のためのビアホールおよび回路パターンが形成された第１回路層５０１の断面を示す。第１回路層５０１としては、図３ａないし図３ｄ、または図４ａないし図４ｄに示す方法で形成した回路層を使用することもでき、そのほかに当業界に知られた多様な両面プリント基板の製造方法により製造した回路層を使用することもできる。
その後、図５ｂに示すように、回路パターンが形成された第１回路層５０１の一側面に絶縁材５０８、５０９を塗布する。絶縁材５０８、５０９は、b-stage状態の熱硬化性樹脂５０８とＰＥＴ皮膜５０９からなる。このように、熱硬化性樹脂５０８とＰＥＴ材質の皮膜５０９からなった絶縁材を塗布してもよく、熱硬化性樹脂５０８を積層（lamination）した後、そのうえに皮膜５０９を塗布してもよい。絶縁材５０８、５０９は、後続の多層プリント基板の一括積層の際、ほかの回路層の回路パターンとの絶縁のためのものである。熱硬化性樹脂５０８は、ほかの回路層積層の際、成形性を確保するためのものである。
その後、図５ｃに示すように、第１回路層５０１の絶縁材が塗布された側に、ドリリングによりＢＶＨ（Blind Via Hole）５１０を形成する。ＢＶＨ５１０の加工には機械的ドリリングを使用することもできるが、貫通ホールを加工する場合より精密な加工を要するので、ＹＡＧレーザーまたはＣＯ2レーザーを用いることが好ましい。ＹＡＧレーザーは銅箔層および絶縁層を共に加工し得るレーザーであり、ＣＯ2レーザーは絶縁層のみを加工し得るレーザーである。
次いで、図５ｄに示すように、ＢＶＨ５１０に導電性ペースト５１１を充填する。この際、ＢＶＨ５１０は、導電性ペースト５１１の充填の際、導電性ペースト５１１とペースト５０６または第１回路層のビアホール内壁の導電層５０５に接続可能な深さに形成される。ＢＶＨ５１０は、好ましくは熱硬化性樹脂５０８の厚さと同一深さに、または１〜２μｍ深く形成される。
図５ｅに示すように、ＰＥＴ皮膜５０９を剥離する。
こうして形成された絶縁層の付着された第１回路層５０７ａ、これと同一工程により製造された第２回路層５０７ｂ、および絶縁層の付着されていない回路層５０７ｃを図６のように整列する。整列方法としては、通常のプリント基板の製造方法に使用されるジグ（jig）を用いることができる。
その後、第１回路層５０７ａ、第２回路回路層５０７ｂ、および回路層５０７ｃを上下両方向からプレスで圧着する。この際、第１回路層５０７ａ、および第２回路層５０７ｂに塗布された熱硬化性樹脂５０８を熱硬化させるために熱を加える。
この際、熱硬化性樹脂５０８は熱硬化される前の状態のもので、圧着時に成形性を有するため、第１回路層５０７ａ、第２回路層５０７ｂ、および回路層５０７ｃ上に形成された回路パターンによって形態が変化し、回路層間に密着できるように成形および硬化される。
図７は本発明のプリント基板の製造方法により得られた６層のプリント基板の断面を示す。
回路層５０７ａ、５０７ｂ、５０７ｃ上に形成された回路パターンは、回路層５０７ａ、５０７ｂ上に形成された絶縁材５０８、５０９の熱硬化性樹脂５０８により相互間に絶縁され、回路層５０７ａ、５０７ｂ、５０７ｃのビアホールは、熱硬化性樹脂５０８に形成されたＢＶＨ５１０に充填された導電性ペースト５１１により互いに電気的に接続される。
この実施例では図２ａないし図２ｅに示す方法で形成された回路層を使用する例を説明しているが、当業者であれば、図３ａないし図３ｄまたは図４ａないし図４ｄに示す方法により形成された回路層に、本発明による製造方法を提供することができることが分かる。
本発明による多層プリント基板の並列式製造方法においては、製造しようとする多層プリント基板の層数によって使用する回路層の数が決定される。例えば、４層プリント基板においては、絶縁層が付着された１層の回路層と絶縁層の付着されていない１層の回路層が必要であり、６層プリント基板においては、絶縁層の付着された２層の回路層と絶縁層の付着されていない１層の回路層、８層プリント基板においては、絶縁層の付着された３層の回路層と絶縁層の付着されていない１層の回路層が必要である。
いわゆるビルドアップ方式で製造された多層プリント基板の場合は、一つの両面プリント基板に絶縁層が積層され、そのうえに片面プリント基板が積層された構造を有するが、並列方式または一括積層方式の製造方法で製造された多層プリント基板の場合には、複数の両面プリント基板の絶縁層を介在して連続的に積層された構造を有する。
このような相違点により、その断面を調べると、出来上がったプリント基板がどんな製造方式で製造されたかを判別することができる。
以上、本発明を本発明の実施例に基づいて説明したが、本発明はこれらの実施例に限定されるものではなく、本発明の範囲は特許請求の範囲により決められるべきである。本発明が属する分野の当業者であれば、本発明の範囲内で多様な変形をなすことができる。
従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来の多層プリント基板の製造方法のうち、ビルドアップ方式により多層プリント基板を製造する過程を示す断面図である。 従来技術による内層回路のうち、回路層の形成方法を示す断面図である。 従来技術による内層回路のうち、回路層の形成方法を示す断面図である。 従来技術による内層回路のうち、回路層の形成方法を示す断面図である。 従来技術による内層回路のうち、回路層の形成方法を示す断面図である。 従来技術による内層回路のうち、回路層の形成方法を示す断面図である。 本発明の一実施例による微細ホール鍍金法により回路層を形成する方法を示す断面図である。 本発明の一実施例による微細ホール鍍金法により回路層を形成する方法を示す断面図である。 本発明の一実施例による微細ホール鍍金法により回路層を形成する方法を示す断面図である。 本発明の一実施例による微細ホール鍍金法により回路層を形成する方法を示す断面図である。 本発明の一実施例による導電性ペースト充填法により回路層を形成する方法を示す断面図である。 本発明の一実施例による導電性ペースト充填法により回路層を形成する方法を示す断面図である。 本発明の一実施例による導電性ペースト充填法により回路層を形成する方法を示す断面図である。 本発明の一実施例による導電性ペースト充填法により回路層を形成する方法を示す断面図である。 本発明による多層プリント基板の製造方法を示す断面図である。 本発明による多層プリント基板の製造方法を示す断面図である。 本発明による多層プリント基板の製造方法を示す断面図である。 本発明による多層プリント基板の製造方法を示す断面図である。 本発明による多層プリント基板の製造方法を示す断面図である。 本発明による多層プリント基板の並列式製造方法を集合的に示す断面図である。 本発明のプリント基板の製造方法により出来上がった６層プリント基板を示す断面図である。
符号の説明
２０１、３０１、４０１ 銅張積層板
２０２、３０２、４０２ 銅箔
２０３、３０３、４０３ 絶縁層
２０４、３０４、４０４、５０４ ビアホール
２０５ 導電層
２０６ 導電性ペースト
２０７、３０６、４０６、５０１、５０７ｃ 回路層
３０５ 鍍金層
４０５、５０６、５１１ 導電性ペースト
５０２ 銅箔
５０３ 補強基材
５０５ 無電解および電解銅鍍金層
５０７、５０７ａ、５０７ｂ 絶縁層の塗布された回路層
５０８ 熱硬化性樹脂
５０９ ＰＥＴ皮膜
５１０ ＢＶＨ

Claims (6)

  1. 上下面の電気導通のためのビアホールおよび回路パターンが形成された第１回路層を形成する段階と、
    前記第１回路層の一面に、ほかの回路層との絶縁のための絶縁材を塗布する段階と、
    上下面の電気導通のためのビアホールおよび回路パターンが形成された第２回路層を形成する段階と、
    前記第１回路層の絶縁材塗布側に前記第２回路層を予備積層する段階と、
    前記第１および第２回路層を圧着する段階とを含んでなることを特徴とするプリント基板の並列式製造方法。
  2. 前記絶縁材を塗布する段階は、
    前記第１回路層の一面に、離型フィルムの付着された平板型絶縁材を塗布する段階と、
    前記第１回路層のビアホールに対応する位置の絶縁材にビアホールを形成する段階と、
    前記絶縁材のビアホールの内部に導電性ペーストを充填する段階と、
    前記絶縁材に付着された離型フィルムを除去する段階とを含むことを特徴とする請求項１記載のプリント基板の並列式製造方法。
  3. 前記第１回路層または第２回路層を形成する段階は、
    銅張積層板にビアホールを加工する段階、前記銅張積層板およびビアホールの内壁に銅鍍金を施す段階、および前記銅張積層板に回路パターンを形成する段階により所定数の回路層を形成する段階を含むことを特徴とする請求項１記載のプリント基板の並列式製造方法。
  4. 前記第１回路層または第２回路層を形成する段階は、
    銅張積層板にビアホールを加工する段階と、
    前記ビアホールの内壁を鍍金で充填させる段階と、
    前記銅張積層板に回路パターンを形成する段階とを含むことを特徴とする請求項１記載のプリント基板の並列式製造方法。
  5. 前記第１回路層または第２回路層を形成する段階は、
    銅張積層板にビアホールを加工する段階と、
    前記ビアホールの内部に導電性ペーストを充填させる段階と、
    前記銅張積層板に回路パターンを形成する段階とを含むことを特徴とする請求項１記載のプリント基板の並列式製造方法。
  6. 前記予備積層段階の後、前記第２回路層の下面に、一面に絶縁材が塗布された回路層を予備積層する段階をさらに含むことを特徴とする請求項１記載のプリント基板の並列式製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170372A (ja) * 2017-03-29 2018-11-01 大日本印刷株式会社 配線基板及びその製造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080053688A1 (en) * 2006-09-01 2008-03-06 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
TWI335785B (en) * 2006-10-19 2011-01-01 Unimicron Technology Corp Circuit board structure and fabrication method thereof
ATE538629T1 (de) * 2007-02-20 2012-01-15 Dynamic Details Inc Mehrschichtige bestückte leiterplatten mit kupfergefüllten durchgangslöchern
JP2009099621A (ja) * 2007-10-12 2009-05-07 Fujitsu Ltd 基板の製造方法
JP5125389B2 (ja) * 2007-10-12 2013-01-23 富士通株式会社 基板の製造方法
KR100990546B1 (ko) * 2008-12-08 2010-10-29 삼성전기주식회사 비아 단부에 매립된 도금패턴을 갖는 인쇄회로기판 및 이의제조방법
KR101006603B1 (ko) * 2009-01-09 2011-01-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5719560B2 (ja) * 2009-10-21 2015-05-20 株式会社半導体エネルギー研究所 端子構造の作製方法
JP5352437B2 (ja) * 2009-11-30 2013-11-27 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102340929B (zh) * 2010-07-20 2014-04-02 王定锋 分别用绝缘层同时热压在扁平导线两面上制作单面电路板
CN102159034A (zh) * 2011-04-02 2011-08-17 惠州市绿标光电科技有限公司 一种pcb板的制作方法
CN102540930B (zh) * 2012-01-12 2013-12-11 广州市攀森机械设备制造有限公司 Led贴片机双臂多头贴片自动控制系统的控制方法
CN104185372B (zh) * 2013-05-22 2018-01-26 北大方正集团有限公司 一种双面电路板及其制作方法、多层电路板及其制作方法
KR20160045846A (ko) * 2013-08-19 2016-04-27 산미나 코포레이션 이중 직경 도통 홀 에지 트리밍을 이용한 분할 도통 홀 형성 방법
CN105323984B (zh) * 2014-08-04 2018-06-26 深南电路有限公司 一种带通孔电路板的加工方法
US9818682B2 (en) * 2014-12-03 2017-11-14 International Business Machines Corporation Laminate substrates having radial cut metallic planes
SG11201810482XA (en) * 2016-06-06 2018-12-28 Hitachi Chemical Co Ltd Method for manufacturing multilayer wiring board
SG10202011924YA (en) * 2016-06-06 2021-01-28 Showa Denko Materials Co Ltd Method for manufacturing multilayer wiring board
CN109673112B (zh) * 2017-10-13 2021-08-20 鹏鼎控股(深圳)股份有限公司 柔性电路板以及柔性电路板的制作方法
CN112512223B (zh) * 2020-12-15 2022-12-27 深圳市瀚鼎电路电子有限公司 一种线路板的线路成型的方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55133597A (en) * 1979-04-06 1980-10-17 Hitachi Ltd Multilayer circuit board
US4854038A (en) * 1988-03-16 1989-08-08 International Business Machines Corporation Modularized fabrication of high performance printed circuit boards
JP2874329B2 (ja) * 1990-11-05 1999-03-24 日本電気株式会社 多層印刷配線板の製造方法
JP2658661B2 (ja) * 1991-09-18 1997-09-30 日本電気株式会社 多層印刷配線板の製造方法
US5224265A (en) * 1991-10-29 1993-07-06 International Business Machines Corporation Fabrication of discrete thin film wiring structures
US5232548A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Discrete fabrication of multi-layer thin film, wiring structures
DE19628163C2 (de) * 1995-07-22 2000-09-07 Kuttler Hans Juergen Vorrichtung zur vollautomatischen, stiftlosen Herstellung von Multilayer-Pressaufbauten
JPH09116273A (ja) * 1995-08-11 1997-05-02 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
US5744285A (en) * 1996-07-18 1998-04-28 E. I. Du Pont De Nemours And Company Composition and process for filling vias
US6187652B1 (en) * 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
US6326555B1 (en) * 1999-02-26 2001-12-04 Fujitsu Limited Method and structure of z-connected laminated substrate for high density electronic packaging
JP4201436B2 (ja) * 1999-07-14 2008-12-24 日東電工株式会社 多層配線基板の製造方法
JP4300687B2 (ja) * 1999-10-28 2009-07-22 味の素株式会社 接着フィルムを用いた多層プリント配線板の製造法
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
US6828514B2 (en) * 2003-01-30 2004-12-07 Endicott Interconnect Technologies, Inc. High speed circuit board and method for fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170372A (ja) * 2017-03-29 2018-11-01 大日本印刷株式会社 配線基板及びその製造方法

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