JP2005536037A5

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Publication number: JP2005536037A5
Application number: JP2004512202A
Authority: JP
Filing date: 2003-05-28
Publication date: 2010-09-16
Anticipated expiration: 2023-05-28

Claims

活性層３０Ｃ、埋め込み絶縁層３０Ｂ、及びバルク基板３０Ａを含むＳＯＩ基板３０を用意し、
前記活性層３０Ｃの下における前記バルク基板３０Ａ上にドープ領域３４を形成し、
前記ＳＯＩ基板３０の前記ドープ領域３４上のエリアに複数のトランジスタ３２を形成し、
コンタクト３５を前記ＳＯＩ基板３０を通じて前記ドープ領域３４に形成する、方法であって、
前記バルク基板３０Ａにおける前記ドープ領域３４は、前記活性層３０Ｃ及び前記埋め込み絶縁層３０Ｂを通じ、かつ前記ドープ領域３４を越えて前記バルク基板３０Ａに伸長している絶縁領域３６によって形成されている、方法。
前記複数のトランジスタ３２のうち少なくとも一つの閾値電圧を変化させるように、前記ドープ領域３４に電圧を印加する、
請求項１記載の方法。
前記活性層３０Ｃと前記ドープ領域３４とは同じドーパント形式でドープされる、
請求項１記載の方法。
前記活性層３０Ｃと前記ドープ領域３４とは異なるドーパント形式でドープされる、
請求項１記載の方法。
前記ＳＯＩ基板３０上の前記ドープ領域３４上のエリアへの複数のトランジスタ３２の形成では、前記ＳＯＩ基板３０上の前記ドープ領域３４上のエリアに複数のＮＭＯＳ及びＰＭＯＳトランジスタ３２を形成する、
請求項１記載の方法。
前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、前記複数のトランジスタ３２の過半数は、ＰＭＯＳトランジスタである、
請求項１記載の方法。
前記ドープ領域３４は、Ｐ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２の過半数は、ＮＭＯＳトランジスタである、
請求項１記載の方法。
前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２は、ＰＭＯＳトランジスタのみで構成されている、
請求項１記載の方法。
前記ドープ領域３４は、Ｐ型ドーパント材料でドープされ、及び前記複数のトランジスタ３２は、ＮＭＯＳトランジスタのみで構成されている、
請求項１記載の方法。
前記バルク基板３０Ａへのドープ領域３４の形成では、前記バルク基板３０Ａに複数のドープ領域３４を形成する、
請求項１記載の方法。
前記バルク基板３０Ａへのドープ領域３４の形成では、前記ドープ領域３４を形成するためにイオン注入プロセスを実行する、
請求項１記載の方法。
前記バルク基板３０Ａにドープ領域３４を形成する過程は、１e ^１4 ions/cm ^２〜１e ^１6 ions/cm ^２のドーパント量で、ドーパント材料のイオン注入プロセスを実行する過程を含む、
請求項１記載の方法。
前記バルク基板３０Ａへのドープ領域３４の形成では、更に、製品ダイによって限定されるエリアにおける前記バルク基板３０Ａに複数のドープ領域３４を形成し、かつ、
複数のトランジスタ３２が前記複数のドープ領域３４の各々に形成される、
請求項１記載の方法。
複数のドープ領域３４の形成では、少なくとも一つのＮ型領域３４と、少なくとも一つのＰ型領域３４と、を含む、
請求項１３記載の方法。
更に、コンタクト３５を前記複数のドープ領域の各々に形成する、
請求項１３記載の方法。
前記複数のトランジスタ３２は、少なくとも幾つかのＰＭＯＳトランジスタで構成され、前記ドープ領域３４は、Ｎ型ドーパント材料でドープされ、
前記トランジスタ３２のうち少なくとも１つの閾値電圧を変化させるための前記ドープ領域３４に電圧の印加では、少なくとも幾つかの前記ＰＭＯＳトランジスタの前記閾値電圧を増やすために前記Ｎ型ドープ領域に正電圧を印加する、
請求項２記載の方法。
前記複数のトランジスタ３２は、少なくとも幾つかはＮＭＯＳトランジスタで構成され、かつ、前記ドープ領域３４はＰ型ドーパント材料でドープされ、前記トランジスタ３２のうち少なくとも一つの閾値電圧を変化させるための前記ドープ領域３４への電圧の印加では、少なくとも幾つかの前記ＮＭＯＳトランジスタの前記閾値電圧を小さくするために前記Ｐ型ドープ領域に正電圧を印加する過程を含む、
請求項２記載の方法。
前記複数のトランジスタ３２は、少なくとも幾つかはＰＭＯＳトランジスタで構成され、かつ、前記ドープ領域３４はＮ型ドーパント材料でドープされ、前記トランジスタ３２のうち少なくとも一つの閾値電圧を変化させるための前記ドープ領域３４への電圧の印加では、少なくとも幾つかの前記ＰＭＯＳトランジスタの前記閾値電圧を小さくするために前記Ｎ型ドープ領域に負電圧を印加する過程を含む、
請求項２記載の方法。
前記複数のトランジスタ３２は、少なくとも若干のＮＭＯＳトランジスタで構成され、及び前記ドープ領域３４は、一Ｐ型ドーパント材料でドープされ、トランジスタの少なくとも１の閾値電圧を種々に変化させるために、前記ドープ領域に電圧を印加する過程は、少なくとも若干の前記ＮＭＯＳトランジスタの前記閾値電圧を増やすために前記Ｐ型ドープ領域に負電圧を印加する過程を含む、
請求項２記載の方法。
少なくとも一つの集積回路製品で構成されたコンシューマプロダクト６４を用意し、前記集積回路製品は、ＳＯＩ基板のバルク基板３０Ａに形成されたドープ領域３４上の活性層３０Ｃに形成された複数のトランジスタ３２を含み、前記ドープ領域３４は、前記活性層３０Ｃの下に形成され、
前記集積回路製品６４のアクティビティレベルを検出し、
前記ドープ領域３４に所定の大きさ及び極性の電圧を印加し、前記印加された電圧の大きさと極性は、前記集積回路製品６４の前記検出されたアクティビティレベルに基づいて判断される、方法であって、
前記バルク基板３０Ａにおける前記ドープ領域３４は、前記活性層３０Ｃ及び埋め込み絶縁層３０Ｂを通じ、かつ前記ドープ領域３４を越えて前記バルク基板３０Ａに伸長している絶縁領域３６によって形成されている、方法。
前記コンシューマプロダクトの用意においては、パーソナルコンピュータ、携帯コンピュータ、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、及びワイヤレスインタラクト機器のうち少なくとも一つが用意される、
請求項２０記載の方法。
前記集積回路製品６４は、マイクロプロセッサ、デジタル信号プロセス、アプリケーション仕様集積回路製品、メモリトレイ及びロジックデバイスの少なくとも一つを含む、
請求項２０記載の方法。
前記集積回路製品６４のアクティビティレベルの検出では、前記集積回路製品が意図された機能の実行レートを検出する、
請求項２０記載の方法。
前記所定の大きさ及び極性の電圧のドープ領域３４への印加では、前記印加された電圧の大きさと極性が前記集積回路製品６４の前記感知されたアクティビティレベルに基づいて判断され、前記ドープ領域３４に形成された前記複数のトランジスタ３２の少なくとも一つの閾値電圧を変化させるような大きさ及び極性を有する電圧を前記ドープ領域３４に印加し、前記印加された電圧の前記大きさと極性とは、前記集積回路製品の前記検出されたアクティビティレベルに基づいて判断される、
請求項２０記載の方法。