TWI303103B - Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same - Google Patents

Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same Download PDF

Info

Publication number
TWI303103B
TWI303103B TW092114995A TW92114995A TWI303103B TW I303103 B TWI303103 B TW I303103B TW 092114995 A TW092114995 A TW 092114995A TW 92114995 A TW92114995 A TW 92114995A TW I303103 B TWI303103 B TW I303103B
Authority
TW
Taiwan
Prior art keywords
doped
region
transistors
substrate
type
Prior art date
Application number
TW092114995A
Other languages
English (en)
Other versions
TW200400637A (en
Inventor
J Wristers Derick
C Wei Andy
B Fuselier Mark
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of TW200400637A publication Critical patent/TW200400637A/zh
Application granted granted Critical
Publication of TWI303103B publication Critical patent/TWI303103B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

1303103 玫、發明說明： 【發明所屬之技術領域】 本發明是關於半導體製造技術 士 符別疋關於在SOI基 板之原基板上形成摻雜質區域 曰触从4 ?工制形成於該基板上之電 曰日肢的動作特性之方法，以 〃百該基板之積體電路裝 置。 【先前技術】 半導體產業中一直有個辦知籍辦+ ^ σ 另1u曰加積體電路裝置（例如，微 處理裔、S己憶體裝置和類似步晉） 蜗似衣置）之動作速率的驅動力。 此驅動力係藉由消費者對以較高速率動作之電腦和電子裝 置的需求而刺激。對速率增加之需求導致半導體裝置（例 如，電晶體）之尺寸持續下降。也就是，典型場效電晶體 (hied effect transist〇r, FET )之許多元件，例如：通道長 度、接合深度、閘極絕緣厚度和類似者縮小了。例如，所 有了匕東西白相等，電晶體的通道長度愈小，電晶體的動 作愈快。因此，一直有個縮小典型電晶體元件之尺寸、或 比例驅動力，以增加電晶體整體速度，而結合諸如電晶體 之積體電路裝置亦相同。 當電晶體按比例持續地縮小以符合技術提昇之需 求，裝置可靠度支配著電源供應器電壓之相對下降。因此， 每一連縯技術世代經常伴隨著電晶體之動作電壓下降。已 知裝於緣體上石夕（silic〇n-〇n_insulat〇r，SOI)，，基板上 電晶體裝置在低動作電壓下比製造於原矽基板中之類似尺 寸的電晶體裝置呈現較佳性能。相較於類似尺寸的原矽裝 6 92352(修正本) 1303103 置’在低動作電屋下，SOI裝置之優越性能與在SOI裝置 上所獲得的相對上較低的接合電容有關。SOI裝置中之埋 藏絕緣層從原矽基板分離主動電晶體區域，如此降低接合 電容。 第1圖顯示一例子，其中說明電晶體1 〇是製造 >7；· m 於祝明的絕緣體上矽基板上。如圖所示，s〇I基板丨丨由原 基板11A、埋藏氧化物層nB、以及主動層所構成。 電晶體ίο由閘極絕緣層14、閘極電極16、側壁間隔件19、 汲極區域18A、和源極區域18B所構成。數個溝渠隔離區 域1 7 ,又於主動| ! c 0。帛i圖中亦顯示數個導電接點 2〇設於—層絕緣材料21中。導電接點20提供電性連接至 及極區域18A和源極區_ 18B。如上所述，電晶體1〇定 義一位於閘極絕緣層14下方主動層nc内的通道區域
職板UA—般摻人適當摻雜質材料，¥，.對NM0S J °例如為爛或一氟化删等P型掺雜質，或對PM0S
=而：例如為侧等心捧雜質。一般，原基板HA 勺t本隹/辰度標準之數量級約a】0!5. 岸】…丄 里'及、，勺為10 lonsW。埋藏氧化物 2可由二氧切構成，且該埋藏氧化物層UB之厚度 梦構Γ至36°nm(5°。至36°°A)。主動層uc可由摻雜 3夕=。，且該主動層11C之厚度約為5至3〇議（5〇至 相較於製於原石夕基板内的 θ 電晶體提供若干性能上的㈣電;：，於則基板内的 互補式金氧半導體（CMOS)較不致製於則基板内的 个致於使電容耦合失能，如已 92352(修正本) 7 1303103 a勺閉鎖（latch-up )。此外，製於SOI基板内的電晶體通 有大驅動電流和高互導（transconductance)值。另外， 二相較於製成與原電晶體相同大小之次微米SOI電晶體 % ’该次微米SOI電晶體對短通道效應具有較佳的免疫 力。 雖然相較於相同大小的原矽裝置而言，SOI裝置提供 11犯上的優點，然而，和所有薄膜電晶體一樣，SOI裝置 亦面臨某些㈤題。例如，SOI電晶體之主動元件係製於薄 膜主動層llc内。將薄膜電晶體縮小至較小尺寸需要減少 主動層11 c之厚度。然而，當主動I 11C之厚度減少時， 動層11 C的電阻對應地增加。由於在具有高電阻的導體 :所製造的電晶體元件會降低電晶體10的驅動電流，所以 S電晶體性能之—種負面衝擊。再者，# S0I基板的主 ICf*持續減少時，裝置的臨界電壓(Vt)發生變 严《 : 《田主動層llc厚度減少時，裝置的臨界電 口 非不侍不，在當今的積體電路產 。口（例如，微處理哭、 -°己^體凌置、邏輯裝置等等）中係 仏里不使用此種不穩定的裝置。 此外，離態線（off_state) 泰 斗由沾姑+ 爲电流一直是積體電路設 恭调咭鉍化 日1除了其他的問題之外）增加 ::此一增加的電源消耗特別在許多採用積體電路 之現代可攜式消費性產σ Γ如, τ 7休用檟电硲 的…A (例如，可攜式電腦）是不樂見 的。取終地，當裝置尺寸在卞兄 少，將#輛、s… 70王耗盡的SOI結構中持續減 ^ 將使紐通逼效應增加。也
L就疋，在此完全耗盡的S0I 92352(修正本) 8 1303103
結構中，至少某些汲極區域丨8 A 相a戶认, 、 〈寬1野的場線傾向於透過 相田厗的（200至360 nm)埋藏氧化 曰鲈^ 物層11Β而耦合於電 日日體10的通道區域12。在某此情、、F 士 曰一 一度，兄中，汲極區域18A的 電场貫際上用來打開電晶體i 〇。理认 阳上，此等問題可蕤* 減少埋藏氧化物層11B的厚度和/或 曰 吨，☆ + 乂、加原基板11A摻摻 雜辰度來減少。然而，若採取此行動 區敁1δΛ 丁動將導致汲極與源極 : ⑽和原基板11Α之間接合電容增加，以致於 使SOI技術之主要好處（即降低接合電容）無效 此外，電晶體之臨界電壓（D日 加 ή ντ)疋一個非常重要的參 數。一般而言，臨界電壓（ντ)是_ :電壓與電晶體和具有此電晶體的積體電=的::: 2 ’以及此電晶體或產品之漏電流和電源消耗等有關。再 2這些電性參數的重要性（例如動作速率、漏電流、電 …耗專）可依據最終消費性產品的性質和需求而定。例 如，在行動計算或通訊應用中，電源消耗是非常的 量。因此，至少在某些情形中，呈 考 n 兄孕乂品界電壓標準之 “曰肢是行動計算或通訊應用中所需要的。相對地， :尚性能應用（例如’高階飼服器）巾，動作速度是積體 電路產品之最需要的動作特性。因此，在這些情形中，、 需要製造具有臨界電壓相當低的電晶體之積體電路產品。 既有技術企圖藉著選擇設計參數平衡這些計算考量，以 :所產出之電晶體和積體電路產品呈現出至；可：受: 算需求之性能特性（即使此能特性並非對每_情兄比理 想）。可替代地，可選擇努力地改變產品設計以吻月合^爭需 92352(修正本） 9 1303103 求’尤其是希望可在小尺寸產品上。例如，若積體電路製 造商接彳隻用於行動計算及/或通訊活動之一些零件的定 單’然後製造商可做些產品修正以努力減少電源消耗，即 使這思、味著略為降低產品之動作速度。 本發明是關於可解決或至少減少一些或全部上述問 題之一種裝置和不同的方法。 【發明内容】 本發明是關於一種在s 01基板之原基板上形成摻雜質 區域之方法，以控制形成於該基板上之電晶體的動作特 性，以及具有該基板之積體電路裝置。在一說明實施例中， 該方法包括：提供由主動層、埋藏絕緣層、和原基板所構 成之SOI基板、在埋藏絕緣層下方的原基板中形成摻雜質 區域、在摻雜質區域上方之面積中於S0I基板上方形成數 -個電晶體以及形成接點至摻雜質區域。在另一實施例中， 此方法包括施加電壓至摻雜質區域，以改變數個電晶體中 至少一者的臨界電壓。 在另一說明實施例中，該方法包括：提供由至少一積 體電路產品所構成之消費性產品，該積體電路產品則由‘ 個设於SOI基板之主動層中之電晶體所構成，s〇i基板之 主動層位於5又在SOI基板之原基板中摻雜質區域上方，摻 ，貝區域设於主動層下方，用於感應積體電路產品之活動 (。tlvlty level)以及施加某一強度和極性之電壓至摻雜 f區域，所％加的電壓之強度和極性取決於所感應到的積 肢電路產品之活動量。 、 92352(修正本) 10 1303103 可以參照以下說明與隨附圖式來” 類似的元件賦予類似的符號。 解本务明，圖式中 【實施方式】 不發明之說明實 實際實施的特徵皆記載於說明書中。卷炒’月晰，並非所习 在任何實際實施例的研發過程中；’：’必須了解的是 標（例如：符合系統相容性和業務相關^發者之特定吾 多特定實施之決定而這些實施方式因㈣ ==此研發努力可能複雜而耗時，·但儘;如者此: 口揭不而党惠之-般熟習此技術者而言 現在參照附圖以說明本發明。雖列订工作。 而明顯的結構及輪廓來說明半導 :'以非常精4 構’但-般熟習此技術者可認知到;區域和結 如同4、- 貝丨不上廷些區域和結構 二=那般精確而明顯。此外，相較於製造完成的 和域的尺寸，圖式令所說明的不同特徵物 二·貝區域之相對尺寸可能為誇大或縮減者。儘管如 =附圖式併人以說明並解釋本發明的實施例。此處 的了 μ t以應以—般熟f相關技術者對這些字眼和片語 =來予，了解並解讀其意義。我們將賦予無特定定義 釦二和^浯（即’異於一般熟習此技術者所了解之-般 和U的定義）前後—致的定義。就具有特殊意義之字眼 σ语（即’一般熟習此技術者所了解之意義）而令，此 特殊意義將以明確的方式明確地記载於說明書；，：此; 直接而笔不含糊地提供這些字眼和片語特殊意義。 92352(修正本) 11 1303103 大體而言’本發明有關一種在S0I基板之原基板上形 成摻雜質區域之方法，以控制形成於該基板上之電晶體的 動作特性，以及具有該基板之積體電路裝置。在詳閱本案 之後，熟習此技術者可認知到··可以利用多種技術（例如·· NMOS、PMOS、CMOS)來完成本發明，並將本發明應用 於夕種不同型態的裝置（例如··記憶體裝置、微處理器、 远輯I置等）。再者，本發明可應用在用於多種消費性產品 之積體電路裝置中，消費性產品包括個人電腦、可攜式電 細、行動電話、數位相機、個人數位助理以及無線網際網 路設備。因此，除非限制條件明確地記載於申請專利範圍 中，本發明不應該限制於任何型態的積體電路裝置。 如第2圖所示，數個概略說明的電晶體32係設於 基板3 0上方。在一個實施例中，該⑽基板係由原基板 30A、埋藏絕緣層3〇B、和主動層3〇c所構成。當然，第2 圖僅顯示整個基板U圓之—小部分。原基板观可推入 P型摻雜質材料（例如：删、二氟㈣等等），且該原 3〇A摻雜濃度約為1Ql5w⑽3。在—個實施例中，埋藏絕 緣層30B之厚度變化範圍約介於5至5〇_(5〇至綱入） 或更大，且該㈣絕緣層规係由例如二氧切所構成。 然而’除非限制條件明確地記载於申請專利範圍中 ⑽基板30之細節不應該認為是對本發明的限制停件。 线層30C厚度變化範圍約介於5至3〇峨…至 =)’㈣聰OW情況中，該主動層撕可 10 lons/cm之濃度標準摻入p型摻雜質材料。實於上， 92352(修正本） 12 1303103 s ΟΙ基板3 0可提供红 ,、'6半‘體製造商，其中主動層30C推入 象徵性標準的雜質括 /、 we 貝材枓，例如，約1015i〇nS/cm3的適當摻 雜質材料，即P别十、μ 、 、 &或Ν型摻雜質材料。之後，積體電路製 造商猎由適當的央罢4士 μ 先罩技術可執行一個或多個植入製程，以 增加主動層3 0 C之松难：曲& . ？辰度至約l〇17ions/cm3的適當拾雜 貝材料（例如：N〇 i或p型备雜質材料）；而當需要時，可 使用適當的光罩層 & 、禾圖不）在主動層30C之多個所需區 域以執行上述過避 ^ ^ 。无、$此技術者可認知到：不同型態的 電晶體（即，Nvtoq $ τλχ
A、， S和PM〇S電晶體）將設於主動層30C 中並且位於該主動厣 曰30C上方，而此主動層30C則具有分 別才乡入P型和N别狹灿：所 “雜貝材料之局部化區域。
概略說明於第？ m + k A 弟2圖中的電晶體32可由閘極絕緣層、
閘極電極、側壁問F 比 1 ^件和源極/汲極區域所構成，這些元件 " 技術和材料所形成。如此，在此所述之電晶體 32可以是任何於現代積體電路中常見的型態。 依據本發明之一徐 1固灵施例，摻雜質區域3 4設於原基 板3 0 Α内，且數個雷日鲫 32扠於摻雜質區域34上方的主 動層3 0 C中。倍則η . ^ 一 、 疋’如弟2圖所示，摻雜質區域3 4係 由Pw離區域3 6 卩5純： » m 。在此實施例中，隔離區域3 6為溝 ^隔離區域且深度4〇约兔， 、力為200至50〇nm，而寬度42約為 100 至 300nm。摻雜 f· …貝&或34之深度38約為80至l〇〇nm， 且該知雜質區域3 4可以雜；姑 ., ,^ 」乂離子植入製程（細節詳述如後）來 形成。設置接點Q C IM -π* % $ > ”、 由下述方式偏壓摻雜質區域3 4，以 改善設於摻雜質區域3 4卜古十+ 、 飞4上方之電晶體32的一個或多個動 92352(修正本） 13 1303103 作特性。 晶圓曰圓或基板3〇可由許多晶粒㈣所構成。每 圓而曰曰粗數取決於…之產品型態。就典型 曰 產出的積形成於基板30上方。晶粒代表 裝置":：： 形成於基板30之區域。最終，在 4元成後，晶粒將分別進行刺試、封 的積體電路裝置（例如，微處理器、 ^整 邏輯裳置等等）販賣。 Μ應用積體電路、 平面Ϊ 3:為依據本發明之一個實施例顯示-晶粒3!之 二該晶粒31具有數個設於其中的摻雜質區域34。 曰才31或積體電路產品可包括— 一 34，畚一协恤# 口 4数個备雜質區域 、各雜貝區域34皆具有數個電晶體 意㈣表示）設於其上。由於第3圖為_平=以方塊示 於乐3圖所示之主動層3〇c下方換雜質3…因為位 於第3圖中，並由係隔離區域3義/ 4並未顯示 圖中的是接點35,該接點35可用來=二頌示於第3 區域Μ建立電連接。當然，接點3/之^其下之摻雜質 與位置可加以變化，例如··每一個# I尺寸、構造 個接點35、接點35 = ^區域34可設有多 等。如第⑼所示，推雜質 如：^方形、矩形、圓形、不規則形等ΐ任何構造，例 弟2圖中所說明的摻雜質區域w 备雜質材料，而所摻入之材 〜Ν型或1>型 裳置的特定區段之考量。例如，取決於對特定裝置或 在—個實施例中，摻雜質 92352(修正本) 14 1303103 區域34係摻入N型摻雜質 ^认ο ^ 貝材枓（例如··砷或磷），且所有 e又；♦‘質區域34上方之電曰 另一個者浐/丨士 h 屯日日體32為PMOS電晶體。在 为 似具方也例中，換雜暂ρ 。 r例如… 4係摻入p型摻雜質材料 (例如·硼或二氟化硼），且 之雷曰雕μ * 五所有没於摻雜質區域34上方 之包日日體32為NMOS電晶#。姑 六—八明^ 體然而，一般熟習此技術者 在兀王閱自買本案之後可認知到： 雜質區域34上方電晶體32曰S明亦可』在設於摻 七的+主 疋由NMOS和PMOS電晶體構 成的U況下，而與形成摻雜質 關。 稚貝&域34之雜質材料的型態無 再者，所有設於晶粒31中 Π猫剂+八仙μ Τ之摻雜質區域34無需由相 同類型之摻雜質材料來形成。 夕加a 也就是，晶粒3 1可有一個哎 多個摻入N型摻雜質材料 U ^ 八 卞叶之6雜質區域34和一個或多個 摻入p型摻雜質材料之摻雜 们久夕個 之一杏浐初丨# , 、D〇或3 4 〇第4圖顯示本發明 34P而执於盾。 匕次34N係毗鄰P.型摻雜質區域 ^而5又於原基板3 〇 A中。旅;^所广 _ L 才乡雜貪區域34N、3 4P #彼， 電性隔離，並藉由隔離區域 糸彼此 接點MM 匕$ 36而舆周圍結構隔離。分離的
筏點35N、35P分別用來接 J 按觸掺錶質區域34N、34P容德註 述。在一個實施例中，設 便坪 晶體32P之每-者皆為p 万之數個私 34p , ^ ^ - 厂 S電日日體，且設於摻雜質區域 j4P上方之每一個電晶妒3 ^ 2N白匕為NMOS電晶體。告鈇 如先前所述，在本發明的某歧每 _ 呆二果知例中，兩個型能的命曰 體（即NMOS和PMqs ) — 生心的电日日 了叹於母一個摻雜質區域34N、 34P之上方。設於每-個摻雜質區域34上方的二： 據製造中的產品以及對—# & # μ 方的電日日體將依 及對凡成的積體電路裝置之動作特性的 犯352(修正本) 15 1303103 所需衝擊而變化。 士过的知雜質區域34可利用多種流程、 來形成。摻雜Ah “夕禋筏術 .^ 、&域34可猎由執行離子植入製程來形成， 仃離子植入萝壬 r轨 • 、 可產生具有摻雜濃度約l〇e18至l〇e2〇 於植入區域Κ°離子植人製程之植人能量取決 砷」雜貝的種類。例如，就N型摻雜質材料（例如： 而言，植入能量之範圍可約介於100至300keV。 ;=料(例如1)而言，植入能量之範圍可:介。 雜、、農卢；p準°Γν。再者，若需要的話，掺雜f區域34之摻 且古準（―）可改變，即多個摻雜質區域34可 溝渠隔離區域3 6 i v夕 竦36 了以多種已知的技術來形成。例如， 」氣行一個或多個非蓉命地 等向性餘刻製程，以形成穿過主動声 :、埋藏絕緣層则並且穿入原基板30A的起始溝渠。曰 :二、’溝渠可填充有適#的絕緣材料，如二氧切。在— 的Γ ^的貝施例中，隔離區域36延伸越過掺雜質區域34 滌冰又38約20至100nm的距離43 (第2圖）。可利用 ^接點的習知方法和材料，將接點35形成於積體 置的不同結構中。例如，接點35可由鎢所構成。 护制形成摻雜質區域34和隔離區域36所使用之流程可依 康：造中的裝置而改變，如，若決定在原基板3〇a中： 拮' N型推雜質區域34，則可執行毯覆式（blanket)離子 入製程’以形成橫越整個原基板3〇A<N型推雜質區 92352(修正本） 16 1303103 :、。後，在每個個別晶粒3 1的特定區域形成隔離區域 ^所^疋、義4寸疋摻雜質區域34。也就是，因為只有N型摻 雜質區域34形成，整個原基板30A可植入N型摻雜質材 而且隔離區域36可用來^義摻雜質區域34。另外， 右而=的居’可在執行橫越整個原基板3 〇A的毯覆式離子 植入衣私之蚰形成隔離區域3 6。在摻雜質區域3 4和電晶 體32形成後，可形成接點35以提供電連接至定義於原基 板3 0A中之摻雜質區域34。類似製程可運用於只有p型換 雜質區域34待形成於原基板30A之情形中。 ' 在N型和P型摻雜質區域34皆設於橫越晶粒31或基 、、之夕個位置的情況下，可使用多個遮光層（未圖示） 乂在，订N型或P型離子植入步驟的情況下對適當區域產 :遮敝作用(Shield)。就先前的情況而言，隔離區域36可 〜:直入步驟執行前或執行後形成。此外，摻雜質區域34 I错由植入離子以穿越埋藏絕緣層30B來形成，或者在埋 臧絕緣層3 0 R— a ^ /成之刖，猎由植入離子以穿入原基板30Λ 末形成該摻雜質區域。 、本發明可用來動態地控制積體電路裝置之至少某些 =樣的動作特性。例如，當今的微處理器可由約3千、二 下，口構成。然而，在任何給定時間，至少在某些情況 門I:只有1百萬個或更少的電晶體可動作，即打開和關閉 :::因此，增加主動電晶體之動作頻率或切換速度是重’ 離多種’需要降低非主動電晶體之漏電流。藉由隔 电曰日體並使用在此所揭示的方法和結構可達成降低 92352(修正本) 17 1303103 非主動電晶體之漏電流。 、例如，在一個實施例中，顯示於第2圖中的摻雜質區 域34係摻入N型摻雜質材料，且電晶體^為pM〇s電晶 體’施加正電壓（+ Va )至N型摻雜質區域Μ將傾向於 增=mos電晶體32之臨界電屡（％)。接著，此施加正 電壓至N型摻雜質區域34將傾向於降低pM〇s裝置之漏 電流。此-可控制性非常重要：至少對特定時間週期，積 體電路I置的-些P刪電晶體為非主動。當然，一般熟 習此技術者在完全閱讀本案後可了解，施加於n型推雜質 區域34之正電壓（+Va)相對於汲極電壓（Vdd)為正。 在另一方面，施加負電壓（一 Va)至N型摻雜質區域 34將傾向於降低設於N型摻雜質區域34上之電晶 體32之&界電屋（Vt)。接著，此施加負電壓至n型推雜 質區域34將傾向於增加PMOS電晶體32之切換頻率〔當 -些PMOS電晶體為主動的，或相對於完成的積體電路裝 置之取終性能標準為關鍵途徑（critical)的一部分時，此一 型態的控制是需要的。 在以下凊形中，顯示於第2圖中的摻雜質區域3 4摻 入p型掺雜質材料’且電晶體32為NM0S電晶體，施加 正電壓（+ VA)將傾向於降低NM〇s電晶體之臨界電壓 (VT)。0此，NMOS電晶體32將傾向於呈現較快的切換 速率。施加負電壓（—Va)至Ρ型摻雜質區域34將傾向 於增加設於p型摻雜質區域34上方的NM〇s電晶體32之 臨界電壓（VT)。依次，此將傾向於降低NM〇s電晶體u 92352(修正本) 18 1303103 之離線漏電流。 在一個實施例中，只有m〇s電晶體設於心 區域34,且只# NM0S裝置設於p型換雜質區域^上貝 ::m〇s和NM0S裝置之電子電路仍可藉由適當的接缘 (未圖不)而形成。然而，在某些情況中，心 NMOS裝置皆可設於單一摻雜質區 和 4 上方。例如 可能是設於P型摻雜質區域34上方之大多數電晶乂 NMOS裝置，而其餘為pM〇s裝置。在那情形中 為 壓（土VA)可以上述方式施加於p型摻雜質區域3 : 設於其上之NMOS電晶體32。我們相信：正電 工制 施加於摻雜質區域34將傾向於增加設於p型摻雜 d 34上方之PM0S裝置的臨界電壓（Vt)，且外加負電 VA)將傾向於降低觸8裝置的臨界電壓（ : ==於外力，(％)，相對於設在。:雜 乃〕電日日體而達成的動作好處 因PMOS電晶體之功函數 夕夕 於設在N型摻雜質以34卜曰古抵心類似的推理適用 主杉濰貝&域34上方的NM〇s裝置。 外加電屢（VA)之強度和極 變。一妒，用於壯班 不往注J依據#疋裝置而改 又：衣置之外加電壓（VA)可為落入某— 之：，此範圍包含裝置之汲極電壓的正負值： -特例’當〜，時，外加的正 U ; 介於+ 〇·6至〇·08佔牲 、之靶圍可 特，至於外加的負電壓（一 ν ) ”於~〇.6至~0.08伏特。此外，外加 = 度可依據討論中的裝晉r \ ( Va)之強 〒的衣置（即NMOS，PM〇S)型態而改變。 92352(修正本) 19 1303103 …、而，我們必須了解到··這些電壓標準在本質上是有代表 但除非限制條件明確地記載於申請專利範圍中，這 些電壓標準不應該認為是本發明的限制條件。 “利用本發明，施加電壓（土vA)至-個或多個設於積 體電=產品中的摻雜質區域34,以動態地控制積體電路產 。夕種书日日版3 2的臨界電壓（v τ )，藉此控制積體電路 ^品的電性特性⑺⑽rical Characteristic )。在許多方面是 “要此此力。例如，在某些產品應用中，低漏電流和功 ^ 2耗有其重要性（例如，行動計算和通訊應用）。在這些 场合:，某些或所有用來製造最終消費性產品之多種電晶 體（=些電晶體為完成的積體電路產品之一部分，諸如微 處理态、數位訊號處理器、ASIC等等）的臨界電壓（Μ 可、加或设定在相當高值，#以降低漏電流和功率消耗。 ，反地，在動作性能為最大考量的應用（例如，高階飼服 W工作站、桌上型電腦等等）中，某些或所有包括完成 ::體電路產品之多種電晶體的臨界電壓（V。可降低或 設定在相當低值，藉以增加特定積體電路產品之動作頻率 或速度。 在一個實施例中’施加於一個或多個摻雜質區域34 之外加電壓（Va)可由製造商依據最終消費性產品所需的 動作特性來決定。例如，原始1¾備製造商（Griginal equip咖t m酿facturer ’ 〇EM )可設有待安裝於消費性產 品（例如’高㈣服器、行動電話、可攜式電腦）之積體 電路產品（例如，微處理器、數位訊號處理器、特殊應用 92352(修正本） 20 1303103 ⑼電路產品、記憶體陣列等等)。依據最終消費性產品(例 。二：式電腦）之所需性能特性，〇EM可將積體電路產 J之特定元件熔接在-起，以傾向於呈現所需的特性。例 (digital signal processor, DSP) ^發為行動電話應用的場合中，贿可溶接或以線連接 “瞻’如此所需電遷（±Va)施加於所需摻雜質區域… 括DSP之某些或全部電晶體32呈現低漏電流和 =耗。在另一個例子中，高性能飼服器之OEM可 ^接或線接微處理器，使得 挟雄所广上 ^亍尸汀而包壓（土 VA )施加於所需 才乡雜貝區域3 4，以啟動相服哭士〜 之内的一個或多個微處理器 或ASIC之某些或全部電晶 〇 厗# # , 2，而壬現非常高的動作速 度4寸性。此一能力使〇em在裎 $ ^ * Μ在&供呈現出所需電性特性的 消費性產品時具有較高的彈 荆〜* 坪注並使OEM可相對於多種 t恶之產品適應消費者需求 氺户拉蝴不 < 文化日守具有較高的彈性。用 合+ 次線接積體電路產品，以使適 田电壓（VA)施加於適當摻斥 羽，姑t I /雜貝區域34之步驟對一般熟 白此技術者而言是已知的。 在另一個實施例中，本發 σ 甘 χ月疋關於一種積體電路產 口口，其中包括積體電路產品（ 夕堂此々入 、列如，微處理器、DSP等等） 某二或王部電晶體的臨界電 口知/弋曰处丄嵌 之（Vt )可依據積體電路產 口口和/或取終消費性裝置之電 跑,,,Β 电 < 動作條件受到控制或改 、交。也就疋，施加於積體電路 所Fh 广/ 度口口之内的一個或多個摻雜 貝區域34之電壓（±Va)可 鲁K狀要 據積體電路產品和/或最終消 費性裝置之電流動作條件來 座 々又或控制。例如，以可攜式 92352(修正本) 21 1303103 電腦而言，當電溫兔杏所 电細為貝貝上間置（idl〇時，可施 (土VA)於一些或所有的摻雜質區域，以 土 品（例如，微處理器）之化於 貝脱包產 ,.^ ^ N曰加吕又於多種摻雜質區域34 上方之电晶體32 ( NMOS和/或ΡΜΓ m f \r \ , " 〇S%晶體.）的臨界電 壓（VT)，如此可降低積體 ^ 藉此節省電池資源。另—奸开產:之漏電流和功率消耗， 用應用程式，以至少高於月^田可攜式電腦確實地使 &準所施加於某些或全部積體二= 的㈣（W)可改變，使設於摻雜 =£域34 或全部電晶體32的臨界 13 之/、些 增加積體電路產品之動作;V:最)故：:，藉此傾向於 符而上夕—，〜 h貝羊和最終湞費性產品之速度。 間而…在此貫施例中，產品具有 最終消費性裝置和在最 之、擇-力，，、中 之所需電姓性能特性可忙撼4置之内的積體電路產品 式電腦、高階伺服器、桌 、：.(例如，可攜 時或接近即時的動作特性而改變。咖話等等）之即 如^ 7 °羊細的控制演繹法亦可於上下文中使用。例 如，在上述可攜式雷日似上二± 又甲便用例 或決定應用程式（例::形中，當可攜式電腦係感應到 可以調整外加電壓（+v /咖SGftW。湖）正在執行時， 而，在某些情況下，增加可攜式電腦之速度。然 的動作。例如，控制淨;’：;：望避免選擇，，高性能“模式 式電腦之電池殘餘的電列情形中建立：若可攜 無法適用於可攜式電腦。低，此時，，高性能“模式則 92352(修正本) 22 1303103 乐 > 圖為用來說明系統60的示意方 ?係示利用本發明。如在此所顯示者，系、^ 裔62，該控制器62係動作上耦合至積_ 、包括控制 ^ ^ 不两口主積體電路產口 ^ ^、體電路產口口口 64為完成的消費性產品Μ之八= 圖亦不意性地顯示數個摻雜質區域34。 刀第 用來表示種類眾多的積體電路產品，例如=路產;… 咖、ASIC、記憶體陣列、邏輯裝置等等。因:理益、 :產品64的特定型態不應視為本發明的限制條’積體電 —限制條件明確地記载於中請專利範圍中。此外’除非此 顯示單一積體電路產品64，應了 卜，弟5圖 是:代表出現在消費性產品66中之 二5圖所顯示的 產品64。 或更夕個積體電路 用：：亦應了解··第5圖中的消費性產 用積.體電路產品64之任何型態的產 代表了知 伺服器、行動電話 ：、.如’個人電腦、 ,,# . ^ 攜式電、數位相機等等）。因士 彳、品的特定型態不應視為限制條件，㈣& ’ 條件明確地記载於中請專·財。 除非此—限制 内的積一=Γ:62是用來感應或具有消費性產… 的積體電路產品 68供應適當電堡(±νΑ)至里―個;IV個2:二電源供應器 品64之摻雜質區域-以將積體 特性(即性能模式)調整至最適合積體電：二之641^^^ 到的活動量之性能標準。例如此电路產;^ 64之感應 牡此π兄明情形中，當積體 92352(修正本） 23 1303103 ::ί: Γ為微處理器時，控制器62可感應（或具有) 數週期内微處理器存取或需要執行指令的次 中之特定應用而里)，若…,二積…產品和用於其 ^ ^ 62 ^ 感應到的存取率超過預選限制，則 電厂…物;二指令，以將待施加之適當外加 域-若=處理哭㈣電路產品64之内的至少一接雜質區 62可調整施加於洛後特定預選限制，則控制器 V ^ 、個或更夕個摻雜質區域34之電壓（+ Α)使：積體電路產品…，，省電“模式。（± 心制為62所做的動作可 來完成。在說明f ^丨士 更版次叙體或兩者之結合 而邏輯電路可處理：二㈣控制器62是邏輯電路之集合， 就是說，控制完成在此所述的功能。那 式化的演 …達成所需的：::ΓΓ區域34之外加偏壓(± 62為積體電路產 、式。在說明的實施例中’控制器 亦可行。例如部分 別積體電路產品Γ去_ 2可以疋消費性產品66之内的個 之一部分。同理•圖不#控制1^晶片組或類似產品） 之-部分。然而，’ 應器68說明為積體電路產品64 器68可來自於外叙熟白此技術者可認知到：電源供應 本發明之部分:::或電源產生器。 電腦記憶體之内的:兵其對應詳述將以軟體、演繹法和 内的-貝料位元上的象徵性動作表述來表示。 92352(修正本) 24 1303103 藉由這些敘述和表述，一般熟習此技術者可將其工作内容 有效地傳遞給其它一般熟習此技術者。如在此所使用或一 般常用之用語，演繹法係設想產生所需結果之前後自我一 致的步驟順序。這些步驟需要物理量的物理操縱。通常（但 非必要），這些數量採取以可儲存、轉移、組合、比較或操 縱光學、電性、或磁性訊號的形式。將這些訊號參照為位 元、數值、元件、符號、字元、用語、數字或類似者已證 明有時方便，主要是因為經常使用。 所有這些用語和類似用語係與 然而，應該了解的是 適當物理量相關，並且僅是有助於標示這些數量。除非特 別說明，或在討論中是顯而易見的，這些用語，例如：: 處理（processing) ”、，，以電腦計算（⑶㈣此叫）“、，，計 算（CalCUlating) ”、”決定（determining) ”、”顯示。 壯(displaying) ’’或類似用語意指電腦系統或類似電子計算 之暫：：Γ或.序，而这些動作或程序係將代表電腦系統 記憶體之内的物理、電子數量之資_，操縱和 …、類似於電腦系統記憶體、暫存器或其它如資气 存、傳輸或顯示裝置之内的物理量之資料。 本發明是關於—種s〇I基板3〇，該s〇 數個電晶體32，設於美 土扳30具有. 變或控制…板0上方；以及-機制，用來改 -工帝]至乂某些設於摻 32的臨界電承。—“隹貝£域34上方之數個電晶體 ，，制包括接雜質區域34和接點之 I月關於多種在S〇I基板之原基板上形成接雜質區 92352(修正本) 25 1303103 成於該基板上之電晶體的動作特性之方法，以 μ 板之積體電路裝置。在—個實施例中，該方法 層、和原美你撕摄』 ^ 動層、埋疯絶緣 _/、 成；在埋藏絕緣層下方的原基板中形& :雜質區域’ ·在接雜質區域上方某區域中，： 方ί成數個電晶體；以及形成至捧雜質區域的接點。在另 變：：：：二方法包括：施加電壓至摻雜質區域，以改 奏個電a日體中至少—者的臨界電壓。在另—實施例中， 二由早-產物晶粒所界定之區域中，於原基板3〇a中形成 固备雜質_區域34，且數個電晶體32設於數個推雜質區 5 之母者上方。如此處所述，多彳 質區域34之去…土 Μ可施加至摻雜 二曰 者或更多者，以改變設於接雜質區域34上 电日日體32之一者或更多者的動作特性。 在另一實施例中，該方法包括··提供由至少一積體電 所構成之消費性產品，積體電路產品則由設於s〇i ^ 主動層中之數個電晶體所構成，SOI基板之主動層 位於設在SO!基板之原基板中掺雜質區域上方 ^ :或:於主動層下方；感應積體電路產品之活動量= 口某強度和極性之電壓至摻雜質區域，外加電壓之強产 和極性取決於感應到的積體 又 容之―的實施例僅用來說明，受二^ 今之叙热習此技術者可以不同但對其顯然為等效之 來修正並實施本發明。例如，以 . 驟 工 序來執行。再者，除了以下W 乂驟可依不同順 冉者除了以下的申請專利範圍外，我們無意 92352(修正本） 26 1303103 對在此所示的構造或設計做限制。因此，彳艮明顯的 ^對 上述特定實施例做改變或修飾，而且此改變和修飾仍不脫 離本發明的範疇和精神。於是，所尋求之保護係界定於以 下的申請專利範圍。 ；， 【圖式簡單說明】 第1圖為顯示設於S〇I基板之上的先前技術半導體裝 置之剖面圖； 第2圖為顯示本發明之一實施例之剖面圖，其中摻雜 貝區域設於S 01基板之原基板中； 第3圖為顯示一晶粒之平面圖，該晶粒中具有多重摻 *隹質區域； 第4圖為顯示本發明之另一實施例之剖面圖，其中多 重摻雜質區域係設於s〇I基板之原基板中；以及 第5圖為顯示可利用本發明之消費性產品之示意圖。 【主要元件符號說明】 10 電晶體 11 SOI基板 11A 原基板 11B 埋藏氧化物層 11C 主動層 12 通道區域 14 閘極絕緣層 16 閘極電極 17 溝渠隔離區域 18A 沒極區域 18B 源極區域 19 側壁間隔件 20 導電性接點 21 絕緣材料 30 S 01基板 30A 原基板 27 92352(修正本) 1303103 30B 埋藏絕緣層 30C 主動層 31 晶粒 32 電晶體 32P 電晶體 32N 電晶體 34 摻雜質區域 34N N型摻雜質區域 34P P型摻雜質區域 35 接點 36 隔離區域 38 深度 40 深度 42 寬度 43 距離 60 糸統 62 控制器 64 積體電路產品 66 消費性產品 68 電源供應器 28 92352(修正本)

Claims (1)

1303103 拾、申請專利範圍: 一種在原基板中形成摻雜所 入^雜質區域的方法，包括： 提供SOI基板，該 人 I基板係由主動層、拽藏罐 緣層、和原基板所構成； 埋臧絶 在該埋藏絕緣層下方 在该換雜質區域上方 方形成數個電晶體；以及 的原基板中形成摻雜質區域； 之區域中，於該SOI基板上 2, 开> 成接點至該摻雜質區域。 如申請專利範圍第1項之方法 雜質區域，以改變該數個電晶 壓。 復包括施加電壓至該摻 體中至少一者的臨界電 該主動層和該摻 該主動層和該摻 3·如申請專利範圍第1項之方法，其中 雜質區域係摻入相同類型之摻雜質。 4·如申請專利範圍第丨項之方法，其中 雜質區域係摻入不同類型之摻雜質。 5·如申请專利範圍第1項之方法，盆 L ^ T 在該摻雜質區域 上方之區域中，於該基板上方彡 奴上万形成數個電晶體係包 括：在該摻雜質區域上方之區域中，於該s〇i基板上方 形成數個NM0S和PM0S電晶體。 6·如申請專利範圍f !項之方法，其中，該推雜質區_ 入N型摻雜詩料，且其中該數個電晶體中 PM0S電晶體。 馬 該摻雜質區域摻 晶體中大多數為 7 ·如申請專利範圍第1項之方法，其中， 入P型摻雜質材料，且其中該數個電 92352(修正本) 29 1303103 NMOS電晶體。 8·如申請專利範圍第1項之方、车甘士 入Ν型摻雜質材料，且复中，數=摻雜質區域摻 電晶體所構成。 〃中该數個电曰曰體僅由PMOS 9·如申請專利範圍第丄項之方法， 入P刑挟吨所Μ』丨 /、中5亥备雜質區域摻 ;型备雜質材料，且其中該數個電晶體僅由NM0S 電晶體所構成。 里田NMOS 10.如申請專利範圍第丨項之方 直 入N型摻雜質材料，：中·.質區域摻 NMMf曰、 其中该數個電晶體是由數個 〇§電日日粗和數個PM〇s電晶體所構成。 u.如申。請專㈣圍第1項之方法，其中，該摻雜質區域換 里才乡雜貝材料，1其中該數個電晶體是由數個 NMOS電晶體和數個PM0S電晶體所構成。 12.t巾請專·㈣1項之方法，其中，在該原基板中之 摻雜質區域係以大於該摻雜質區域之深度延伸穿過該 主動層、該埋藏絕緣層並延伸穿入該原基板中的隔離區 域所定義。 如申請專利範圍第】項之方法，其中，在該原基板中形 成€雜貝區域包括：在由產物晶粒所界定之區域中，於 該原基板中形成摻雜質區域。 •如申明專利範圍第1項之方法，其中，在該原基板中形 成心#貝區域包括··於該原基板中形成數個摻雜質區 域。 •如申清專利範圍第1項之方法，其中，在該原基板中形 30 92352(修正本） Ϊ303103 成知雜貝區域包括.執行離子植入製程以形成該摻雜質 區域。 16.如申請專利範圍第1JS之方法，其中，在該原基板中形 成摻雜質區域包括： 在該SOI基板上執行離子植入製程，以橫越該s〇i 基板將摻雜質原子導入該原基板中；以及 形成至少一隔離結構，該隔離結構延伸穿越該主動 層和該埋藏絕緣層並且延伸進入該原基板中，以定義該 摻雜質區域。 π如申請專利範圍第！項之方法，其中，形成該掺雜質區 域包括：於該則基板上方形成至少—光罩層，並在藉 由該光罩層所曝露出之該S0I基板的區域中執行離子 植入製程，以將摻雜質原子植入該原基板中。 1δ·=請專利11圍第1項之方法，其中，在該原基板中形 成摻雜質區域包括：以摻雜質劑量範圍介於10"至1016 Ν型摻雜f材料執行離子植入製程。 •成利範圍第1項之方法’其中，在該原基板中形 成U貝區域包括：以換雜質劑量範圍介於1()14至1016 :nsw之間的Ρ型摻雜f材料執行離子植入製程。 .如申清專利範圍第！項之方法，其中 成摻雜質區域另包括·在由 “，、土 形 ^ ^ 在由產物晶粒所界定之區域中， 於：原基板中形成數個摻雜質區域，且其中數個電晶體 係没於該數個摻雜質區域之每一者上方。 把 I如申請專利範圍第2〇項之方法，其中，形成數個摻雜 92352(修正本） 31 1303103 質區域包括:形成至少—個N型摻雜 P型摻雜質區域。 v 個 請專利範圍第2項之方法，其中， 至少一些_電晶體所構成，且該推雜質區：：：: 型摻雜質材料’並且其中施加電壓至該摻雜質：： 改變該電晶體中至少-者的臨界電壓包括心 至該N型摻雜質區域……加正電壓 从ί日加該PMOS電晶體中s ,丨、 某些PMOS電晶體的臨界電壓。 中至夕 23=請專利範圍第2項之方法土，其中，該數個電晶體由 ^些NMOS電晶體所構成’且該摻 型摻雜質材料，並且其中施加電屢 =入P 改變該電晶體中至少—者的臨界 括雜；广以 …型換雜質區域以降低該戰電晶I;:: 些NMOS電晶體的臨界電壓。 至夕某 24=請專利範圍第2項之方土法，其中’該數個電晶體由 至y 些PM〇S電晶體所構成，且嗲捭雜Μ 型掺雜質材料，並且置中^成^轉雜質區域摻入Ν 改…曰二 把加電壓至該摻雜質區域，以 改艾3亥电晶體中至少一者的臨界 =，質區域以降低一電= 二PMOS黾晶體的臨界電壓。 ’、 25.=請專利範圍第2項之方法，其中，該數個電晶體由 至少一些NMOS雷曰驊碎播 > 由 型換雜質㈣：斤構成，且該摻雜質區域摻入？ 施加電壓至該摻雜質區域，以 〜^中至少_者的臨界電壓包括··施加負電壓 92352(修正本） 32 1303103 m型摻雜質區域以增加該NM〇s冑晶體中至少某 些NMOS電晶體的臨界電题。 /、 26·-種在原基板中形成摻雜質區域的方法，包括： 提供SOI基板，該s〇I基板係由主動層、埋藏絕 緣層、和原基板所構成； 在該埋藏絕緣層下方的原基板中形成摻雜質區域； 在該掺雜質區域上方之區域中，於該SOI基板上 方形成數個電晶體；以及 轭加包壓至該摻雜質區域，以改變該數個電晶體中 至少一者的臨界電壓。 27, 如申請專利範圍第26項之方法，其中，該主動層和該 摻雜質區域係摻入相同類型之摻雜質。 28. 如申請專利範圍第％項之方法，其中，該主動層和該 摻雜質區域係摻入不同類型之摻雜質。 认如申請專利範圍第26項之方法，其中，在該捧雜質區 或上方之區域中，於該S 01基板上方形成數個電晶體包 括·在該摻雜質區域上方之區域中，於該s〇I基板上方 形成數個NMOS和PM0S電晶體。 3〇·如申請專利範圍第26項之方法’其中，該掺雜質區域 払入N型摻雜質材料，且其中該數個電晶體大多數為 PM0S電晶體。 ^ 3^申請專利範圍第26項之方法，其中，該掺雜質區域 #入P型摻雜質材料，且其中該數個電晶體大多 NM0S電晶體。 · 92352(修正本) 33 1303103 32. 如申請專利範圍第26項之方法，其 XT 、 邊务、雜質區域 摻入里摻雜質材料，且其中該數個電曰μ 、 電晶體所構成。 …僅由PMOS 33. 如申請專利範圍第26項之方法， Α /、t 该摻雜質區域 备入P型接雜質材料，且其中數 曰 、 電晶體所構成。 ％日心僅由NMOS 34. 如申請專利範圍第26項之方 所 八T 该摻雜質區域 摻入Ν型摻雜質材料，直中 丁十 ，、中該數個電晶體是由數個 NMOS電晶體和數個pM〇s電晶體所構成。 3 5 ·如申请專利範圍第2 6頂之方、本，f 士 乐&負之方法，其中，該摻雜質區域 摻入P型摻雜質材料，且其中該數個電晶體是由數個 NMOS電晶體和數個pM〇s電晶體所構成。 36·如利範圍第26項之方法，其中，在該原基板中 之格雜質區域係以大於該摻雜質區域之深度延伸穿過 該主動層、4埋藏絕緣層並延伸穿入該原基板中的隔離 區域所定義。 37.如申請專利範圍第 / 1 图弟％項之方法，其中，在該原基板中 形成摻雜質區域包括：在由產物晶粒所界定之區域中， 於"亥原基板中形成摻雜質區域。 3 8 ·如申請專利範圚筮 ^ 固弟26項之方法，其中，在該原基板中 成夂雜貝區域包括：於該原基板中形成數個摻雜質區 域。 3 9 ·如申請專利範圚 N弟26項之方法，其中，在該原基板中 、夂雜貝區域包括··執行離子植入製程以形成該摻雜 34 92352(修正本） 1303103 質區域。 40·如申請專利筋圖楚 J靶圍罘26項之方法，其中，在該原基板中 形成摻雜質區域包括： 在為S01基板上執行離子植入製程，以橫越該SOI 原子導人該原基板中；以及 形成至少一個隔離結構，該隔離結構係延伸穿越該 主動層和忒埋藏絕緣層且延伸進入該原基板，以定義該 換雜質區域。 4 1 ·如申請專利筋圚笙，r ^ 口 弟26項之方法，其中，形成該摻雜質 以包括：於該SOI基板上方形成至少一光罩層，並在 1 一光罩層所曝露出之該s〇1基板的區域中執行離 子植：製程，以將換雜質原子植入該原基板。 42. 如申哨專利範圍第 「其中，在該原基板中 形成齋雜質區试& k ^ 16 ·* 、 _匕括·以摻雜質劑量範圍介於1〇14至 10 i〇ns/cm2 ^ μ ^ . 口 〇 之間的Ν型摻雜質材料執行離子植入製 矛王0 43. 如申請專利範圍第26頊之方味甘士 ^ ^ 貞之方法’其中，在該原基板中 形成备雜質區域句把· • 次包括.以摻雜質劑量範圍介於10"至 10 lons/cm2 ^ λα τ>. , ^ 、 里备雜質材料執行離子植入製 輕0 44·如申請專利範圍第％ 形成摻雜質區域另勺、’’，、，在該原基板中 中，於該原基心 物晶粒所界定之區域 n，： ％成數個摻雜質區域’且其中數個電 日日6又於该數個摻雜質區域之每—者上方。 92352(修正本） 35 1303103 項之方法，其中，形成數個摻雜 一個N型摻雜質區域和至少一個 45·如申請專利範圍第44 質區域包括··形成至少 P型摻雜質區域。 46. 如申请專利範圍第26項之方法，其中，該數個電晶體 由至少一些PMOS電晶體所構成且該摻雜質區域摻入n 型摻才准貝材料，並且其中施加電壓至該摻雜質區域，以 改芰该電晶體中至少一者的臨界電壓包括··施加正電壓 至4 N型摻雜質區域，以增加該pM〇s電晶體中至少 某些PMOS電晶體的臨界電壓。 47. 如申請專利範圍第26項之方法，其中，該數個電晶體 由至 >、二NMOS電晶體所構成且該摻雜質區域摻入p 型摻雜貝材料’亚且其中施加電壓至該摻雜質區域，以 改、交該電晶體中至少一者的臨界電壓包括：施加正電壓 至該p型摻雜質區域，以降低該NM〇s電晶體中至少 某些NMOS電晶體的臨界電壓。 48. 如申請專利範圍第％項之方法，其中，該數個電晶體 由至少一些PM〇s電晶體所構成且該摻雜質區域摻入N 型摻雜貝材料，並且其中施加電壓至該摻雜質區域，以 改變該電晶Μ十至少一者的臨界電壓包括：施加負電壓 至忒Ν型摻雜質區域，以降低該pM〇s電晶體中至少 某些PMOS電晶體的臨界電壓。 49·如申請專利範圍帛26項之方法，其中，該數個電晶體 由至少一些NMOS電晶體所構成且該摻雜質區域摻入ρ 型摻雜負材料，並且其中施加電壓至該摻雜質區域，以 36 92352(修正本) 1303103 的臨界電壓包括：施加負電壓 改變該電晶體中至少 至該P型摻雜質區域， 貝笔& U增加該NMOS電晶體φ 5 ,丨、 某些刪S電晶體的臨界電壓。 …中至） 50. 一種在原基板中形成摻雜質區域的方法，包括· 提供SOI基板，誃 緣β , . M S01基板係由主動層、埋藏絕 緣層、和原基板所構成； ％ 在由產物晶粒所定 義之區域内，於該埋藏絕緣層下 方的原基板中形成數個摻雜質區域； 在該摻雜質區域之每一 其μ七f上、土 者上方之&域中’於該SOI 基板上方形成數個電晶體；以及 施加電壓至該摻雜質 個設於受到該外加電展之4:「二 變該數 至少-者之臨界電。貝區域上方的電晶體中 51·如申請專利範圍第5〇項 域之每一者上 φ法、t ’在胃摻雜質區 ^ £域中，於該so1基板上方形成數個 电晶體包括··在該摻# I 认分Γ 貝£域之每一者上方之區域中， 於該S 01基板上方开彡士、私 5? u > 孜上方形成數個_0S和PM〇s電晶體。 •如申4專利範圍第50項 φ ^ , + 貝之方法，其中，該摻雜質區域 中至少一者摻入N型摻 ^ ^ 、 心亦隹貝材枓，且其中設於該N型 才乡為貝區域上方之备徊帝曰 體。 數们包日日體的大多數為PMOS電晶 53·如申請專利範 中至少一者摻 雜質區域上方 圍第50項之方法，其+，該摻雜質區域 入P型摻雜質材料，且其中設於該p型摻 之數個電晶體的大多數為Nm〇s電晶體。 92352(修正本） 37 1303103 54·如申請專利範圍第5〇 中5 + 一 i # 、之方法，其中，該摻雜質區域 至’一者心入N型摻雜皙姑 摻雜質區域上方之數2貝材科，且其中設於該以型 成。 數個笔晶體僅由PMOS電晶體所構 55·如申請專利範圍第5〇項 φ ^ ^ ^ 貝之方法，其中，該摻雜質區域 中至少一者摻入P型摻 7才准貝材料，且其中設於該P型摻 雜貝區域上方之數個雷曰 ^ ^ 甩日日體僅由NMOS電晶體所構成。 %·如申請專利範圍第5〇 方 貝之方去，其中，該摻雜質區域 中至少一者摻入N帮旅力4所以，， 払錶貝材料，且其中設於該Ν型 备雜質區域上方之數個電 丨口电日日體疋由數個NMOS電晶體 和數個PMOS電晶體所構成。 5 7.如申請專利範圍第$ 〇頊之古 員之方法，其中，該摻雜質區域 至乂、者才乡入P型掺雜質材料，且其中設於該P型摻 才隹貝區域上方之數個電晶體是由數個遞電晶體和 數個PMOS電晶體所構成。 58. 如申請專利範圍第5G項之方法，其中，在該原基板中 之數個換雜質區域之每一者皆以大於每-個該掺雜質 區域之/木度延伸牙m動層、該埋藏絕緣層並延伸穿 入該原基板之隔離區域所定義。 59. 如申請專利範圍第5〇項之方法，其中，在該原基板中 形成數個接雜質區域包括執行至少一離子植入製程以 形成該摻雜質區域。 60. 如申請專利範圍第50項之方法，其中，在該原基板中 形成數個摻雜質區域包括： 92352(修正本） 38 1303103 在該基板上執行離子植入製程，以導引摻雜質原子 橫越該基板而進入該原基板；以及 形成數個隔離結構，該等隔離結構延伸穿過該主動 層、該埋藏絕緣層並延伸穿入該原基板，以界定該摻雜 質區域。 广 礼如中請專利範圍第5G項之方法，其中，形成該數個推 雜質區域包括在肖S0I基板上方形成至少—個光罩 層，並在藉由該光罩層所曝露出之該SOI基板的區域中 執行離子植人製程以將摻雜質原子植人該原基板中。 62.如申請專利範圍第5()項之方法，其中，於該原基板中 形成數6個隹貝區域包括：以摻雜質劑量範圍介於1 〇" 〇 1〇I1S/Cm之N型摻雜質材料執行離子植入製 程，以形成該摻雜質區域之至少一者。 、 專㈣㈣心之方法，其中，於該原基板中 區域包括:以掺雜質劑量範圍介於Μ， ^ IP型摻雜質材料執行離子 形成該摻雜質區域之至少一者。 、λ 64. 如申請專利範圍第5〇項之 質區域包括· # $ n ' /、中，形成數個摻雜 :刑丄個Ν型掺雜質區域和至少-個 ρ型摻雜質區域。 Ί王乂 個 65. 如申請專利範圍第5〇項之 的第-群是由m〇s電晶體/、中’該數個電晶體 弟者摻入Ν型摻雜質材料， 貝1_硃之 質區域中至少_者 '、β加電壓至該摻雜 者以改變該電晶體中至少-者之臨界 92352(修正本） 39 1303103 電壓包括：施加正電壓至該N型摻雜質區域以增加該 PMOS電晶體中至少某些pM〇s電晶體之臨界電壓。 66. 如申^專利範圍第5〇項之方法，其中，該數個電晶體 的=群是由NM0S電晶體所構成，且該摻雜質區域 之第一者摻A P型#雜質材料，且其中施加電壓至㈣ 雜=區域中至少一者以改變該電晶體中至少—者之臨 界電壓包括：施加正電壓至該p型摻雜f區域以降低該 NMOS電晶體中至少某些NM〇s電晶體之臨界電壓。 67. 如申—請專利範圍第5()項之方法，其中，該數個電晶體 的第-群是由PMOS電晶體所構成，且該摻雜質區域之 第-者接人N型摻雜質材料，且其中施加電壓至該捧雜 質區域中至少一者以改變該電晶體中至少一者之臨界 電屢包括：施加負電M至該N型摻雜f區域以降㈣ PMOS電日日日體中至少某些PMC)S電晶體之臨界電單。" 68. 如申請專利範圍第5〇項之方法，其中，該數個電晶體 的第一群是由NMOS電晶體所構成，且該摻雜質區域 之第-者摻人P型摻雜質材料，且其中施加電壓至該择 雜質區域以改變該電晶體中至少—者之臨界電壓包 括：施加負電壓至該p型摻雜質區域以增加該nm〇s 電晶體中至少某些NMOS電晶體之臨界電壓。 认如申請專利範圍第50項之方法，其中，施加電壓至該 摻雜質區域中至少一者，以改變該數個設於受到該外力: 電壓之摻雜質區域上方的電晶體中至少一者之臨界電 壓包括：施加不同強度和不同極性之電壓至至少某^二亥 92352(修正本） 40 1303103 摻雜質區域。 7〇’如申凊專利範圍第50項之方法，甘 摻雜質區域中至少一者：以改中’施加電壓至該 電壓之摻雜m 數個設於受到該外加 壓包括二 的電晶體中至少-者-臨界電 摻雜質區域。度和相冋極性之電壓至至少某些該 專利範圍第5。項之方法，其中，施加 摻雜質區域中5小 土 ^ /土主該 電…Γ/ 改變該數個設於受到該外加 壓包括：施加電壓至該摻雜者之臨界- 必心雜貝&域中至少一者， 該數個設於受到該外加雷嚴 文 體中至少-者之臨:二摻雜質區域上方的電晶 1 纟之b界電壓，該電壓之強度和極性取決於 §又於該摻雜質區域之電晶體中 ： 之動作特性。 V某二包日日體之所欲 72.-種，原基板中形成摻雜質區域的方法，包括： 提供sen基板，該S0I基板係由主動層、埋藏絕 緣層、和原基板所構成； 在由產物晶粒所界定> F Θ ^ 吓"疋之&域之内，於該埋藏絕緣層 下方的原基板中形成數個摻雜質區域； 在每—個該摻雜質區域上方的區域中，於該S0I 基板上方形成數個電晶體；以及 形成接點至數個摻雜質區域之每一者中。 73.t申請專利範圍第72項之方法，復包括施加電壓至該 备雜質區域中至少一者’以改變該數個設於受到該外加 92352(修正本) 41 1303103 電壓之摻雜質區域上方的電晶體中至少一者之臨界電 壓。 42 92352(修正本) 1303103 柒、指定代表圖： (一） 本案指定代表圖為：第（2 )圖。 (二） 本代表圖之元件代表符號簡單說明： 30 SOI基板 30A 原基板 30B 埋藏絕緣層 30C 主動層 31 晶粒 32 電晶體 34 摻雜質區域 35 接點 36 隔離區域 38 深度 40 深度 42 寬度 43 距離 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 本案無化學式。 5 92352(修正本）
TW092114995A 2002-06-11 2003-06-03 Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same TWI303103B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/167,184 US7129142B2 (en) 2002-06-11 2002-06-11 Method of forming doped regions in the bulk substrate of an SOI substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same

Publications (2)

Publication Number Publication Date
TW200400637A TW200400637A (en) 2004-01-01
TWI303103B true TWI303103B (en) 2008-11-11

Family

ID=29710834

Family Applications (2)

Application Number Title Priority Date Filing Date
TW097114586A TWI376034B (en) 2002-06-11 2003-06-03 Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same
TW092114995A TWI303103B (en) 2002-06-11 2003-06-03 Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW097114586A TWI376034B (en) 2002-06-11 2003-06-03 Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same

Country Status (8)

Country Link
US (2) US7129142B2 (zh)
EP (1) EP1514310A1 (zh)
JP (1) JP4600811B2 (zh)
KR (1) KR20050010897A (zh)
CN (1) CN1659710B (zh)
AU (1) AU2003240570A1 (zh)
TW (2) TWI376034B (zh)
WO (1) WO2003105232A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7729481B2 (en) * 2005-10-28 2010-06-01 Yahoo! Inc. User interface for integrating diverse methods of communication
JP2007180402A (ja) * 2005-12-28 2007-07-12 Toshiba Corp 半導体装置及びその製造方法
US7414289B2 (en) * 2006-07-17 2008-08-19 Advanced Micro Devices, Inc. SOI Device with charging protection and methods of making same
US7756936B2 (en) * 2007-02-23 2010-07-13 Yahoo! Inc. User interface for transitioning between chat and email
US10452763B2 (en) * 2007-03-08 2019-10-22 Oath Inc. Autocomplete for integrating diverse methods of electronic communication
JP5057804B2 (ja) * 2007-03-12 2012-10-24 株式会社東芝 半導体装置
JP4984179B2 (ja) * 2009-02-06 2012-07-25 ソニー株式会社 半導体装置
US7843005B2 (en) * 2009-02-11 2010-11-30 International Business Machines Corporation SOI radio frequency switch with reduced signal distortion
DE102009042514B4 (de) * 2009-09-22 2014-07-10 Texas Instruments Deutschland Gmbh Verfahren und Vorrichtung mit SOI-Substratdotierung
US9059319B2 (en) * 2010-01-25 2015-06-16 International Business Machines Corporation Embedded dynamic random access memory device and method
US8227304B2 (en) 2010-02-23 2012-07-24 International Business Machines Corporation Semiconductor-on-insulator (SOI) structure and method of forming the SOI structure using a bulk semiconductor starting wafer
JP5635680B2 (ja) * 2011-03-29 2014-12-03 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8816470B2 (en) * 2011-04-21 2014-08-26 International Business Machines Corporation Independently voltage controlled volume of silicon on a silicon on insulator chip
US8664050B2 (en) * 2012-03-20 2014-03-04 International Business Machines Corporation Structure and method to improve ETSOI MOSFETS with back gate
US9654094B2 (en) 2014-03-12 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor switch circuit and semiconductor substrate
JP2015173227A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体スイッチ及び半導体基板

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0339422A (ja) * 1989-07-07 1991-02-20 Sumitomo Metal Ind Ltd 深絞り性に優れた熱延鋼板の製造法
US4996575A (en) * 1989-08-29 1991-02-26 David Sarnoff Research Center, Inc. Low leakage silicon-on-insulator CMOS structure and method of making same
US5359219A (en) * 1992-12-04 1994-10-25 Texas Instruments Incorporated Silicon on insulator device comprising improved substrate doping
JPH1027893A (ja) * 1993-10-29 1998-01-27 Amer Fib Inc 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するｓｏｉウエーハ上に設けられた集積回路（ｉｃ）装置
JP3488730B2 (ja) * 1993-11-05 2004-01-19 株式会社ルネサステクノロジ 半導体集積回路装置
JPH0832040A (ja) 1994-07-14 1996-02-02 Nec Corp 半導体装置
JPH08153880A (ja) * 1994-09-29 1996-06-11 Toshiba Corp 半導体装置及びその製造方法
DE4441724A1 (de) 1994-11-23 1996-05-30 Siemens Ag SOI-Substrat
JP3462301B2 (ja) 1995-06-16 2003-11-05 三菱電機株式会社 半導体装置及びその製造方法
KR970008576A (ko) * 1995-07-07 1997-02-24 에프. 피. 터핀 Soi 기판 상의 cmos 집적회로 및 이의 형성 방법
US6218703B1 (en) * 1995-07-23 2001-04-17 Ricoh Company, Ltd. Semiconductor device with control electrodes formed from semiconductor material
US5753958A (en) * 1995-10-16 1998-05-19 Sun Microsystems, Inc. Back-biasing in asymmetric MOS devices
JPH09139422A (ja) 1995-11-15 1997-05-27 Hitachi Ltd 半導体集積回路およびその製造方法
US5573962A (en) * 1995-12-15 1996-11-12 Vanguard International Semiconductor Corporation Low cycle time CMOS process
JP3376204B2 (ja) * 1996-02-15 2003-02-10 株式会社東芝 半導体装置
JP3082671B2 (ja) * 1996-06-26 2000-08-28 日本電気株式会社 トランジスタ素子及びその製造方法
JPH1041511A (ja) * 1996-07-19 1998-02-13 Hitachi Ltd Ｓｏｉウエハおよびそれを用いた半導体集積回路装置ならびにその製造方法
US6121661A (en) * 1996-12-11 2000-09-19 International Business Machines Corporation Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation
JP3732914B2 (ja) * 1997-02-28 2006-01-11 株式会社ルネサステクノロジ 半導体装置
US5923067A (en) * 1997-04-04 1999-07-13 International Business Machines Corporation 3-D CMOS-on-SOI ESD structure and method
JPH1140811A (ja) * 1997-07-22 1999-02-12 Hitachi Ltd 半導体装置およびその製造方法
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6392277B1 (en) * 1997-11-21 2002-05-21 Hitachi, Ltd. Semiconductor device
JP2001527293A (ja) 1997-12-19 2001-12-25 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド バルクｃｍｏｓアーキテクチャと互換性のあるシリコン・オン・インシュレータ構成
US6172402B1 (en) * 1998-06-04 2001-01-09 Advanced Micro Devices Integrated circuit having transistors that include insulative punchthrough regions and method of formation
US6100567A (en) * 1998-06-11 2000-08-08 Sun Microsystems, Inc. Tunable threshold SOI device using back gate and intrinsic channel region
US6074920A (en) * 1998-08-26 2000-06-13 Texas Instruments Incorporated Self-aligned implant under transistor gate
JP3408762B2 (ja) * 1998-12-03 2003-05-19 シャープ株式会社 Ｓｏｉ構造の半導体装置及びその製造方法
JP2000243967A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法
JP3174852B2 (ja) * 1999-03-05 2001-06-11 東京大学長 しきい値電圧を制御しうるｍｏｓトランジスタを有する回路及びしきい値電圧制御方法
US6410394B1 (en) * 1999-12-17 2002-06-25 Chartered Semiconductor Manufacturing Ltd. Method for forming self-aligned channel implants using a gate poly reverse mask
US6287901B1 (en) * 2000-01-05 2001-09-11 International Business Machines Corporation Method and semiconductor structure for implementing dual plane body contacts for silicon-on-insulator (SOI) transistors
JP3547361B2 (ja) * 2000-03-31 2004-07-28 株式会社東芝 半導体装置
JP3762856B2 (ja) * 2000-05-30 2006-04-05 株式会社ルネサステクノロジ 半導体集積回路装置
US6479862B1 (en) * 2000-06-22 2002-11-12 Progressant Technologies, Inc. Charge trapping device and method for implementing a transistor having a negative differential resistance mode
US6555891B1 (en) * 2000-10-17 2003-04-29 International Business Machines Corporation SOI hybrid structure with selective epitaxial growth of silicon
TWI288472B (en) 2001-01-18 2007-10-11 Toshiba Corp Semiconductor device and method of fabricating the same
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
KR100456526B1 (ko) * 2001-05-22 2004-11-09 삼성전자주식회사 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법
US6492244B1 (en) * 2001-11-21 2002-12-10 International Business Machines Corporation Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法

Also Published As

Publication number Publication date
CN1659710A (zh) 2005-08-24
TWI376034B (en) 2012-11-01
AU2003240570A1 (en) 2003-12-22
TW200836343A (en) 2008-09-01
CN1659710B (zh) 2011-11-30
TW200400637A (en) 2004-01-01
US20030228722A1 (en) 2003-12-11
US7129142B2 (en) 2006-10-31
JP2005536037A (ja) 2005-11-24
KR20050010897A (ko) 2005-01-28
EP1514310A1 (en) 2005-03-16
US7335568B2 (en) 2008-02-26
US20070015322A1 (en) 2007-01-18
JP4600811B2 (ja) 2010-12-22
WO2003105232A1 (en) 2003-12-18

Similar Documents

Publication Publication Date Title
TWI303103B (en) Method of forming doped regions in the bulk substrate of an soi substrate to control the operational characteristics of transistors formed thereabove, and an integrated circuit device comprising same
TW439295B (en) Semiconductor device having SOI structure and manufacturing method thereof
TWI288472B (en) Semiconductor device and method of fabricating the same
TWI246185B (en) Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors
TWI297208B (en) Shared contact structure, semiconductor device and method of fabricating the semiconductor device
US8148225B2 (en) Fully-depleted (FD)(SOI) MOSFET access transistor and method of fabrication
TWI249843B (en) Semiconductor device and its manufacturing method, and electronic apparatus
US7323379B2 (en) Fabrication process for increased capacitance in an embedded DRAM memory
TWI360227B (en) Semiconductor device and method of manufacturing s
TW578295B (en) Double gated transistor and method of fabrication
TW536726B (en) Semiconductor device and method for manufacturing the same
TW554535B (en) Semiconductor device
TW200303611A (en) Semiconductor memory, its fabrication process, its operation method and portable electronic equipment
TWI270983B (en) Biased, triple-well fully depleted SOI structure, and various methods of making and operating same
US20060115944A1 (en) Methods of fabricating a semiconductor device having a node contact structure of a CMOS inverter
CN104541377A (zh) 用于非平面半导体器件架构的精密电阻器
US20100171181A1 (en) Method of forming a semiconductor device having an epitaxial source/drain
KR100344734B1 (ko) 자기 정렬 동적 임계치 전계 효과 디바이스 및 그의 제조 방법
CN113491014A (zh) 具有通过鳍状桥接区耦合的垂直堆叠的纳米片的晶体管沟道
JP2009529806A (ja) Ｈｖｍｏｓデバイスの性能向上方法
JP2007519239A (ja) 直流ノード拡散領域の下に埋め込み酸化物を有さず、酸化物ホールを有する差別化ｓｏｉ構造
US10304736B2 (en) Self-aligned contact
TWI222717B (en) Semiconductor integrated circuit apparatus and fabrication method thereof
TW564546B (en) Semiconductor device, semiconductor memory device and the manufacturing method thereof
TWI244201B (en) N-P butting connections on SOI substrates

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees