JP2005294297A - 半導体素子の製造方法 - Google Patents

Abstract

【課題】基板を効率的に利用し、かつ、製造工程を増加させずに、半導体素子層にクラックが発生するのを抑制することが可能な半導体素子の製造方法を提供する。
【解決手段】この半導体素子の製造方法は、ｎ型ＧａＮ基板１上の共振器方向（Ａ方向）に互いに隣接する素子形成領域２５に、リッジ部８の端部８ａが劈開線２５ａ上に配置されるように、かつ、リッジ部８が共振器方向（Ａ方向）に連続しないように、リッジ部８を含む半導体素子層９を形成する工程と、劈開線２５ａに沿って、共振器方向に隣接する半導体素子層９が形成された素子形成領域２５を分割する工程とを備えている。
【選択図】図１４

Description

本発明は、半導体素子の製造方法に関し、特に、基板上に半導体素子層を形成する工程を備えた半導体素子の製造方法に関する。

従来、基板上に半導体素子層を形成した後、半導体素子層が形成された基板を各素子に分割する半導体レーザ素子などの半導体素子の製造方法が知られている。

図６９は、従来の半導体レーザ素子の製造方法を説明するための平面図である。まず、図６９を参照して、従来の半導体レーザ素子の製造方法を説明する。

従来の半導体レーザ素子の製造方法としては、図６９に示すように、まず、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：有機金属気相堆積）法などを用いて、基板２０１上の素子形成領域（劈開線と素子分離線とに囲まれた領域）２１０に、共振器方向（Ａ方向）に延びる能動素子領域（リッジ部）を含む半導体素子層２０２を成長させる。この際、各素子形成領域２１０の半導体素子層２０２がＡ方向に連続するように、半導体素子層２０２を成長させる。次に、劈開線に沿って、Ａ方向に隣接する素子形成領域２１０を分割する。これにより、Ａ方向に連続して形成された半導体素子層２０２が分割される。なお、半導体素子層２０２の劈開線に沿った分割面は、共振器端面として機能させることができる。この後、素子分離線に沿って、共振器方向と直交する方向（Ｂ方向）に隣接する素子形成領域２１０を分割することによって、半導体レーザ素子が形成される。

しかしながら、図６９に示した従来の半導体レーザ素子の製造方法では、素子分割前における半導体素子層２０２の共振器方向（Ａ方向）の長さが大きいため、半導体素子層２０２に歪みが発生しやすくなるという不都合がある。これにより、半導体素子層２０２の歪みに起因して、半導体素子層２０２にクラックが発生するという不都合がある。

そこで、従来では、基板上の素子形成領域に半導体素子層を成長させる際に、各素子形成領域の半導体素子層が共振器方向に連続しないように、半導体素子層を成長させる半導体レーザ素子の製造方法が提案されている（たとえば、特許文献１参照）。

図７０は、上記特許文献１において提案された従来の半導体レーザ素子の製造方法を説明するための平面図である。図７０を参照して、従来の提案された半導体レーザ素子の製造方法では、まず、半導体層が成長しにくい基板３０１上の所定領域に、半導体層が成長しやすいバッファ層を形成することによって、基板３０１に半導体層が成長しやすい領域３２０ａと半導体層が成長しにくい領域３２０ｂとを設ける。この際、半導体層が成長しにくい領域３２０ｂを、少なくとも共振器方向（Ａ方向）に隣接する素子形成領域３１０間に配置する。これにより、基板３０１上に半導体素子層を成長させる際に、各素子形成領域３１０の半導体素子層がＡ方向に連続しないように成長するので、半導体素子層の歪みが緩和される。これにより、半導体素子層にクラックが発生するのを抑制することが可能となる。
特開２００３−５１６１２号公報

しかしながら、図７０に示した従来の提案された半導体レーザ素子の製造方法では、共振器方向（Ａ方向）に隣接する素子形成領域３１０間に半導体層が成長しにくい領域３２０ｂが配置されているため、隣接する素子形成領域３１０を劈開して共振器端面を形成する際に、劈開を２回行う必要がある。このため、１回の劈開で共振器方向（Ａ方向）に隣接する素子形成領域２１０に共振器端面を形成することが可能な図６９に示した従来の構造に比べて、製造工程（劈開工程）が増加するという問題点がある。また、図７０に示した基板３０１を用いる場合には、Ａ方向に隣接する素子形成領域３１０間に位置する半導体層が成長しにくい領域３２０ｂが無駄になるので、基板３０１を効率的に利用するのが困難になるという不都合もある。このように、図７０に示した従来の提案された半導体レーザ素子の製造方法では、半導体素子層にクラックが発生するのを抑制できたとしても、製造工程が増加するとともに、基板を効率的に利用するのが困難になるという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、基板を効率的に利用し、かつ、製造工程を増加させずに、半導体素子層にクラックが発生するのを抑制することが可能な半導体素子の製造方法を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、この発明の一の局面による半導体素子の製造方法は、基板上の第１素子形成領域に、第１の方向に延びる第１能動素子領域の端部が第１の方向と交差する第２の方向に延びる第１分割線上に配置されるように、第１能動素子領域を含む第１半導体素子層を形成するとともに、基板上の第１分割線に沿って第１素子形成領域に接する第２素子形成領域に、第１の方向に延びる第２能動素子領域の端部が第１分割線上に配置されるように、かつ、第１能動素子領域と第２能動素子領域とが第１の方向に連続しないように、第２能動素子領域を含む第２半導体素子層を形成する工程と、第１分割線に沿って、第１半導体素子層および第２半導体素子層が形成された基板を分割する工程とを備えている。なお、本発明の能動素子領域は、たとえば、半導体レーザ素子のリッジ部を意味する。

上記一の局面による半導体素子の製造方法では、上記のように、基板上の第１素子形成領域に、第１の方向に延びる第１能動素子領域を含む第１半導体素子層を形成するとともに、基板上の第１分割線に沿って第１素子形成領域に接する第２素子形成領域に、第１能動素子領域と第２能動素子領域とが第１の方向に連続しないように、第２能動素子領域を含む第２半導体素子層を形成することによって、基板上の第１素子形成領域および第２素子形成領域に第１の方向に連続するように延びる能動素子領域を形成する場合に比べて、素子分割前における能動素子領域の第１の方向の長さを小さくすることができる。これにより、第１素子形成領域および第２素子形成領域にそれぞれ形成される第１能動素子領域および第２能動素子領域の歪みが緩和されるので、第１能動素子領域および第２能動素子領域にクラックが発生するのを抑制することができる。この場合、第１の方向に延びる第１能動素子領域の端部および第１の方向に延びる第２能動素子領域の端部が、共に第１分割線上に配置されるように、第１能動素子領域を含む第１半導体素子層および第２能動素子領域を含む第２半導体素子層を形成することによって、第１分割線に沿って、第１半導体素子層および第２半導体素子層が形成された基板を分割すれば、分割面を共振器端面として用いる場合、１回の分割（劈開）で、第１能動素子領域および第２能動素子領域のそれぞれの一方の端部に共振器端面を形成することができる。これにより、第１能動素子領域と第２能動素子領域とが第１の方向に連続しないように第１半導体素子層および第２半導体素子層を形成したとしても、製造工程が増加することがない。また、第１素子形成領域と第２素子形成領域とを第１分割線に沿って第１の方向に互いに接するように構成することにより、第１素子形成領域と第２素子形成領域との間に無駄な領域が存在しないので、基板を効率的に利用することができる。

上記一の局面による半導体素子の製造方法において、好ましくは、第１半導体素子層および第２半導体素子層を形成する工程は、第１半導体素子層に対して第２の方向にずれるように、第２半導体素子層を形成する工程を含む。このように構成すれば、容易に、第１の方向に延びる第１能動素子領域および第２能動素子領域が第１の方向に連続しないように、第１半導体素子層と第２半導体素子層とを形成することができる。

上記一の局面による半導体素子の製造方法において、好ましくは、第１半導体素子層および第２半導体素子層を形成する工程に先立って、基板上に、第１半導体素子層および第２半導体素子層を形成する領域に開口部を有する選択成長マスクを形成する工程をさらに備える。このように構成すれば、選択成長マスク上には半導体素子層が形成されないので、容易に、第１能動素子領域と第２能動素子領域とが第１の方向に連続しないように、第１半導体素子層と第２半導体素子層とを基板上に形成することができる。

上記一の局面による半導体素子の製造方法において、好ましくは、基板上の第１の方向に延びる第２分割線に沿って第１素子形成領域に接する第３素子形成領域に、第１半導体素子層と第２の方向に連続しないように、第１の方向に延びる第３能動素子領域を含む第３半導体素子層を形成する工程を含む。このように構成すれば、基板上の第１素子形成領域および第３素子形成領域に、第２の方向に連続するように半導体素子層を形成する場合に比べて、素子分割前における半導体素子層の第２の方向の長さを小さくすることができる。これにより、第１素子形成領域および第３素子形成領域にそれぞれ形成される第１能動素子領域および第３能動素子領域の歪みが緩和されるので、第１能動素子領域および第３能動素子領域にクラックが発生するのを抑制することができる。

上記一の局面による半導体素子の製造方法において、好ましくは、基板の第１半導体素子層および第２半導体素子層を形成する領域以外の領域を所定の深さまでエッチングすることにより、基板に段差部を形成する工程をさらに備える。このように構成すれば、基板上に第１半導体素子層および第２半導体素子層を形成する際に、基板の段差部に位置する第１半導体素子層および第２半導体素子層が連続しないかまたは厚みが薄くなるので、段差部に位置する第１半導体素子層および第２半導体素子層に歪みを集中させることができる。これにより、第１半導体素子層および第２半導体素子層の段差部にクラックが発生しやすくなる一方、第１半導体素子層および第２半導体素子層の段差部以外の領域には、クラックが発生しにくくなるので、第１能動素子領域および第２能動素子領域にクラックが発生するのをより抑制することができる。

この場合、好ましくは、第１半導体素子層および第２半導体素子層を形成する工程は、段差部の側面上に、段差部の上部および下部に形成される第１半導体素子層および第２半導体素子層の厚みよりも小さい厚みを有する第１半導体素子層および第２半導体素子層を形成する工程を含む。このように構成すれば、基板上に第1半導体素子層および第２半導体素子層を形成する際に、基板の段差部に位置する厚みの小さい第１半導体素子層および第２半導体素子層に容易に歪みを集中させることができる。

上記一の局面による半導体素子の製造方法において、好ましくは、第１能動素子領域および第２能動素子領域は、半導体レーザ素子のリッジ部を含む。このように構成すれば、半導体レーザ素子において、製造工程が増加するのを抑制しながら、リッジ部にクラックが発生するのを抑制することができる。

なお、上記一の局面による半導体素子の製造方法において、第１半導体素子層および第２半導体素子層を形成する工程は、第１能動素子領域の第１の方向への延長線上に位置する第２素子形成領域上の部分において、第１半導体素子層が形成されていないかまたは第１半導体素子層の厚みが小さくなるように、第１半導体素子層を結晶成長する工程を含んでいてもよい。このように構成すれば、容易に、第１の方向に延びる第１能動素子領域が第１の方向に連続しないように、第１半導体素子層を形成することができる。

また、上記一の局面による半導体素子の製造方法において、第１半導体素子層および第２半導体素子層を形成する工程は、第１半導体素子層および第２半導体素子層が不連続となるように結晶成長する工程を含んでいてもよい。このように構成すれば、容易に、第１の方向に延びる第１能動素子領域が第１の方向に連続しないように、第１半導体素子層を形成することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態による窒化物系半導体レーザ素子の構造を示した平面図である。図２は、図１の１００−１００線に沿った断面図である。図３は、図２に示した第１実施形態による窒化物系半導体レーザ素子の発光層の詳細を示した拡大断面図である。まず、図１〜図３を参照して、第１実施形態による窒化物系半導体レーザ素子の構造について説明する。

第１実施形態による窒化物系半導体レーザ素子では、図２に示すように、約１００μｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のキャリア濃度を有する酸素がドープされたｎ型ＧａＮ基板１上に、開口部２ａを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク２が形成されている。このｎ型ＧａＮ基板１は、ウルツ鉱型構造を有するとともに、（０００１）面の表面を有する。また、ｎ型ＧａＮ基板１の両端部の近傍の選択成長マスク２によって覆われた領域には、転位の集中している領域１ａが形成されている。

また、ｎ型ＧａＮ基板１上の開口部２ａに対応する領域には、約１００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＮからなるｎ型層３が形成されている。ｎ型層３上には、約４００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．０５Ｇａ_０．９５Ｎからなるｎ型クラッド層４が形成されている。

ｎ型クラッド層４上には、発光層５が形成されている。この発光層５は、図３に示すように、ｎ型クラッド層４に近い側から順に、ｎ型キャリアブロック層５ａと、ｎ型光ガイド層５ｂと、多重量子井戸（ＭＱＷ：Ｍｕｌｔｉｐｌｅ Ｑｕａｎｔｕｍ Ｗｅｌｌ）活性層５ｅと、ｐ型光ガイド層５ｆと、ｐ型キャップ層５ｇとから構成されている。ｎ型キャリアブロック層５ａは、約５ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．１Ｇａ_０．９Ｎからなる。ｎ型光ガイド層５ｂは、約１００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型ＧａＮからなる。また、ＭＱＷ活性層５ｅは、約２０ｎｍの厚みを有するアンドープＩｎ_０．０５Ｇａ_０．９５Ｎからなる４層の障壁層５ｃと、約３ｎｍの厚みを有するアンドープＩｎ_０．１５Ｇａ_０．８５Ｎからなる３層の井戸層５ｄとが交互に積層されている。また、ｐ型光ガイド層５ｆは、約１００ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型ＧａＮからなる。ｐ型キャップ層５ｇは、約２０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．１Ｇａ_０．９Ｎからなる。

また、図２に示すように、発光層５上には、平坦部とその平坦部から上方に突出するように形成された凸部とを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型クラッド層６が形成されている。このｐ型クラッド層６の凸部は、約１．５μｍの幅と約３００ｎｍの高さとを有する。また、ｐ型クラッド層６の凸部以外の平坦部は、約１００ｎｍの厚みを有する。ｐ型クラッド層６の凸部上には、約１０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型ＧａＮからなるｐ型コンタクト層７が形成されている。このｐ型コンタクト層７とｐ型クラッド層６の凸部とによって、共振器方向（図１のＡ方向）に延びるストライプ状（細長状）のリッジ部８が構成されている。

ここで、第１実施形態では、ｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７によって、半導体素子層９が構成されている。

リッジ部８を構成するｐ型コンタクト層７上には、下層から上層に向かって、約５ｎｍの厚みを有するＰｔ層と、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とからなるｐ側オーミック電極１０が形成されている。また、ｐ側オーミック電極１０の上面以外の領域を覆うように、約２５０ｎｍの厚みを有するＳｉＮ膜からなる絶縁膜１１が形成されている。絶縁膜１１上の所定領域には、ｐ側オーミック電極１０の上面に接触するように、下層から上層に向かって、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３μｍの厚みを有するＡｕ層とからなるｐ側パッド電極１２が形成されている。このｐ側パッド電極１２は、図１に示すように、平面的に見て、矩形状に突出した端部１２ａを有する。

また、図２に示すように、ｎ型ＧａＮ基板１の裏面上には、ｎ型ＧａＮ基板１の裏面の転位の集中している領域１ａ以外の領域に接触するように、ｎ側電極１３が形成されている。このｎ側電極１３は、ｎ型ＧａＮ基板１の裏面に近い方から順に、約１０ｎｍの厚みを有するＡｌ層と、約２０ｎｍの厚みを有するＰｔ層と、約３００ｎｍの厚みを有するＡｕ層とからなる。

図４〜図１９は、図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図および平面図である。次に、図１〜図１９を参照して、第１実施形態による窒化物系半導体レーザ素子の製造プロセスについて説明する。

まず、図４〜図７を参照して、ｎ型ＧａＮ基板１の形成プロセスについて説明する。具体的には、図４に示すように、ＭＯＣＶＤ法を用いて、基板温度を約６００℃に保持した状態で、サファイア基板２１上に、約２０ｎｍの厚みを有するＡｌＧａＮ層２２を成長させる。その後、基板温度を約１１００℃に変えて、ＡｌＧａＮ層２２上に、約１μｍの厚みを有するＧａＮ層２３を成長させる。この際、ＧａＮ層２３の全領域に、縦方向に伝播された転位が、約５×１０^８ｃｍ^−２以上（たとえば、約５×１０^９ｃｍ^−２）の密度で形成される。

次に、図５に示すように、プラズマＣＶＤ法を用いて、ＧａＮ層２３上に、約１０μｍの間隔を隔てて、約３９０μｍの幅と約２００ｎｍの厚みとを有するＳｉＮまたはＳｉＯ_２からなるマスク層２４を、約４００μｍの周期（中心間距離）で形成する。

次に、図６に示すように、ＨＶＰＥ（Ｈａｌｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：ハライド気相成長）法を用いて、基板温度を約１１００℃に保持した状態で、マスク層２４を選択成長マスクとして、ＧａＮ層２３上に、約１５０μｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のキャリア濃度を有する酸素がドープされたｎ型ＧａＮ基板１を選択横方向成長させる。この際、ｎ型ＧａＮ基板１は、マスク層２４が形成されていないＧａＮ層２３上に選択的に縦方向に成長した後、徐々に横方向に成長する。このため、マスク層２４が形成されていないＧａＮ層２３上に位置するｎ型ＧａＮ基板１には、約５×１０^８ｃｍ^−２以上（たとえば、約５×１０^９ｃｍ^−２）の密度で縦方向に伝播された転位の集中している領域１ａが約１０μｍの幅で形成される。その一方、マスク層２４上に位置するｎ型ＧａＮ基板１には、ｎ型ＧａＮ基板１が横方向に成長することにより転位が横方向へ曲げられるので、縦方向に伝播された転位が形成されにくく、転位密度は、約５×１０^７ｃｍ^−２以下（たとえば、約１×１０^６ｃｍ^−２）である。この後、ｎ型ＧａＮ基板１下に位置するサファイア基板２１、ＡｌＧａＮ層２２、ＧａＮ層２３およびマスク層２４を除去する。このようにして、図７に示すように、約５×１０^１８ｃｍ^−３のキャリア濃度を有する酸素がドープされたｎ型ＧａＮ基板１を形成する。このｎ型ＧａＮ基板１は、ウルツ鉱型構造を有するとともに、（０００１）面の表面を有する。なお、ｎ型ＧａＮ基板１は、本発明の「基板」の一例である。

次に、図８および図９に示すように、プラズマＣＶＤ法を用いて、ｎ型ＧａＮ基板１上に、開口部２ａを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク２を形成する。この際、開口部２ａを、素子形成領域（劈開線２５ａと素子分離線２５ｂとに囲まれた領域）２５の半導体素子層９（図２参照）を成長させる領域に配置する。なお、素子形成領域２５は、本発明の「第１素子形成領域」、「第２素子形成領域」および「第３素子形成領域」の一例である。ここで、各素子形成領域２５の位置関係は、仮に素子形成領域２５ｘを「第１素子形成領域」とすれば、素子形成領域２５ｙが「第２素子形成領域」であり、素子形成領域２５ｚが「第３素子形成領域」である。

ここで、第１実施形態では、共振器方向（Ａ方向）に隣接する素子形成領域２５の各開口部２ａがＡ方向に連続しないように、選択成長マスク２を形成する。具体的には、Ａ方向に隣接する開口部２ａを、一つ置きに共振器方向と直交する方向（Ｂ方向）にずらすことにより互い違いに配置する。また、開口部２ａのＡ方向の端部２ｂが劈開線２５ａを跨いでＡ方向に隣接する素子形成領域２５に達するように、選択成長マスク２を形成する。また、第１実施形態では、Ｂ方向に隣接する素子形成領域２５の各開口部２ａがＢ方向に連続しないように、選択成長マスク２を形成する。また、開口部２ａのＢ方向の幅Ｗ１（図８参照）は、約１０μｍに設定する。なお、隣接する劈開線２５ａ間の距離（共振器の長さ）は、約７００μｍであり、隣接する素子分離線２５ｂ間の距離（素子の幅）は、約４００μｍである。なお、劈開線２５ａおよび素子分離線２５ｂは、それぞれ、本発明の「第１分割線」および「第２分割線」の一例である。

次に、図１０および図１１に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ基板１上の開口部２ａに対応する領域に、ｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７を順次成長させる。

具体的には、基板温度を約１１００℃の成長温度に保持した状態で、Ｈ_２およびＮ_２からなるキャリアガスと、ＮＨ_３およびＴＭＧａからなる原料ガスと、ＳｉＨ_４からなるドーパントガスとを用いて、ｎ型ＧａＮ基板１上の開口部２ａに対応する領域に、約１００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量を有するＳｉがドープされたｎ型ＧａＮからなるｎ型層３を成長させる。この後、原料ガスにＴＭＡｌをさらに加えて、ｎ型層３上に、約４００ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．０５Ｇａ_０．９５Ｎからなるｎ型クラッド層４を成長させる。

続いて、図３に示したように、ｎ型クラッド層４（図１１参照）上に、約５ｎｍの厚みを有するとともに、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型Ａｌ_０．１Ｇａ_０．９Ｎからなるｎ型キャリアブロック層５ａを成長させる。

次に、基板温度を約８００℃の成長温度に保持した状態で、Ｈ_２およびＮ_２からなるキャリアガスと、ＮＨ_３およびＴＭＧａからなる原料ガスと、ＳｉＨ_４からなるドーパントガスとを用いて、ｎ型キャリアブロック層５ａ上に、約５×１０^１８ｃｍ^−３のドーピング量および約５×１０^１８ｃｍ^−３のキャリア濃度を有するＳｉがドープされたｎ型ＧａＮからなるｎ型光ガイド層５ｂを成長させる。

この後、原料ガスにＴＭＩｎをさらに加えるとともに、ドーパントガスを用いないで、ｎ型光ガイド層５ｂ上に、約２０ｎｍの厚みを有するアンドープＩｎ_０．０５Ｇａ_０．９５Ｎからなる４層の障壁層５ｃと、約３ｎｍの厚みを有するアンドープＩｎ_０．１５Ｇａ_０．８５Ｎからなる３層の井戸層５ｄとを交互に成長させることによりＭＱＷ活性層５ｅを形成する。

そして、原料ガスをＮＨ_３およびＴＭＧａに変えるとともに、Ｃｐ_２Ｍｇからなるドーパントガスを用いて、ＭＱＷ活性層５ｅ上に、約１００ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型ＧａＮからなるｐ型光ガイド層５ｆを成長させる。この後、原料ガスにＴＭＡｌをさらに加えて、ｐ型光ガイド層５ｆ上に、約２０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．１Ｇａ_０．９Ｎからなるｐ型キャップ層５ｇを成長させる。これにより、ｎ型キャリアブロック層５ａ、ｎ型光ガイド層５ｂ、ＭＱＷ活性層５ｅ、ｐ型光ガイド層５ｆおよびｐ型キャップ層５ｇからなる発光層５が形成される。

次に、図１１に示すように、基板温度を約１１００℃の成長温度に保持した状態で、Ｈ_２およびＮ_２からなるキャリアガスと、ＮＨ_３、ＴＭＧａおよびＴＭＡｌからなる原料ガスと、Ｃｐ_２Ｍｇからなるドーパントガスとを用いて、発光層５上に、約４００ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型Ａｌ_０．０５Ｇａ_０．９５Ｎからなるｐ型クラッド層６を成長させる。この後、原料ガスをＮＨ_３およびＴＭＧａに変えて、ｐ型クラッド層６上に、約１０ｎｍの厚みを有するとともに、約４×１０^１９ｃｍ^−３のドーピング量および約５×１０^１７ｃｍ^−３のキャリア濃度を有するＭｇがドープされたｐ型ＧａＮからなるｐ型コンタクト層７を成長させる。これにより、ｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７からなる半導体素子層９が形成される。なお、半導体素子層９は、本発明の「第１半導体素子層」、「第２半導体素子層」および「第３半導体素子層」の一例である。ここで、各半導体素子層９の位置関係は、仮に半導体素子層９ｘを「第１半導体素子層」とすれば、半導体素子層９ｙが「第２半導体素子層」であり、半導体素子層９ｚが「第３半導体素子層」である。

この際、第１実施形態では、図１０に示すように、半導体素子層９は、選択成長マスク２上には形成されない。すなわち、半導体素子層９ｘと９ｙとがＡ方向に連続しないように形成される。同時に、半導体素子層９ｘのＡ方向の端部９ａが劈開線２５ａを跨いでＡ方向に隣接する素子形成領域２５ｙに達するように形成されるとともに、半導体素子層９ｘのＡ方向への延長線上に位置する素子形成領域２５ｙに半導体素子層の形成されない部分ができる。また、共振器方向と直交する方向（Ｂ方向）に隣接する素子形成領域２５ｘと２５ｚとに形成される半導体素子層９ｘと９ｚとがＢ方向に連続しないように形成されるとともに、半導体素子層９ｘと９ｚとの間に半導体素子層の形成されない部分ができる。

この後、窒素ガス雰囲気中で、約８００℃の温度条件下でアニール処理する。

次に、図１２に示すように、真空蒸着法を用いて、ｐ型コンタクト層７上に、下層から上層に向かって、約５ｎｍの厚みを有するＰｔ層と、約１００ｎｍの厚みを有するＰｄ層と、約１５０ｎｍの厚みを有するＡｕ層とからなるｐ側オーミック電極１０を形成した後、ｐ側オーミック電極１０上の所定領域に、約２５０ｎｍの厚みを有するとともに、約１．５μｍの幅を有するストライプ状（細長状）のＮｉ層２６を形成する。

次に、図１３に示すように、ドライエッチング技術を用いて、Ｎｉ層２６をマスクとして、ｐ側オーミック電極１０をエッチングした後、ｐ型コンタクト層７およびｐ型クラッド層６の上面から約３００ｎｍの厚み分をエッチングする。これにより、ｐ型コンタクト層７とｐ型クラッド層６の凸部とから構成されるとともに、共振器方向に延びるストライプ状（細長状）のリッジ部８が形成される。なお、リッジ部８は、本発明の「第１能動素子領域」、「第２能動素子領域」および「第３能動素子領域」の一例である。ここで、リッジ部８は、仮にリッジ部８ｘを「第１能動素子領域」とすれば、リッジ部８ｙが「第２能動素子領域」であり、リッジ部８ｚが「第３能動素子領域」である。この後、Ｎｉ層２６を除去することによって、図１４および図１５に示す状態にする。

ここで、第１実施形態では、図１４および図１５に示すように、Ａ方向に隣接する素子形成領域２５の各半導体素子層９のリッジ部８は、Ａ方向に連続しないように形成される。また、各半導体素子層９のリッジ部８の端部８ａは、劈開線２５ａを跨いでＡ方向に隣接する素子形成領域２５に達するように形成される。

次に、図１６に示すように、プラズマＣＶＤ法を用いて、全面を覆うように、約２５０ｎｍの厚みを有するＳｉＮ膜（図示せず）を形成した後、ｐ側オーミック電極１０の上面上に位置するＳｉＮ膜を除去することによって、ＳｉＮ膜からなる絶縁膜１１を形成する。

次に、図１７および図１８に示すように、真空蒸着法を用いて、絶縁膜１１上の所定領域に、ｐ側オーミック電極１０の上面に接触するように、下層から上層に向かって、約１００ｎｍの厚みを有するＴｉ層と、約１００ｎｍの厚みを有するＰｄ層と、約３μｍの厚みを有するＡｕ層とからなるｐ側パッド電極１２を形成する。この際、図１７に示すように、平面的に見て矩形状に突出した端部１２ａを有するように、ｐ側パッド電極１２を形成する。この後、図１８に示すように、ｎ型ＧａＮ基板１の厚みが約１００μｍになるように、ｎ型ＧａＮ基板１の裏面を研磨した後、真空蒸着法を用いて、ｎ型ＧａＮ基板１の裏面上に、ｎ型ＧａＮ基板１の裏面の転位の集中している領域１ａ以外の領域に接触するように、ｎ側電極１３を形成する。なお、ｎ側電極１３を形成する際には、ｎ型ＧａＮ基板１に近い方から順に、約１０ｎｍの厚みを有するＡｌ層と、約２０ｎｍの厚みを有するＰｔ層と、約３００ｎｍの厚みを有するＡｕ層とを形成する。

次に、図１７に示した劈開線２５ａに沿って、共振器方向（Ａ方向）に隣接する素子形成領域２５を分割する。これにより、図１９に示すように、分割された隣接する素子形成領域２５のそれぞれの劈開面に、共振器端面９ｂが形成される。この後、素子分離線２５ｂに沿って素子を分離することによって、図１および図２に示した第１実施形態による窒化物系半導体レーザ素子が形成される。ここで、半導体レーザ素子には、Ａ方向に隣接している素子形成領域２５から劈開線２５ａ（図１０参照）を跨いで形成された半導体素子層９の端部９ａが、リッジ部８に対してＢ方向にずれるように形成されている。

第１実施形態の製造プロセスでは、上記のように、素子分割前の共振器方向（Ａ方向）に隣接する素子形成領域２５に、各々のリッジ部８がＡ方向に連続しないように半導体素子層９を形成することによって、Ａ方向に隣接する素子形成領域２５にＡ方向に連続するリッジ部８を含む半導体素子層９を形成する場合に比べて、素子分割前におけるリッジ部８を含む半導体素子層９のＡ方向の長さを小さくすることができる。これにより、Ａ方向に隣接する素子形成領域２５にそれぞれ形成される半導体素子層９のリッジ部８の歪みが緩和されるので、リッジ部８にクラックが発生するのを抑制することができる。この場合、共振器方向（Ａ方向）に隣接する素子形成領域２５に形成される各半導体素子層９の端部９ａを、共に劈開線２５ａを跨いでＡ方向に隣接する素子形成領域２５に達するように配置することによって、劈開線２５ａに沿ってＡ方向に隣接する素子形成領域２５を劈開すれば、１回の劈開で、Ａ方向に隣接する素子形成領域２５のそれぞれの半導体素子層９に一方の共振器端面を形成することができる。これにより、Ａ方向に隣接する素子形成領域２５に形成される半導体素子層９がＡ方向に連続していなかったとしても、製造工程が増加することがない。また、Ａ方向に隣接する素子形成領域２５を劈開線２５ａに沿って互いに接するように構成することにより、素子形成領域２５間に無駄な領域が存在しないので、ｎ型ＧａＮ基板１を効率的に利用することができる。

また、第１実施形態の製造プロセスでは、素子分割前の共振器方向と直交する方向（Ｂ方向）に隣接する素子形成領域２５に、Ｂ方向に連続しないように半導体素子層９を形成することによって、Ｂ方向に隣接する素子形成領域２５にＢ方向に連続するように半導体素子層９を形成する場合に比べて、素子分割前における半導体素子層９のＢ方向の長さを小さくすることができる。これにより、Ｂ方向に隣接する素子形成領域２５にそれぞれ形成される半導体素子層９の歪みが緩和されるので、これによっても、半導体素子層９のリッジ部８にクラックが発生するのを抑制することができる。

また、第１実施形態の製造プロセスでは、ｎ型ＧａＮ基板１上に、半導体素子層９を成長させる領域に開口部２ａを有する選択成長マスク２を形成するとともに、共振器方向（Ａ方向）に隣接する開口部２ａを、一つ置きに共振器方向と直交する方向（Ｂ方向）にずらすことにより互い違いに配置することによって、選択成長マスク２上には半導体素子層９が形成されないので、容易に、Ａ方向に隣接する素子形成領域２５に形成される半導体素子層９のリッジ部８がＡ方向に連続しないように、半導体素子層９を形成することができる。

（第２実施形態）
図２０は、本発明の第２実施形態による窒化物系半導体レーザ素子の構造を示した平面図であり、図２１は、図２０の６００−６００線に沿った断面図である。次に、図２０および図２１を参照して、第２実施形態による窒化物系半導体レーザ素子の構造について説明する。

第２実施形態による窒化物系半導体レーザ素子では、図２１に示すように、上記第１実施形態と同様のｎ型ＧａＮ基板１上に、開口部３２ａおよび３２ｂを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク３２が形成されている。この選択成長マスク３２によって、ｎ型ＧａＮ基板１の転位の集中している領域１ａが覆われている。

また、ｎ型ＧａＮ基板１上の開口部３２ａおよび３２ｂに対応する領域には、ｎ型層３３、ｎ型クラッド層３４および発光層３５が順次形成されている。発光層３５上には、平坦部とその平坦部から上方に突出するように形成された凸部とを有するｐ型クラッド層３６が形成されているとともに、ｐ型クラッド層３６の凸部上には、ｐ型コンタクト層３７が形成されている。このｐ型コンタクト層３７とｐ型クラッド層３６の凸部とによって、共振器方向（図２０のＡ方向）に延びるストライプ状（細長状）のリッジ部３８が構成されている。なお、ｎ型層３３、ｎ型クラッド層３４、発光層３５、ｐ型クラッド層３６およびｐ型コンタクト層３７は、それぞれ、上記第１実施形態のｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みを有する。

ここで、第２実施形態では、ｎ型層３３、ｎ型クラッド層３４、発光層３５、ｐ型クラッド層３６およびｐ型コンタクト層３７によって、半導体素子層３９が構成されている。

リッジ部３８を構成するｐ型コンタクト層３７上には、上記第１実施形態のｐ側オーミック電極１０と同様の組成および厚みを有するｐ側オーミック電極４０が形成されている。また、ｐ側オーミック電極４０の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜４１が形成されている。絶縁膜４１上の所定領域には、ｐ側オーミック電極４０の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極４２が形成されている。このｐ側パッド電極４２は、図２０に示すように、平面的に見て、矩形状に突出した端部４２ａを有する。

また、図２１に示すように、ｎ型ＧａＮ基板１の裏面上には、ｎ型ＧａＮ基板１の裏面の転位の集中している領域１ａ以外の領域に接触するように、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極４３が形成されている。

図２２〜図３１は、図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図および断面図である。図２０〜図３１を参照して、この第２実施形態の製造プロセスでは、上記第１実施形態と異なり、ｎ型ＧａＮ基板上に形成する選択成長マスクにおいて、半導体素子層を成長させる領域に形成された開口部を囲むように、さらに別の開口部を形成する場合について説明する。

この第２実施形態の製造プロセスでは、まず、図２２および図２３に示すように、プラズマＣＶＤ法を用いて、ｎ型ＧａＮ基板１上に、開口部３２ａおよび３２ｂを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク３２を形成する。この際、開口部３２ａを、素子形成領域（劈開線５５ａと素子分離線５５ｂとに囲まれた領域）５５の半導体素子層３９（図２１参照）を成長させる領域に配置する。なお、素子形成領域５５は、本発明の「第１素子形成領域」、「第２素子形成領域」および「第３素子形成領域」の一例である。

ここで、第２実施形態では、共振器方向（Ａ方向）に隣接する素子形成領域５５の各開口部３２ａがＡ方向に連続しないように、選択成長マスク３２を形成する。具体的には、Ａ方向に隣接する開口部３２ａを、一つ置きに共振器方向と直交する方向（Ｂ方向）にずらすことにより互い違いに配置する。また、開口部３２ａのＡ方向の端部３２ｃが劈開線５５ａを跨いでＡ方向に隣接する素子形成領域５５に達するように、選択成長マスク３２を形成する。また、第２実施形態では、Ｂ方向に隣接する素子形成領域５５の各開口部３２ａがＢ方向に連続しないように、選択成長マスク３２を形成する。また、開口部３２ａのＢ方向の幅Ｗ２（図２２参照）は、約１０μｍに設定する。また、開口部３２ｂを、開口部３２ａから約２μｍの間隔Ｗ３（図２２参照）を隔てて開口部３２ａを囲むように配置する。また、開口部３２ｂのＡ方向およびＢ方向の幅Ｗ４（図２２参照）は、約５μｍに設定する。なお、隣接する劈開線５５ａ間の距離（共振器の長さ）は、約７００μｍであり、隣接する素子分離線５５ｂ間の距離（素子の幅）は、約４００μｍである。なお、劈開線５５ａおよび素子分離線５５ｂは、それぞれ、本発明の「第１分割線」および「第２分割線」の一例である。

次に、図２４および図２５に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ基板１上の開口部３２ａおよび３２ｂに対応する領域に、上記第１実施形態のｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みをそれぞれ有するｎ型層３３、ｎ型クラッド層３４、発光層３５、ｐ型クラッド層３６およびｐ型コンタクト層３７を順次成長させる。これにより、ｎ型層３３、ｎ型クラッド層３４、発光層３５、ｐ型クラッド層３６およびｐ型コンタクト層３７からなる半導体素子層３９が形成される。なお、半導体素子層３９は、本発明の「第１半導体素子層」、「第２半導体素子層」および「第３半導体素子層」の一例である。

この際、第２実施形態では、図２４に示すように、半導体素子層３９は、選択成長マスク３２上には形成されない。すなわち、共振器方向（Ａ方向）に隣接する素子形成領域５５に形成される各半導体素子層３９がＡ方向に連続しないように形成されるとともに、共振器方向と直交する方向（Ｂ方向）に隣接する素子形成領域５５に形成される各半導体素子層３９がＢ方向に連続しないように形成される。また、半導体素子層３９のＡ方向の端部３９ａが劈開線５５ａを跨いでＡ方向に隣接する素子形成領域５５に達するように形成される。

この後、窒素ガス雰囲気中で、約８００℃の温度条件下でアニール処理する。

次に、図２６および図２７に示すように、図１２〜図１５に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極４０を形成した後、共振器方向（Ａ方向）に延びるストライプ状（細長状）のリッジ部３８を形成する。なお、リッジ部３８は、本発明の「第１能動素子領域」、「第２能動素子領域」および「第３能動素子領域」の一例である。

ここで、第２実施形態では、Ａ方向に隣接する素子形成領域５５の各半導体素子層３９のリッジ部３８は、Ａ方向に連続しないように形成される。また、各半導体素子層３９のリッジ部３８の端部３８ａは、劈開線５５ａを跨いでＡ方向に隣接する素子形成領域５５に達するように形成される。

次に、図２８に示すように、図１６に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極４０の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜４１を形成する。

次に、図２９および図３０に示すように、真空蒸着法を用いて、絶縁膜４１上の所定領域に、ｐ側オーミック電極４０の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極４２を形成する。この際、図２９に示すように、平面的に見て矩形状に突出した端部４２ａを有するように、ｐ側パッド電極４２を形成する。この後、図３０に示すように、真空蒸着法を用いて、ｎ型ＧａＮ基板１の裏面上に、ｎ型ＧａＮ基板１の裏面の転位の集中している領域１ａ以外の領域に接触するように、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極４３を形成する。

次に、図２９に示した劈開線５５ａに沿って、共振器方向（Ａ方向）に隣接する素子形成領域５５を分割する。これにより、図３１に示すように、分割された隣接する素子形成領域５５のそれぞれの劈開面に、共振器端面３９ｂが形成される。この後、素子分離線５５ｂに沿って素子を分離することによって、図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子が形成される。

第２実施形態の製造プロセスでは、上記のように、素子分割前の共振器方向（Ａ方向）に隣接する素子形成領域５５に、各々のリッジ部３８がＡ方向に連続しないように半導体素子層３９を形成することによって、上記第１実施形態と同様、素子分割前におけるリッジ部３８を含む半導体素子層３９のＡ方向の長さが小さくなることにより半導体素子層３９のリッジ部３８の歪みが緩和されるので、リッジ部３８にクラックが発生するのを抑制することができる。また、共振器方向（Ａ方向）に隣接する素子形成領域５５に形成される各半導体素子層３９の端部３９ａを、共に劈開線５５ａを跨いでＡ方向に隣接する素子形成領域５５に達するように配置することによって、上記第１実施形態と同様、１回の劈開で、Ａ方向に隣接する素子形成領域５５のそれぞれの半導体素子層３９に一方の共振器端面を形成することができるので、製造工程が増加することがない。

また、第２実施形態の製造プロセスでは、選択成長マスク３２を形成する際に、リッジ部３８を含む半導体素子層３９を成長させる領域に配置する開口部３２ａを囲むように、さらに別の開口部３２ｂを設けることによって、半導体素子層３９に隣接する選択成長マスク３２の表面積が小さくなるので、半導体素子層３９を成長させる際に、半導体素子層３９に隣接する選択成長マスク３２の表面全体に達する原料ガスの総量が少なくなる。これにより、半導体素子層３９に隣接する選択成長マスク３２の表面から成長中の半導体素子層３９の表面へ表面拡散する原料ガスやその分解物の量が少なくなる。これにより、選択成長マスク３２の近傍に位置する成長中の半導体素子層３９の表面に供給される原料ガスやその分解物の量の増加を低減できるので、選択成長マスク３２の近傍に位置する半導体素子層３９の厚みが大きくなるのを抑制することができる。その結果、半導体素子層３９の厚みが、選択成長マスク３２の近傍の位置と選択成長マスク３２から遠い位置とで不均一になるのを抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

（第３実施形態）
図３２は，本発明の第３実施形態による窒化物系半導体レーザ素子の構造を示した平面図であり、図３３は、図３２の１１００−１１００線に沿った断面図である。次に、図３２および図３３を参照して、第３実施形態による窒化物系半導体レーザ素子の構造について説明する。

第３実施形態による窒化物系半導体レーザ素子では、図３３に示すように、上記第１実施形態と同様のｎ型ＧａＮ基板１上に、開口部６２ａを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク６２が形成されている。

また、ｎ型ＧａＮ基板１上の開口部６２ａに対応する領域には、ｎ型層６３、ｎ型クラッド層６４および発光層６５が順次形成されている。発光層６５上には、平坦部とその平坦部から上方に突出するように形成された凸部とを有するｐ型クラッド層６６が形成されているとともに、ｐ型クラッド層６６の凸部上には、ｐ型コンタクト層６７が形成されている。このｐ型コンタクト層６７とｐ型クラッド層６６の凸部とによって、共振器方向（図３２のＡ方向）に延びるストライプ状（細長状）のリッジ部６８が構成されている。なお、ｎ型層６３、ｎ型クラッド層６４、発光層６５、ｐ型クラッド層６６およびｐ型コンタクト層６７は、それぞれ、上記第１実施形態のｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みを有する。

ここで、第３実施形態では、ｎ型層６３、ｎ型クラッド層６４、発光層６５、ｐ型クラッド層６６およびｐ型コンタクト層６７によって、半導体素子層６９が構成されている。

リッジ部６８を構成するｐ型コンタクト層６７上には、上記第１実施形態のｐ側オーミック電極１０と同様の組成および厚みを有するｐ側オーミック電極７０が形成されている。また、ｐ側オーミック電極７０の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜７１が形成されている。絶縁膜７１上の所定領域には、ｐ側オーミック電極７０の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極７２が形成されている。このｐ側パッド電極７２は、図３２に示すように、平面的に見て、矩形状に突出した端部７２ａを有する。

また、図３３に示すように、ｎ型ＧａＮ基板１の裏面上には、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極７３が形成されている。

図３４〜図４３は、図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図および断面図である。図３２〜図４３を参照して、この第３実施形態による製造プロセスでは、上記第１および第２実施形態と異なり、ｎ型ＧａＮ基板上に形成する選択成長マスクにおいて、共振器方向（Ａ方向）に隣接する素子形成領域に形成された各開口部が、共振器方向と直交する方向（Ｂ方向）にずらされた状態で、かつ、連続するように配置される場合について説明する。

この第３実施形態の製造プロセスでは、まず、図３４および図３５に示すように、プラズマＣＶＤ法を用いて、ｎ型ＧａＮ基板１上に、開口部６２ａを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク６２を形成する。この際、開口部６２ａを、素子形成領域（劈開線８５ａと素子分離線８５ｂとに囲まれた領域）８５の半導体素子層６９（図３３参照）を成長させる領域に配置する。また、開口部６２ａが、リッジ部形成領域６２ｂとリッジ部不形成領域６２ｃとを含むように、選択成長マスク６２を形成する。なお、素子形成領域８５は、本発明の「第１素子形成領域」、「第２素子形成領域」および「第３素子形成領域」の一例である。

ここで、第３実施形態では、共振器方向（Ａ方向）に隣接する素子形成領域８５の開口部６２ａの各リッジ部形成領域６２ｂがＡ方向に連続しないように、選択成長マスク６２を形成する。具体的には、Ａ方向に隣接する開口部６２ａのリッジ部形成領域６２ｂを、共振器方向と直交する方向（Ｂ方向）にずらすように配置する。また、開口部６２ａのリッジ部形成領域６２ｂのＡ方向の端部６２ｄが劈開線８５ａを跨いでＡ方向に隣接する素子形成領域８５に達するように、選択成長マスク６２を形成する。また、Ａ方向に隣接する素子形成領域８５にそれぞれ配置された開口部６２ａのリッジ部形成領域６２ｂが、劈開線８５ａ上においてＡ方向の小さい開口幅を有するリッジ部不形成領域６２ｃにより接続されるように、選択成長マスク６２を形成する。なお、この開口部６２ａのリッジ部不形成領域６２ｃのＢ方向の幅Ｗ５（図３４参照）は、約５μｍに設定する。また、第３実施形態では、Ｂ方向に隣接する素子形成領域８５の開口部６２ａの各リッジ部形成領域６２ｂがＢ方向に連続しないように、選択成長マスク６２を形成する。また、開口部６２ａのリッジ部形成領域６２ｂのＢ方向の幅Ｗ６（図３４参照）は、約１００μｍに設定する。なお、隣接する劈開線８５ａ間の距離（共振器の長さ）は、約６００μｍであり、隣接する素子分離線８５ｂ間の距離（素子の幅）は、約４００μｍである。なお、劈開線８５ａおよび素子分離線８５ｂは、それぞれ、本発明の「第１分割線」および「第２分割線」の一例である。

次に、図３６および図３７に示すように、ＭＯＣＶＤ法を用いて、ｎ型ＧａＮ基板１上の開口部６２ａに対応する領域に、上記第１実施形態のｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みをそれぞれ有するｎ型層６３、ｎ型クラッド層６４、発光層６５、ｐ型クラッド層６６およびｐ型コンタクト層６７を順次成長させる。これにより、ｎ型層６３、ｎ型クラッド層６４、発光層６５、ｐ型クラッド層６６およびｐ型コンタクト層６７からなる半導体素子層６９が形成される。なお、半導体素子層６９は、本発明の「第１半導体素子層」、「第２半導体素子層」および「第３半導体素子層」の一例である。

この際、第３実施形態では、図３６に示すように、半導体素子層６９は、選択成長マスク６２上には形成されない。すなわち、この第３実施形態では、選択成長マスク６２の開口部６２ａのリッジ部形成領域６２ｂおよびリッジ部不形成領域６２ｃに、半導体素子層６９が形成される。この場合、リッジ部不形成領域６２ｃに形成された半導体素子層６９により、共振器方向（Ａ方向）に隣接する素子形成領域８５に形成された各半導体素子層６９が接続されている。ただし、この第３実施形態では、半導体素子層６９は、共振器方向（Ａ方向）に隣接する素子形成領域８５の各リッジ部６８（図３３参照）となる領域がＡ方向に連続しないように形成される。また、共振器方向と直交する方向（Ｂ方向）に隣接する素子形成領域８５に形成される半導体素子層６９がＢ方向に連続しないように形成される。また、半導体素子層６９のリッジ部６８となる領域のＡ方向の端部６９ａが、劈開線８５ａを跨いでＡ方向に隣接する素子形成領域８５に達するように形成される。

この後、窒素ガス雰囲気中で、約８００℃の温度条件下でアニール処理する。

次に、図３８および図３９に示すように、図１２〜図１５に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極７０を形成した後、共振器方向（Ａ方向）に延びるストライプ状（細長状）のリッジ部６８を形成する。なお、リッジ部６８は、本発明の「第１能動素子領域」、「第２能動素子領域」および「第３能動素子領域」の一例である。

ここで、第３実施形態では、Ａ方向に隣接する素子形成領域８５の各半導体素子層６９のリッジ部６８は、Ａ方向に連続しないように形成される。すなわち、この第３実施形態では、リッジ部不形成領域６２ｃにはリッジ部６８は形成されないので、Ａ方向に隣接する素子形成領域８５の各半導体素子層６９のリッジ部６８同士が連続することはない。また、各半導体素子層６９のリッジ部６８の端部６８ａは、劈開線８５ａを跨いでＡ方向に隣接する素子形成領域８５に達するように形成される。

次に、図４０に示すように、図１６に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極７０の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜７１を形成する。

次に、図４１および図４２に示すように、真空蒸着法を用いて、絶縁膜７１上の所定領域に、ｐ側オーミック電極７０の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極７２を形成する。この際、図４１に示すように、平面的に見て矩形状に突出した端部７２ａを有するように、ｐ側パッド電極７２を形成する。この後、図４２に示すように、真空蒸着法を用いて、ｎ型ＧａＮ基板１の裏面上に、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極７３を形成する。

次に、図４１に示した劈開線８５ａに沿って、共振器方向（Ａ方向）に隣接する素子形成領域８５を分割する。これにより、図４３に示すように、分割された隣接する素子形成領域８５のそれぞれの劈開面に、共振器端面６９ｂが形成される。この後、素子分離線８５ｂに沿って素子を分離することによって、図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子が形成される。

第３実施形態の製造プロセスでは、上記のように、リッジ部形成領域６２ｂとリッジ部不形成領域６２ｃとを含む開口部６２ａを有する選択成長マスク６２を素子形成領域８５に形成するとともに、共振器方向（Ａ方向）に隣接する素子形成領域８５の開口部６２ａの各リッジ部形成領域６２ｂがＡ方向に連続しないように、選択成長マスク６２の開口部６２ａを形成することによって、Ａ方向に隣接する素子形成領域８５の各リッジ部形成領域６２ｂに、各々のリッジ部６８がＡ方向に連続しないように半導体素子層６９を形成することができる。これにより、上記第１実施形態と同様、素子分割前における半導体素子層６９のリッジ部６８のＡ方向の長さが小さくなることにより半導体素子層６９のリッジ部６８の歪みが緩和されるので、リッジ部６８にクラックが発生するのを抑制することができる。また、開口部６２ａのリッジ部形成領域６２ｂのＡ方向の端部６２ｄを、劈開線８５ａを跨いでＡ方向に隣接する素子形成領域８５に達するように配置することによって、Ａ方向に隣接する素子形成領域８５に形成される各半導体素子層６９の端部６９ａが、共に劈開線８５ａを跨いでＡ方向に隣接する素子形成領域８５に達するように配置される。これにより、上記第１実施形態と同様、１回の劈開で、Ａ方向に隣接する素子形成領域８５のそれぞれの半導体素子層６９に一方の共振器端面を形成することができるので、製造工程が増加することがない。

なお、第３実施形態のその他の効果は、上記第１実施形態と同様である。

（第４実施形態）
図４４は、本発明の第４実施形態による窒化物系半導体レーザ素子の構造を示した平面図であり、図４５は、図４４の１６００−１６００線に沿った断面図である。次に、図４４および図４５を参照して、第４実施形態による窒化物系半導体レーザ素子の構造について説明する。

第４実施形態による窒化物系半導体レーザ素子では、図４５に示すように、所定の角度傾斜した段差部９１ｂを有するｎ型ＧａＮ基板９１上に、ｎ型層９３、ｎ型クラッド層９４および発光層９５が順次形成されている。発光層９５上には、平坦部とその平坦部から上方に突出するように形成された凸部とを有するｐ型クラッド層９６が形成されているとともに、ｐ型クラッド層９６の凸部上には、ｐ型コンタクト層９７が形成されている。このｐ型コンタクト層９７とｐ型クラッド層９６の凸部とによって、共振器方向（図４４参照）に延びるストライプ状（細長状）のリッジ部９８が構成されている。なお、ｎ型層９３、ｎ型クラッド層９４、発光層９５、ｐ型クラッド層９６およびｐ型コンタクト層９７は、それぞれ、上記第１実施形態のｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みを有する。なお、ｎ型ＧａＮ基板９１の段差部９１ｂの側面上に位置する半導体素子層９９は、段差部９１ｂの上部９１ｃおよび下部９１ｄ上に位置する半導体素子層９９の厚みよりも小さい厚みを有する。また、ｎ型ＧａＮ基板９１の段差部９１ｂの下部９１ｄと、段差部９１ｂの下部９１ｄ上に位置する半導体素子層９９とには、転位の集中している領域９１ａが形成されている。

ここで、第４実施形態では、ｎ型層９３、ｎ型クラッド層９４、発光層９５、ｐ型クラッド層９６およびｐ型コンタクト層９７によって、半導体素子層９９が構成されている。

リッジ部９８を構成するｐ型コンタクト層９７上には、上記第１実施形態のｐ側オーミック電極１０と同様の組成および厚みを有するｐ側オーミック電極１００が形成されている。また、ｐ側オーミック電極１００の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜１０１が形成されている。絶縁膜１０１上には、ｐ側オーミック電極１００の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極１０２が形成されている。このｐ側パッド電極１０２は、図４４に示すように、平面的に見て、矩形状に突出した端部１０２ａを有する。

また、図４５に示すように、ｎ型ＧａＮ基板９１の裏面上には、ｎ型ＧａＮ基板９１の裏面の転位の集中している領域９１ａ以外の領域に接触するように、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極１０３が形成されている。

図４６〜図５５は、図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図および断面図である。図４４〜図５５を参照して、この第４実施形態による製造プロセスでは、上記第１〜第３実施形態と異なり、ｎ型ＧａＮ基板に段差部を設けるとともに、その段差部の上部上に、リッジ部を含む半導体素子層を形成する場合について説明する。

この第４実施形態の製造プロセスでは、まず、図４６および図４７に示すように、エッチング技術を用いて、ｎ型ＧａＮ基板９１の所定領域を約２μｍの深さまでエッチングする。これにより、ｎ型ＧａＮ基板９１に、所定の角度傾斜した段差部９１ｂを形成する。なお、図４６では、太い斜線部分がエッチングされた領域である。この際、段差部９１ｂの上部９１ｃを、各素子形成領域（劈開線１１５ａと素子分離線１１５ｂとに囲まれた領域）１１５の半導体素子層９９（図４５参照）を成長させる領域に配置する。なお、ｎ型ＧａＮ基板９１は、本発明の「基板」の一例であり、素子形成領域１１５は、本発明の「第１素子形成領域」、「第２素子形成領域」および「第３素子形成領域」の一例である。

ここで、第４実施形態では、共振器方向（Ａ方向）に隣接する素子形成領域１１５の段差部９１ｂの上部９１ｃを、一つ置きに共振器方向と直交する方向（Ｂ方向）にずらすことにより互い違いに配置する。また、段差部９１ｂの上部９１ｃのＡ方向の端部９１ｅが劈開線１１５ａを跨いでＡ方向に隣接する素子形成領域１１５に達するように、ｎ型ＧａＮ基板９１をエッチングする。また、Ａ方向に隣接する素子形成領域１１５にそれぞれ配置された段差部９１ｂの上部９１ｃが、劈開線１１５ａ上において接続されるように、ｎ型ＧａＮ基板９１をエッチングする。なお、この段差部９１ｂの上部９１ｃが接続されている領域のＢ方向の幅Ｗ７（図４６参照）は、約６μｍに設定する。また、第４実施形態では、Ｂ方向に隣接する素子形成領域１１５の段差部９１ｂの各上部９１ｃがＢ方向に連続しないように、ｎ型ＧａＮ基板９１をエッチングする。また、段差部９１ｂの上部９１ｃのＢ方向の幅Ｗ８（図４６参照）は、約２７μｍに設定する。なお、隣接する劈開線１１５ａ間の距離（共振器の長さ）は、約８００μｍであり、隣接する素子分離線１１５ｂ間の距離（素子の幅）は、約４００μｍである。なお、劈開線１１５ａおよび素子分離線１１５ｂは、それぞれ、本発明の「第１分割線」および「第２分割線」の一例である。

次に、図４８および図４９に示すように、ＭＯＣＶＤ法を用いて、段差部９１ｂを有するｎ型ＧａＮ基板９１上に、上記第１実施形態のｎ型層３、ｎ型クラッド層４、発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みをそれぞれ有するｎ型層９３、ｎ型クラッド層９４、発光層９５、ｐ型クラッド層９６およびｐ型コンタクト層９７を順次成長させる。これにより、ｎ型層９３、ｎ型クラッド層９４、発光層９５、ｐ型クラッド層９６およびｐ型コンタクト層９７からなる半導体素子層９９が形成される。なお、半導体素子層９９は、本発明の「第１半導体素子層」、「第２半導体素子層」および「第３半導体素子層」の一例である。

この際、第４実施形態では、図４９に示すように、ｎ型ＧａＮ基板９１の段差部９１ｂに位置する半導体素子層９９は、段差部９１ｂの上部９１ｃおよび下部９１ｄの上面上に位置する半導体素子層９９の厚みよりも小さい厚みを有するように形成される。そして、この第４実施形態では、段差部９１ｂの上部９１ｃおよび下部９１ｄに位置する半導体素子層９９が、段差部９１ｂに位置する半導体素子層９９により接続されている。また、図４８に示すように、段差部９１ｂの上部９１ｃに位置する半導体素子層９９のリッジ部９８となる領域のＡ方向の端部９９ａが、劈開線１１５ａを跨いでＡ方向に隣接する素子形成領域１１５に達するように形成される。

この後、窒素ガス雰囲気中で、約８００℃の温度条件下でアニール処理する。

次に、図５０および図５１に示すように、図１２〜図１５に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極１００を形成した後、共振器方向（Ａ方向）に延びるストライプ状（細長状）のリッジ部９８を形成する。なお、リッジ部９８は、本発明の「第１能動素子領域」、「第２能動素子領域」および「第３能動素子領域」の一例である。

この際、第４実施形態では、図５０に示すように、段差部９１ｂの上部９１ｃに位置する半導体素子層９９にのみリッジ部９８を形成するとともに、そのリッジ部９８がＡ方向に隣接する段差部９１ｂの上部９１ｃの各半導体素子層９９が互いに接続している領域に配置されないようにする。これにより、Ａ方向に隣接する素子形成領域１１５の各半導体素子層９９のリッジ部９８は、Ａ方向に連続しないように形成される。また、各半導体素子層９９のリッジ部９８の端部９８ａは、劈開線１１５ａを跨いでＡ方向に隣接する素子形成領域１１５に達するように形成される。

次に、図５２に示すように、図１６に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極１００の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜１０１を形成する。

次に、図５３および図５４に示すように、真空蒸着法を用いて、絶縁膜１０１上に、ｐ側オーミック電極１００の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極１０２を形成する。この際、図５３に示すように、ｐ側パッド電極１０２の一部が共振器方向と直交する方向（Ｂ方向）に、平面的に見て矩形状に突出するように形成する。この後、図５４に示すように、真空蒸着法を用いて、ｎ型ＧａＮ基板９１の裏面上に、ｎ型ＧａＮ基板９１の裏面の転位の集中している領域９１ａ以外の領域に接触するように、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極１０３を形成する。

次に、図５３に示した劈開線１１５ａに沿って、共振器方向（Ａ方向）に隣接する素子形成領域１１５を分割する。これにより、図５５に示すように、分割された隣接する素子形成領域１１５のそれぞれの劈開面に、共振器端面９９ｂが形成される。この後、素子分離線１１５ｂに沿って素子を分離することによって、図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子が形成される。

第４実施形態の製造プロセスでは、上記のように、共振器方向（Ａ方向）に隣接するｎ型ＧａＮ基板９１の段差部９１ｂの上部９１ｃを共振器方向と直交する方向（Ｂ方向）にずらすことにより互い違いに配置することによって、ｎ型ＧａＮ基板９１上に半導体素子層９９を形成すれば、Ａ方向に隣接する素子形成領域１１５の段差部９１ｂの上部９１ｃ上に位置する各半導体素子層９９は、互い違いに配置される。この場合、段差部９１ｂの上部９１ｃに位置する半導体素子層９９にのみリッジ部９８を形成するとともに、そのリッジ部９８がＡ方向に隣接する段差部９１ｂの上部９１ｃの各半導体素子層９９が互いに接続している領域に配置されないようにすることによって、Ａ方向に隣接する素子形成領域１１５の各リッジ部９８をＡ方向に連続しないように形成することができる。これにより、上記第１実施形態と同様、素子分割前におけるリッジ部９８を含む半導体素子層９９のＡ方向の長さが小さくなることにより半導体素子層９９のリッジ部９８の歪みが緩和されるので、リッジ部９８にクラックが発生するのを抑制することができる。また、段差部９１ｂの上部９１ｃのＡ方向の端部９１ｅを、劈開線１１５ａを跨いでＡ方向に隣接する素子形成領域１１５に達するように配置することによって、Ａ方向に隣接する素子形成領域１１５に形成される各半導体素子層９９の端部９９ａが、共に劈開線１１５ａを跨いでＡ方向に隣接する素子形成領域１１５に達するように配置される。これにより、上記第１実施形態と同様、１回の劈開で、Ａ方向に隣接する素子形成領域１１５のそれぞれの半導体素子層９９に一方の共振器端面を形成することができるので、製造工程が増加することがない。

また、第４実施形態では、段差部９１ｂを有するｎ型ＧａＮ基板９１上に半導体素子層９９を形成することによって、半導体素子層９９を形成する際に、段差部９１ｂに位置する半導体素子層９９の厚みが薄くなるので、段差部９１ｂに位置する半導体素子層９９に歪みを集中させることができる。これにより、半導体素子層９９の段差部９１ｂに位置する半導体素子層９９にクラックが発生しやすくなる一方、半導体素子層９９の段差部９１ｂ以外の領域には、クラックが発生しにくくなるので、段差部９１ｂの上部９１ｃ上に位置するリッジ部９８にクラックが発生するのをより抑制することができる。

（第５実施形態）
図５６は、本発明の第５実施形態による窒化物系半導体レーザ素子の構造を示した平面図であり、図５７は、図５６の２１００−２１００線に沿った断面図である。次に、図５６および図５７を参照して、第５実施形態による窒化物系半導体レーザ素子の構造について説明する。

第５実施形態による窒化物系半導体レーザ素子では、図５７に示すように、サファイア基板１２１上に、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク１２２が所定の間隔を隔てて形成されている。選択成長マスク１２２間に露出されたサファイア基板１２１の上面上には、約２０ｎｍの厚みを有するアンドープのＡｌＧａＮからなる低温バッファ層１２３が形成されている。選択成長マスク１２２および低温バッファ層１２３上には、約２μｍの厚みを有するアンドープのＧａＮからなるバッファ層１２４が形成されている。バッファ層１２４上には、上記第１実施形態のｎ型層３と同様の組成および厚みを有するｎ型層１２５が形成されている。ｎ型層１２５上には、開口部１２６ａ、１２６ｂおよび１２６ｄを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク１２６が形成されている。

また、ｎ型層１２５上の開口部１２６ａおよび１２６ｂに対応する領域には、ｎ型コンタクト層１２７および発光層１２８が順次形成されている。発光層１２８上には、平坦部とその平坦部から上方に突出するように形成された凸部とを有するｐ型クラッド層１２９が形成されているとともに、ｐ型クラッド層１２９の凸部上には、ｐ型コンタクト層１３０が形成されている。このｐ型コンタクト層１３０とｐ型クラッド層１２９の凸部とによって、共振器方向（図５６のＡ方向）に延びるストライプ状（細長状）のリッジ部１３１が構成されている。なお、ｎ型コンタクト層１２７は、約２μｍの厚みを有するＳｉがドープされたｎ型ＧａＮからなる。また、発光層１２８、ｐ型クラッド層１２９およびｐ型コンタクト層１３０は、それぞれ、上記第１実施形態の発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みを有する。

ここで、第５実施形態では、ｎ型コンタクト層１２７、発光層１２８、ｐ型クラッド層１２９およびｐ型コンタクト層１３０によって、半導体素子層１３２が構成されている。

リッジ部１３１を構成するｐ型コンタクト層１３０上には、上記第１実施形態のｐ側オーミック電極１０と同様の組成および厚みを有するｐ側オーミック電極１３３が形成されている。また、ｐ側オーミック電極１３３の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜１３４が形成されている。この絶縁膜１３４の選択成長マスク１２６の開口部１２６ｄに対応する領域には、開口部１３４ａが形成されている。絶縁膜１３４上の所定領域には、ｐ側オーミック電極１３３の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極１３５が形成されている。このｐ側パッド電極１３５は、図５６に示すように、矩形状に突出した端部１３５ａを有する。

また、図５７に示すように、絶縁膜１３４上の開口部１３４ａに対応する領域には、開口部１３４ａおよび１２６ｄを介してｎ型層１２５に接触するように、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極１３６が形成されている。このｎ側電極１３６は、図５６に示すように、平面的に見て、四角形状に形成されている。

図５８〜図６８は、図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図および平面図である。図５６〜図６８を参照して、この第５実施形態の製造プロセスでは、上記第１〜第４実施形態と異なり、ｎ型ＧａＮ基板に代えてサファイア基板を用いる場合について説明する。

まず、図５８に示すように、プラズマＣＶＤ法を用いて、サファイア基板１２１上に、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク１２２を所定の間隔を隔てて形成する。この後、ＭＯＣＶＤ法を用いて、選択成長マスク１２２間に露出されたサファイア基板１２１の上面上に、約２０ｎｍの厚みを有するアンドープのＡｌＧａＮからなる低温バッファ層１２３を成長させる。

続いて、選択成長マスク１２２および低温バッファ層１２３上に、約２μｍの厚みを有するアンドープのＧａＮからなるバッファ層１２４を選択横方向成長させる。この際、バッファ層１２４は、低温バッファ層１２３上に選択的に縦方向に成長した後、徐々に横方向に成長することにより表面が平坦となる。このため、バッファ層１２４に形成される転位が横方向に曲げられるので、縦方向に伝播された転位が形成されにくくなる。これにより、バッファ層１２４の転位密度を低減することができる。この後、バッファ層１２４上に、上記第１実施形態のｎ型層３と同様の組成および厚みを有するｎ型層１２５を成長させる。

次に、図５９および図６０に示すように、プラズマＣＶＤ法を用いて、ｎ型層１２５上に、開口部１２６ａおよび１２６ｂを有するとともに、約２００ｎｍの厚みを有するＳｉＮ膜からなる選択成長マスク１２６を形成する。この際、開口部１２６ａを、各素子形成領域（劈開線１４５ａと素子分離線１４５ｂとに囲まれた領域）１４５の半導体素子層１３２（図５７参照）を成長させる領域に配置する。なお、素子形成領域１４５は、本発明の「第１素子形成領域」、「第２素子形成領域」および「第３素子形成領域」の一例である。

ここで、第５実施形態では、共振器方向（Ａ方向）に隣接する素子形成領域１４５の開口部１２６ａがＡ方向に連続しないように、選択成長マスク１２６を形成する。具体的には、Ａ方向に隣接する開口部１２６ａを、一つ置きに共振器方向と直交する方向（Ｂ方向）にずらすことにより互い違いに配置する。また、開口部１２６ａのＡ方向の端部１２６ｃが劈開線１４５ａを跨いでＡ方向に隣接する素子形成領域１４５に達するように、選択成長マスク１２６を形成する。また、第５実施形態では、Ｂ方向に隣接する素子形成領域１４５の各開口部１２６ａがＢ方向に連続しないように、選択成長マスク１２６を形成する。また、開口部１２６ａのＢ方向の幅Ｗ９（図５９参照）は、約１０μｍに設定する。また、開口部１２６ｂを、開口部１２６ａから約２μｍの間隔Ｗ１０（図５９参照）を隔てて開口部１２６ａを囲むように配置する。また、開口部１２６ｂのＡ方向およびＢ方向の幅Ｗ１１（図５９参照）は、約５μｍに設定する。なお、隣接する劈開線１４５ａ間の距離（共振器の長さ）は、約７００μｍであり、隣接する素子分離線１４５ｂ間の距離（素子の幅）は、約４００μｍである。なお、劈開線１４５ａおよび素子分離線１４５ｂは、それぞれ、本発明の「第１分割線」および「第２分割線」の一例である。

次に、図６１および図６２に示すように、ＭＯＣＶＤ法を用いて、ｎ型層１２５上の開口部１２６ａおよび１２６ｂに対応する領域に、約２μｍの厚みを有するＳｉがドープされたｎ型ＧａＮからなるｎ型コンタクト層１２７を成長させる。続いて、上記第１実施形態の発光層５、ｐ型クラッド層６およびｐ型コンタクト層７と同様の組成および厚みをそれぞれ有する発光層１２８、ｐ型クラッド層１２９およびｐ型コンタクト層１３０を順次成長させる。これにより、ｎ型コンタクト層１２７、発光層１２８、ｐ型クラッド層１２９およびｐ型コンタクト層１３０からなる半導体素子層１３２が形成される。なお、半導体素子層１３２は、本発明の「第１半導体素子層」、「第２半導体素子層」および「第３半導体素子層」の一例である。

この際、第５実施形態では、図６１に示すように、半導体素子層１３２は、選択成長マスク１２６上には形成されない。すなわち、共振器方向（Ａ方向）に隣接する素子形成領域１４５に形成される半導体素子層１３２がＡ方向に連続しないように形成されるとともに、共振器方向と直交する方向（Ｂ方向）に隣接する素子形成領域１４５に形成される半導体素子層１３２がＢ方向に連続しないように形成される。また、半導体素子層１３２のＡ方向の端部１３２ａが劈開線１４５ａを跨いでＡ方向に隣接する素子形成領域１４５に達するように形成される。

この後、窒素ガス雰囲気中で、約８００℃の温度条件下でアニール処理する。

次に、図６３および図６４に示すように、図１２〜図１５に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極１３３を形成した後、共振器方向（Ａ方向）に延びるストライプ状（細長状）のリッジ部１３１を形成する。なお、リッジ部１３１は、本発明の「第１能動素子領域」、「第２能動素子領域」および「第３能動素子領域」の一例である。

ここで、第５実施形態では、Ａ方向に隣接する素子形成領域１４５の各半導体素子層１３２のリッジ部１３１は、Ａ方向に連続しないように形成される。また、各半導体素子層１３２のリッジ部１３１の端部１３１ａは、劈開線１４５ａを跨いでＡ方向に隣接する素子形成領域１４５に達するように形成される。

次に、図６５に示すように、図１６に示した第１実施形態と同様のプロセスを用いて、ｐ側オーミック電極１３３の上面以外の領域を覆うように、上記第１実施形態の絶縁膜１１と同様の組成および厚みを有する絶縁膜１３４を形成する。

次に、図６６および図６７に示すように、エッチング技術を用いて、絶縁膜１３４および選択成長マスク１２６の所定領域に、それぞれ、開口部１３４ａおよび１２６ｄを形成する。この後、真空蒸着法を用いて、絶縁膜１３４上の所定領域に、ｐ側オーミック電極１３３の上面に接触するように、上記第１実施形態のｐ側パッド電極１２と同様の組成および厚みを有するｐ側パッド電極１３５を形成する。この際、図６６に示すように、平面的に見て矩形状に突出した端部１３５ａを有するように、ｐ側パッド電極１３５を形成する。この後、図６７に示すように、真空蒸着法を用いて、絶縁膜１３４上の開口部１３４ａに対応する領域に、開口部１３４ａおよび１２６ｃを介してｎ型層１２５に接触するように、上記第１実施形態のｎ側電極１３と同様の組成および厚みを有するｎ側電極１３６を形成する。この際、図６６に示すように、平面的に見て四角形状を有するように、ｎ側電極１３６を形成する。

次に、図６６に示した劈開線１４５ａに沿って、共振器方向（Ａ方向）に隣接する素子形成領域１４５を分割する。これにより、図６８に示すように、分割された隣接する素子形成領域１４５のそれぞれの劈開面に、共振器端面１３２ｂが形成される。この後、素子分離線１４５ｂに沿って素子を分離することによって、図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子が形成される。

第５実施形態の製造プロセスでは、基板としてサファイア基板１２１を用いる場合において、半導体素子層１３２のリッジ部１３１にクラックが発生するのを抑制することができるなどの第２実施形態と同様の効果を得ることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１〜第５実施形態では、本発明を半導体レーザ素子に適用する場合について説明したが、本発明はこれに限らず、半導体レーザ素子以外の半導体素子にも適用可能である。

また、上記第１〜第５実施形態では、基板上に、ｎ型半導体層、発光層およびｐ型半導体層を順次形成したが、本発明はこれに限らず、基板上に、ｐ型半導体層、発光層およびｎ型半導体層を順次形成する場合にも、同様の効果を得ることができる。

また、上記第１〜第５実施形態では、ウルツ鉱型構造の窒化物系半導体各層を形成したが、本発明はこれに限らず、閃亜鉛鉱型構造の半導体各層を形成してもよい。

また、上記第１〜第５実施形態では、ＭＯＣＶＤ法を用いて、窒化物系半導体各層を結晶成長させたが、本発明はこれに限らず、ＨＶＰＥ法やガスソースＭＢＥ法（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線エピタキシャル成長法）などを用いて、半導体各層を結晶成長させてもよい。

また、上記第１〜第５実施形態では、共振器方向（Ａ方向）の両側に隣接する素子形成領域において能動素子領域を不連続に形成したが、本発明はこれに限らず、Ａ方向の一方の片側に隣接する素子形成領域において能動素子領域を不連続に形成するとともに、Ａ方向の他方の片側に隣接する素子形成領域において能動素子領域を連続に形成する場合においても、同様の効果を得ることができる。

本発明の第１実施形態による窒化物系半導体レーザ素子の構造を示した平面図である。 図１の１００−１００線に沿った断面図である。 図２に示した第１実施形態による窒化物系半導体レーザ素子の発光層の詳細を示した拡大断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図８の２００−２００線に沿った断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図１０の３００−３００線に沿った断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図１４の４００−４００線に沿った断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図１７の５００−５００線に沿った断面図である。 図１および図２に示した第１実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 本発明の第２実施形態による窒化物系半導体レーザ素子の構造を示した平面図である。 図２１は、図２０の６００−６００線に沿った断面図である。 図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図２２の７００−７００線に沿った断面図である。 図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図２４の８００−８００線に沿った断面図である。 図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図２６の９００−９００線に沿った断面図である。 図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図２９の１０００−１０００線に沿った断面図である。 図２０および図２１に示した第２実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 本発明の第３実施形態による窒化物系半導体レーザ素子の構造を示した平面図である。 図３２の１１００−１１００線に沿った断面図である。 図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図３４の１２００−１２００線に沿った断面図である。 図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図３６の１３００−１３００線に沿った断面図である。 図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図３８の１４００−１４００線に沿った断面図である。 図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図４１の１５００−１５００線に沿った断面図である。 図３２および図３３に示した第３実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 本発明の第４実施形態による窒化物系半導体レーザ素子の構造を示した平面図である。 図４４の１６００−１６００線に沿った断面図である。 図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図４６の１７００−１７００線に沿った断面図である。 図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図４８の１８００−１８００線に沿った断面図である。 図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図５０の１９００−１９００線に沿った断面図である。 図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図５３の２０００−２０００線に沿った断面図である。 図４４および図４５に示した第４実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 本発明の第５実施形態による窒化物系半導体レーザ素子の構造を示した平面図である。 図５６の２１００−２１００線に沿った断面図である。 図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図５９の２２００−２２００線に沿った断面図である。 図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図６１の２３００−２３００線に沿った断面図である。 図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図６３の２４００−２４００線に沿った断面図である。 図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための断面図である。 図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 図６６の２５００−２５００線に沿った断面図である。 図５６および図５７に示した第５実施形態による窒化物系半導体レーザ素子の製造プロセスを説明するための平面図である。 従来の半導体レーザ素子の製造方法を説明するための平面図である。 従来の提案された半導体レーザ素子の製造方法を説明するための平面図である。

符号の説明

１、９１ ＧａＮ基板（基板）
２、３２、６２、１２６ 選択成長マスク
２ａ、３２ａ、６２ａ、１２６ａ 開口部
８、３８、６８、９８、１３１ リッジ部（第１能動素子領域、第２能動素子領域、第３能動素子領域）
８ａ、３８ａ、６８ａ、９８ａ、１３１ａ 端部
９、３９、６９、９９、１３２ 半導体素子層（第１半導体素子層、第２半導体素子層および第３半導体素子層）
２５、５５、８５、１１５、１４５ 素子形成領域（第１素子形成領域、第２素子形成領域、第３素子形成領域）
２５ａ、５５ａ、８５ａ、１１５ａ、１４５ａ 劈開線（第１分割線）
２５ｂ、５５ｂ、８５ｂ、１１５ｂ、１４５ｂ 素子分離線（第２分割線）
９１ｂ 段差部
９１ｃ 上部
９１ｄ 下部

Claims (7)

1. 基板上の第１素子形成領域に、第１の方向に延びる第１能動素子領域の端部が前記第１の方向と交差する第２の方向に延びる第１分割線上に配置されるように、前記第１能動素子領域を含む第１半導体素子層を形成するとともに、前記基板上の前記第１分割線に沿って前記第１素子形成領域に接する第２素子形成領域に、前記第１の方向に延びる第２能動素子領域の端部が前記第１分割線上に配置されるように、かつ、前記第１能動素子領域と前記第２能動素子領域とが前記第１の方向に連続しないように、前記第２能動素子領域を含む第２半導体素子層を形成する工程と、
   前記第１分割線に沿って、前記第１半導体素子層および前記第２半導体素子層が形成された前記基板を分割する工程とを備えた、半導体素子の製造方法。
2. 前記第１半導体素子層および前記第２半導体素子層を形成する工程は、前記第１半導体素子層に対して前記第２の方向にずれるように、前記第２半導体素子層を形成する工程を含む、請求項１に記載の半導体素子の製造方法。
3. 前記第１半導体素子層および前記第２半導体素子層を形成する工程に先立って、
   前記基板上に、前記第１半導体素子層および前記第２半導体素子層を形成する領域に開口部を有する選択成長マスクを形成する工程をさらに備える、請求項１または２に記載の半導体素子の製造方法。
4. 前記基板上の前記第１の方向に延びる第２分割線に沿って前記第１素子形成領域に接する第３素子形成領域に、前記第１半導体素子層と前記第２の方向に連続しないように、前記第１の方向に延びる第３能動素子領域を含む第３半導体素子層を形成する工程を含む、請求項１〜３のいずれか１項に記載の半導体素子の製造方法。
5. 前記第１半導体素子層および前記第２半導体素子層を形成する工程に先立って、
   前記基板の前記第１半導体素子層および前記第２半導体素子層を形成する領域以外の領域を所定の深さまでエッチングすることにより、前記基板に段差部を形成する工程をさらに備える、請求項１または２に記載の半導体素子の製造方法。
6. 前記第１半導体素子層および前記第２半導体素子層を形成する工程は、前記段差部の側面上に、前記段差部の上部および下部に形成される前記第１半導体素子層および前記第２半導体素子層の厚みよりも小さい厚みを有する前記第１半導体素子層および前記第２半導体素子層を形成する工程を含む、請求項５に記載の半導体素子の製造方法。
7. 前記第１能動素子領域および前記第２能動素子領域は、半導体レーザ素子のリッジ部を含む、請求項１〜６のいずれか１項に記載の半導体素子の製造方法。
   

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