JP4042775B2 - 半導体薄膜および半導体素子の製造方法 - Google Patents

Description

本発明は、例えばＩＩＩ族ナイトライド化合物半導体による半導体薄膜および半導体素子の製造方法に関する。

近年、ＡｌＧａＩｎＮなどのＩＩＩ族ナイトライド化合物半導体を用い、可視領域から紫外領域までの発光を得ることができる半導体レーザーや発光ダイオード（Light Emitting Diode；ＬＥＤ）などの半導体発光デバイスの開発が活発に行われている。その中でも，特に、光記録の分野では、光ディスクなどの記録密度を向上させるために、短波長域の光が得られる半導体レーザーの実用化が求められている。

最近では、ＡｌＧａＩｎＮ系半導体レーザーにおいて、サファイアよりなる基板上に，ガリウムナイトライド（ＧａＮ）よりなるバッファ層を介してＩＩＩ族ナイトライド化合物半導体よりなる半導体層を有機金属気相成長（Metal Organic Chemical Vapor Deposition ；ＭＯＣＶＤ）法により成長させることにより、室温における３００時間の連続発振が達成されている（非特許文献１および２参照。）

しかし、使用による動電圧の経過曲線を見てみると、通電の初期から緩やかな上昇が見られ、徐々に劣化が進行していることが分かる。この劣化の原因としては、基板の上に形成したＩＩＩ族ナイトライド化合物半導体より成る層が、１×１０^８〜１×１０^９ 個／ｃｍ2 程度の貫通転位（転位欠陥が伝搬されて結晶中を突きぬける転位）を有していることが考えられる。したがって、１万時間以上の実用的寿命を実現するためには、この貫通転位の密度を低減することが必要であり、種々の検討がなされている。

例えば、その一つには、サファイア基板の上にバッファ層を介してＧａＮ層を形成し、その上に１〜４μｍ幅の帯状の２酸化ケイ素（ＳｉＯ_２）よりなるマスクを、７μｍのピッチで形成した周期構造のマスク層を積層すると共に、このマスク層の上にハライド気相成長法や、ＭＯＣＶＤ法によりＧａＮ層を横方向に選択的に成長させる方法が提案されている（非特許文献１および２）。このように、周期構造のマスク層間の開口部を通じて露出するＧａＮ層からＧａＮを選択成長させることによってマスク層上に差し渡ってＧａＮ半導体層を横方向に育成する方法による場合、ＳｉＯ_２マスク層上におけるＧａＮ層の貫通転位の密度は、１×１０^７ 個／ｃｍ^２程度にまで低減できる。

そして、この方法を用いて用意した基板上の、ＡｌＧａＩｎＮ系半導体レーザー素子を製作させることにより、１１５０時間以上の実用的寿命を実現させることが可能になってきている(非特許文献５参照)。
Jpn.J.Appl.Phys.35L74(1996) Jpn.J.Appl.Phys.36L1059(1997)) Jpn.J.Appl.Phys.36 L899(1997) J.Appl.Phys.71,2638(1997)) J. Crystal Growth,vol.189-190 p.820-5(1998)

ところで、上述したマスク層を用いた選択成長法によって形成した半導体層は、マスク層上と、その開口部とでは、ｃ軸結晶方位に約０．４°〜０．５°程度のずれが生じることが、本発明者らの解析等によって明らかになった。

そして、このように結晶方位にずれを有する半導体層上に、素子を作製する場合、素子活性領域に結晶面のずれが内包することになり、素子の種々の特性、例えば半導体レーザーにおいては、発光効率の低下、寿命の低下等の特性上不都合となる。

すなわち、上述したように、ＧａＮ系半導体の成長用基板としては、例えばサファイア基板やＳｉＣ基板が使用されているが、これらの基板は、この上に成長させるＧａＮ系半導体と格子定数や熱膨張係数が大きく異なるため、これらの基板上にＧａＮ系半導体を成長させると、この成長層に転位などの欠陥が発生し、良質の単結晶のＧａＮ系半導体を成長させることが困難である。

そこで、前述したように、高密度に貫通転位を含有するＧａＮ層を、バッファ層を介してサファイア基板あるいはＳｉＣ基板上に形成し、この上に、帯状のＳｉＯ_２によるマスク層を所要の間隔をもって形成した後に、この帯状マスク層間の開口部を通じてＧａＮ層を選択成長させ、その横方向成長によって、マスク層上にＧａＮ半導体層を、欠陥密度の低い半導体層として形成するものであるが、この試料を電子線回折やＸ線回折等の手法によって解析した結果、マスク層の上方と開口部とでは、ｃ軸結晶方位に約０．４°〜０．５°程度、結晶方位にずれが生じることが究明された。
このように、ｃ軸結晶方位にずれが生じるのは、ＧａＮがＳｉＯ₂ マスク上を横方向成長する際に、ＳｉＯ_２マスク層上では、開口部に比べ結晶成長の方向にずれが生じるためである。

そして、本発明者らの透過電子顕微鏡法、あるいはＸ線回折法等の構造解析により、この結晶成長方向にずれが生じることにより、結晶欠陥が導入される場合とされない場合とがあることが明らかとなった。前者の場合、帯状ＳｉＯ_２マスクの方位は、＜１１−２０＞方向で、後者の場合、＜１−１００＞方向に設定した場合である。しかし、いずれの場合も、結晶成長方位にずれが生じるのは、主にマスク材であるＳｉＯ_２と、ＧａＮの熱膨張係数の差に起因する。したがって、その横方向成長において、ＳｉＯ_２ マスク層が存在しなければ良いことになる。
しかしながら、このＳｉＯ_２ マスク層は、基板側から貫通する転位を除去する作用を得るものであることから、このマスク層の排除は、欠陥密度の低減化が図れないことになるという矛盾を有する。

これに対し、本発明者らは、鋭意、研究、解析、考察を重ねた結果、貫通転位の密度の低減化を図り、しかも結晶方位のずれの発生を抑制することができるようにした半導体薄膜および半導体素子の各製造方法を見出すに至った。

すなわち、本発明者らは、上述した横方向成長において、その成長に伴って生じる成長ファセットによって貫通転位が屈曲するが、この屈曲は、成長ファセットによる以外に、人為的に形成したファセット面においても貫通転位を屈曲させることができることを究明し、これに基いて特定領域において、貫通転位の密度が低減化され、しかも結晶方位のずれの発生を抑制することができる半導体薄膜および半導体素子の製造方法を提供するものである。

本発明による半導体薄膜および半導体素子の各製造方法は、基板上に、選択成長によって複数のファセットが配列された下地半導体層を形成する工程と、該下地半導体層を覆う選択成長埋込み半導体層を成長させる成長工程とを有し、前記ファセットは、前記下地半導体層の配置面に対して傾斜する面に形成することを特徴とする。

本発明は、上述した半導体薄膜および半導体素子の各製造方法にあって、 前記選択成長埋込み半導体層の成長は、前記下地半導体層のファセットから前記下地半導体層の前記配置面にほぼ沿う方向に成長する過程を経て成長させて該選択成長埋込み半導体層の貫通転位が前記下地半導体層のファセットから前記下地半導体層の前記配置面にほぼ沿う方向に屈曲伸長し、相対するファセットからの貫通転位と会合して、前記配置面と交叉する方向に屈曲伸長して形成されことを特徴とする。

また、本発明は、上述した半導体薄膜および半導体素子の各製造方法にあって、前記下地半導体層と前記選択成長埋込み半導体層との結晶方位のずれが０．１°以下であるようにしたことを特徴とする。
また、本発明は、上述した半導体薄膜および半導体素子の各製造方法にあって、 前記選択成長によって複数のファセットが配列された下地半導体層を形成する工程が、マスクを用いた選択成長いわゆるＥＬＯ（Epitaxy Laterally Overgrowth)によって工程を有することを特徴とする。

上述したように、本発明による半導体薄膜および半導体素子の製造方法においては、下地半導体層のファセットすなわち斜面から、選択成長させた選択成長埋込み半導体層を形成するものであって、この構成によるとき、この選択成長埋込み半導体層に生じる貫通転位が、ファセットから横方向、すなわち下地半導体層の配置面にほぼ沿う方向に屈曲伸長し、相対するファセットからの貫通転位と会合して、下地半導体層の配置面と交叉する方向に屈曲伸長して生じることの究明に基くものであり、この構成による選択成長埋込み半導体層における上述した貫通転位の会合部分以外において、貫通転位が殆ど存在しない貫通転位の低欠陥密度領域を形成するものである。

また、本発明では、ＳｉＯ_２等のマスクが埋め込まれた構成を回避することができることによって、前述した結晶方位のずれ、ｃ軸結晶方位のずれの発生も回避されるものである。
そして、本発明による半導体素子や半導体装置は、選択成長埋込み半導体層自体にあるいはこの上に形成した半導体層の低欠陥密度領域に半導体素子の活性領域（動作領域）を構成することによって特性にすぐれた各種半導体素子を構成することができるものである。

尚、本発明におけるファセットの斜面は、傾いた一平面をなす場合はもとより、その形成方法によっては、主たる面が上述した角度αを有する斜面であってその一部あるいは全般にわたって幾分湾曲した面となる場合を有する。

本発明による半導体薄膜および半導体素子の製造方法の実施の形態を例示する。
図１は、本発明製造方法によって得た半導体薄膜４０の一例の概略断面図を示す。
この場合、複数のファセット１が配列された例えばＧａとＮ（窒素）とを含むＩＩＩ族ナイトライド化合物半導体による下地半導体層２と、この下地半導体層２を覆う例えば同様に、ＧａとＮとを含むＩＩＩ族ナイトライド化合物半導体による選択成長埋込み半導体層３とを有し、そのファセット１が、下地半導体層２の配置面Ａ−Ａ´に対して傾斜する面によって形成された構成を有する。

この選択成長埋込み半導体層３中の細線で示す貫通転位ｄは、下地半導体層２のファセット１から、下地半導体層２の配置面にほぼ沿う方向に伸長し、相対するファセットからの貫通転位と会合して、配置面と交叉する方向、すなわちほぼ垂直方向に伸長して形成される。
これによって、下地半導体層２上を覆って形成された選択成長埋込み半導体層３には、貫通転位ｄの会合部においては、貫通転位密度が大なる高欠陥密度領域４が形成されるが、これ以外においては、貫通転位の発生が回避された低欠陥密度領域５が形成される。

また、本発明による半導体薄膜の他の一形態は、図２にその一例の概略断面図を示すように、例えばＣ面サファイア、あるいはＳｉＣよりなる基板６を有し、その１主面６ａ上に、バッファ層７を介して、ファセット１が配列された下地半導体層２が形成された構成とする。

更に、また、本発明による半導体薄膜の他の一形態は、図３にその一例の概略断面図を示すように、例えばＣ面サファイア、あるいはＳｉＣよりなる基板６を有し、その１主面６ａ上に、バッファ層７を介して、下地層１２を形成し、この上にファセット１が配列された下地半導体層２が形成された構成とする。

また、本発明による半導体薄膜の更に他の一形態は、図４にその一例の概略断面図を示すように、単結晶のＩＩＩ族ナイトライドよりなる基板６を有し、その１主面６ａ上に、直接ファセット１が配列されたＩＩＩ族ナイトライドよりなる下地半導体層２が形成された構成とする。

また、本発明による半導体薄膜の更に他の形態は、図５〜図８にそれぞれ示すように、図１〜図４で示した構成において、その各選択成長埋込み半導体層３上にガリウム（Ｇａ）、アルミニウム（Ａｌ）、ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうち少なくとも１種のＩＩＩ族元素と窒素（Ｎ）とを含むＩＩＩ族ナイトライド化合物半導体層８がエピタキシャル成長された構成とする。この場合、化合物半導体層８においても、下層の選択成長埋込み半導体層３の貫通転位が延長して生じるが、この化合物半導体層８においても、高欠陥密度領域４と、これ以外における貫通転位が回避された低欠陥密度領域５が形成される。

本発明による半導体素子の実施形態は、例えば図１〜図４で示した半導体薄膜の選択成長埋込み半導体層の、低欠陥密度領域５に半導体素子の少なくとも活性領域、すなわち結晶欠陥によって影響を受ける動作領域を形成した構成とする。
また、本発明による半導体素子の他の実施形態は、例えば図５〜図８で示した半導体薄膜の化合物半導体層８の低欠陥密度領域５に半導体素子の少なくとも活性領域、すなわち結晶欠陥によって影響を受ける動作領域を形成した構成とする。
尚、図２〜図８において、図１と対応する部分には同一符号を付して重複説明を省略する。

上述した各構成による半導体薄膜は、その下地半導体層２と、選択成長埋込み半導体層３とは、また下地半導体層２と選択成長埋込み半導体層３上のエピタキシャル成長した化合物半導体層８との結晶方位のずれ、すなわちｃ軸のずれは１°以内にとどめられる。

次に、本発明による半導体薄膜の製造方法の一実施形態を図９および図１０を参照して説明する。図９Ａに示すように、例えばＣ面のサファイアより成る基板６を用意し、そのＣ面による１主面６ａ上に、厚さ例えば３０ｎｍのＧａＮよりなるバッファ層７を、例えばＭＯＣＶＤ法により気相成長する。このＭＯＣＶＤは、例えば、基板温度を５２０℃とし、原料ガスにはトリメチルガリウムガス（（ＣＨ_３）_３ Ｇａ）とアンモニアガス（ＮＨ_３ ）を用いる。

次いで、このバッファ層７上に、同様に、例えばＭＯＣＶＤ法により、ＧａＮよりなる下地層２を例えば厚さ２μｍに成膜する。このとき基板温度は例えば１０５０℃とする。なお、この下地半導体層２には図中細線で模式的に示す貫通転位ｄが、例えば１×１０^９／ｃｍ^２ の高い密度に存在する。

続いて、図９Ｂに示すように、下地半導体層２上に、マスク９が形成される。このマスク９は、例えば下地半導体層２上に全面的に、基板温度例えば４５０℃でＣＶＤ法によって例えば誘電体のＳｉＯ_２層を形成し、このＳｉＯ_２ 層を、フォトリソグラフィによってパターンエッチングして形成する。すなわち、ＳｉＯ_２層上に、フォトレジスト層を塗布し、これに所要のパターンの露光および現像を行い、複数のストライプ部を所要の間隔に形成する。このフォトレジストをマスクとして、ＳｉＯ_２層をエッチングすることによって、ストライプ状の開口９ｗが形成されたマスク９を形成する。このマスク９は、そのストライプは、例えば＜１−１００＞方向（図９において紙面と直交する方向）に延長して形成され、＜１１−２０＞方向に所要の間隔をもって配列された構成とすることができる。

その後、例えばアセトン（ＣＨ_３ ＣＯＣＨ_３）とメタノール（ＣＨ_３ ＯＨ）による洗浄を行い、更に、希釈した塩酸（ＨＣｌ）または希釈したフッ酸（ＨＦ）に例えば１０秒間浸漬した後、純水により洗浄する。
続いて、反応性イオンエッチング（ＲＩＥ）によってマスク９の開口部９ｗ内を選択的にエッチングする。このとき、ＳｉＯ_２層によるマスク９も多少エッチングされることによって、図９Ｃに示すように、開口９ｗの幅が広げられるとともに、下地半導体層２に対してもエッチングがなされて断面例えばほぼＶ字状の溝１０が形成される。

更に、このエッチングを続けることにより、更に溝１０が深くかつ広がることによって図１０Ａに示すように、マスク９が排除され、隣り合う溝１０の上端が相互に連通し、断面３角形のストライプ１１が平行配列されて、その各両側に所要の角度をもって互いに逆向きの傾きを有するファセット１が配列形成される。溝１０を形成するＲＩＥは、例えば平行平板型ＲＩＥ装置を用いて、ＢＣｌ_３とＮ_２とを用いて、１５Ｗのパワーで、２０ｍTorrの条件で行うことができる。このようなＲＩＥを行うことによって、＜１−１００＞方向に延長するストライプ１１の両側面にそれぞれ基板面に対してすなわち下地半導体層２に対して４５°傾いて形成されたファセット１が配列形成される。

その後、各半導体層が積層された基板６をフッ酸（ＨＦ）に十分に浸し、表面に残存するＳｉＯ₂ 被膜を十分に除去した後、さらに純水により洗浄を行う。
このようにして清浄化され、ファセット１が配列形成された下地半導体層２上に、例えばＭＯＣＶＤ法により、高品質なＧａＮをエピタキシャル成長する。このとき、この成長は、ファセット１から横方向にすなわち＜１１−２０＞方向に沿ってすなわち下地半導体層２の配置面に沿う方向に横方向に選択的成長がなされる。この成長を持続させることによって相対するファセット１からの成長が突き当って、溝１０内が埋め込まれるが、この成長を更に持続すると下地半導体層２の配置面に対し交叉し、この配置面とほぼ垂直方向へと成長がなされて、下地半導体層２を全体的に覆ってＧａＮによる表面が平坦化された選択成長埋込み半導体層３が成長形成される。このときの気相成長は、例えば、基板温度を１０５０℃とし、原料ガスとしてアンモニアガスとトリメチルガリウムガスを用いる。具体的には、例えば、１０リットル／分という多めの流量でアンモニアガスを流しながら、成長速度が毎時４μｍ程度となるようにトリメチルガリウムガスを供給し、常圧下において反応させる。

このようにして、図１０Ｂに示すように、溝１０内をきれいに埋め込んで表面が平坦化された選択成長埋込み半導体層３を形成する。
このようにして形成した選択成長埋込み半導体層３を、透過電子顕微鏡によって観察したところ、ファセット１の面で下地半導体層２に存在する転位ｄが、このファセット１で屈曲することが確認された。したがって、下地半導体層２においてｃ軸方向にほぼ垂直に貫通する転位ｄが、エッチングによる溝１０の側面による人為的に形成した擬似ファセットによるファセット１で屈曲し、下地半導体層２の配置面、すなわち基板６の板面にほぼ沿う水平方向に走り、上部には貫通しない。そして、相対するファセット１からそれぞれ成長してその成長が突き当たったところで、相対するファセット１から貫通転位ｄが会合し、下地半導体層２の配置面と交叉する方向すなわち積層方向に、一部の貫通転位が屈曲して上方に延びて行くことによって選択成長埋込み半導体層３における欠陥密度は、１×１０^７／ｃｍ^２ に減少する。

したがって、この会合部に、貫通転位が高密度に存在する高欠陥密度領域４が発生するが、これ以外の部分は転位密度が低い、低欠陥密度領域５が形成される。そして、このようにして形成された選択成長埋込み半導体層３は、ＳｉＯ_２層等の選択成長のマスクを介することなく、下地半導体層２と直接接していることから基板６とのｃ軸のずれは１°以下となった。

このようにして、貫通欠陥密度が低い低欠陥密度領域５が形成されることと、結晶方位のずれも抑制されているために、極めて高品質の選択成長埋込み半導体層３を有する半導体薄膜４０を形成することができた。したがって、この半導体薄膜４０の低欠陥密度領域５上に半導体素子あるいは半導体装置を構成する半導体素子本体を作り込めば、極めて、高信頼性の半導体素子あるいは半導体装置を構成することができる。

次に、本発明による半導体薄膜の製造方法の他の例の実施形態の一例を図１１および図１２を参照して説明する。
この例においても、例えばＣ面サファイア基板１を用意し、例えばＭＯＣＶＤ法により、主面６ａ上に例えば厚さ３０ｎｍのＧａＮよりなるバッファ層７を形成する。このときの図１１Ａに示すように、基板温度は例えば５２０℃とし、原料ガスはトリメチルガリウムガス（（ＣＨ_３）_３ Ｇａ）とアンモニアガス（ＮＨ_３ ）を用いる。次いで、バッファ層７の上に、例えばＭＯＣＶＤ法により、同様にしてＧａＮよりなる下地層１２を基板温度例えば１０５０℃で２μｍの厚さに平坦に形成する。

バッファ層７は、低温で成長させた非晶質に近い結晶層よりなり、下地層１２を成長させる際の核となるものである。この下地層１２は結晶よりなり、積層方向に延びる貫通転位ｄが１×１０^９個／ｃｍ^２程度有している。

この下地層１２上に、ファセットが配列された下地半導体層２を形成するために、図１１Ｂに示すように、半導体の選択成長を行う例えばＳｉＯ_２による選択成長マスク１３を、厚さ例えば５μｍで、＜１１−２０＞方向に延びるストライプ状をなし、＜１−１００＞方向に１２μｍのピッチ、例えば幅５μｍ、間隔７μｍをもって平行配列されたパターンに形成する。この選択成長マスク１３の形成は、例えばＣＶＤ法により、基板温度例えば４５０℃でＳｉＯ_２層を全面的に形成し、フォトリソグラフィによるパターンエッチング、すなわちフォトレジストの塗布、パターン露光、現像によってパターン化されたフォトレジスト層をエッチングマスクとするパターンエッチングを行うことによってストライプ状の開口１３ｗを形成することによって上述したパターンに形成することができる。選択成長マスク１３の材料は、ＳｉＯ _２ すなわち二酸化ケイ素の他、窒化ケイ素、あるいは酸化アルミニウムを用いることも可能である。

その後、アセトン（ＣＨ_３ ＣＯＣＨ_３）とメタノール（ＣＨ_３ ＯＨ）により洗浄を行い、更に、希釈した塩酸（ＨＣｌ）または希釈したフッ酸（ＨＦ）に１０秒間程度浸した後、純水により洗浄を行う。更に、フッ酸（ＨＦ）に十分に浸し、選択成長マスク１３の開口１３ｗを通じて外部に露呈する下地層１２の表面に残っているＳｉＯ_２を完全に除去した後、さらに純水により洗浄を行う。

その後、選択成長マスク１３をマスクに、その開口１３ｗを通じて外部に露呈した下地層１２上に、例えばＭＯＣＶＤ法により、ＧａＮよりなる高品質な下地半導体層２を、マスク１３上に覆いかぶさる直前まで成長させて、成長表面に周期的な３角形状の＜１１−２０＞方向に延びるストライプ１１が配列形成され、各ストライプ１１の両側面に｛１−１０１｝によるＣ面に対してすなわち下地半導体層２の配置面に対して約６９°の傾斜を有するファセット１が形成された下地半導体層２を形成する。この場合のＭＯＣＶＤは、例えば、基板温度１０５０℃とし、原料ガスにはアンモニアガスとトリメチルガリウムガスを用いて行う。具体的には、例えば、１０リットル／分という多めの流量でアンモニアガスを流しながら、成長速度が４μｍ／時程度となるようにトリメチルガリウムガスを供給し、常圧下において反応させる。

続いて、図１２Ａに示すように、フッ酸（ＨＦ）に十分に浸すことによって、選択成長マスク１３を完全にエッチング除去する。その後、アセトン（ＣＨ_３ＣＯＣＨ_３ ）とメタノール（ＣＨ_３ＯＨ）により洗浄を行い、更に、希釈した塩酸（ＨＣｌ）または希釈したフッ酸（ＨＦ）に１０秒間程度浸したのち、純水により洗浄を行う。

その後、このファセット１が配列形成された下地半導体層２上に選択的に、例えばＭＯＣＶＤ法により、高品質のＧａＮによる選択成長埋込み半導体層３を成長させる。この成長は、例えば、基板１の温度は１０５０℃とし、原料ガスにはアンモニアガスとトリメチルガリウムガスを用いる。具体的には、例えば、１０リットル／分と多めの流量でアンモニアガスを流しながら、成長速度が４μｍ／時程度となるようにトリメチルガリウムガスを供給し、常圧下において反応させる。このようにすると、ファセット１から横方向、すなわち下地半導体層２の配列面に沿う＜１１−２０＞方向に沿う選択的成長がなされる。この成長を持続させることによって相対するファセット１からの成長が突き当って、ストライプ１１間の溝１０内が埋め込まれるが、この成長を更に持続すると配置面垂直方向へと成長がなされて、図１２Ｂに示すように、下地半導体層２を全体的に覆ってＧａＮによる表面が平坦化された選択成長埋込み半導体層３が成長形成される。

この場合においても、透過電子顕微鏡による観察によると、この選択成長によって形成したファセット１に関しても、ファセット１で貫通転位ｄの屈曲が起こることが確認された。すなわち、下地層１２においてｃ軸方向にほぼ垂直に貫通する転位は、ファセット１で屈曲し、下地半導体層２の配置面すなわち基板１とほぼ水平方向に沿って走り、上部には貫通しない。すなわち、図１０Ｂで説明したと同様に、相対するファセット１からそれぞれ成長してその成長が突き当たったところで、相対するファセット１からの転位ｄが会合し、下地半導体層２の配置面と交叉する方向すなわち積層方向に、一部の転位が屈曲して上方に延びて行くことによって選択成長埋込み半導体層３における欠陥密度は、１×１０⁷ ／ｃｍ^２に減少する。

したがって、この会合部に、貫通転位が高密度に存在する高欠陥密度領域４が発生するが、これ以外の部分は転位密度が低い、低欠陥密度領域５が形成される。そして、このようにして形成された選択成長埋込み半導体層３は、ＳｉＯ_２層等の選択成長のマスクを介することなく、下地層１２と直接接していることから基板６とのｃ軸のずれは１°以下となった。

このようにして、貫通欠陥密度が低い低欠陥密度領域５が形成されることと、結晶方位のずれも抑制されているために、極めて高品質の選択成長埋込み半導体層３を有する半導体薄膜４０を形成することができた。したがって、この半導体薄膜４０の低欠陥密度領域５上に半導体素子あるいは半導体装置を構成する半導体素子本体を作り込めば、極めて、高信頼性の半導体素子、したがって、半導体装置を構成することができる。

本発明による半導体素子は、例えば前述した図１〜図８で示した構成による半導体薄膜４０によって構成することができる。本発明による半導体素子の一実施形態は、図１３にその一例の概略断面図を示すように、半導体発光素子を構成することができる。この例においては、ＳＣＨ（Separate Confinement Heterostructure) 型半導体レーザーを構成した場合である。また、この例においては図２に示した半導体薄膜４０上に半導体レーザー素子本体を形成した構成、もしくは図６に示した半導体薄膜４０における半導体層８において、半導体レーザー素子を構成した場合である。

図１３において、図２および図６に対応する部分には、同一符号を付して重複説明を省略するが、この例においては、選択成長埋込み半導体層３上に、それぞれ第１導電型例えばｎ型の第１のコンタクト層２１、第１のクラッド層２２、第１のガイド層２３とを順次エピタキシャル成長し、この上に活性層２４、劣化防止層２５、更にそれぞれ第２導電型の第２のガイド層２６、第２のクラッド層２７、コンタクト層２８が順次積層されて成る。

コンタクト層２８上には、例えばＳｉＯ₂ による絶縁層２９が形成される。そして、これらエピタキシャル成長の一部に、絶縁層２９側から第１のコンタクト層２１を露呈する位置までエッチング溝を形成し、この第１のコンタクト層２１の露呈部に第１の電極３１をオーミックに被着する。また、絶縁層２９に図１３において紙面と直交する方向に、すなわちファセット１のストライプ１１の延長方向に沿って延びるストライプ状の開口２９ｗを通じて、すなわちこの開口２９ｗに沿ってストライプ状の第２のコンタクト層２８にオーミックコンタクトされた第２の電極３２を形成する。

この半導体素子、この例では半導体レーザー素子の本発明による製造方法の一例としては、例えば図９および図１０で説明したと同様の方法によって、基板６上にバッファ層７を介してファセット１が配列された下地半導体層２、選択成長埋込み半導体層３を形成し、その平坦表面上に、例えば厚さ２μｍのｎ型不純物のＳｉが添加したｎ型ＧａＮ層による第１のコンタクト層２１、例えば厚さ０．５μｍのＳｉを添加したｎ型ＡｌＧａＮ混晶による第１のクラッド層２２、例えば厚さ０．１μｍのＳｉが添加されたｎ型ＧａＮによ第１のガイド層２３が順次エピタキシャル成長される。続いて、例えば厚さ３ｎｍの量子井戸層と、厚さ４ｎｍのバリア層の厚さが４ｎｍのＧａＩｎＮ混晶の多重量子井戸構造による活性層２４がエピタキシャル成長される。更に続いて例えば厚さ２０ｎｍのＡｌＧａＮによる劣化防止層２５がエピタキシャル成長され、この上に、それぞれｐ型の不純物のＭｇを添加したｐ型の例えば厚さ０．１μｍのＧａＮによる第２のガイド層２６、例えば厚さ０．５μｍのｐ型ＡｌＧａＮ混晶による第２のクラッド層２７、例えば厚さ０．５μｍのｐ型のＧａＮ混晶によるｐ型の第２のコンタクト層２８を順次エピタキシャル成長する。

上述の各半導体層２１〜２８は、例えば基板温度８００〜１０００℃とし原料ガスとしてトリメチルアルミニウム（（ＣＨ_３）_３Ａｌ）、トリメチルガリウムガス（（ＣＨ_３ ）_３Ｇａ）、モノシラン（ＳｉＨ_４ ）、ビス＝メチルシンクロペンタジェニルマグネシウムガス（ＭｅＣｐ_２Ｍｇ）やビス＝シンクロペンタジェニルマグネシウムガス（Ｃｐ_２Ｍｇ）を用いることができる。

また、絶縁層２９は、例えばＣＶＤ法により形成し、この絶縁層２９にストライプ状の開口２９ｗを例えばフォトリソグラフィによるパターンエッチングによって形成する。この開口２９ｗを通じてコンタクト層２８に第２の電極３２をオーミックに形成するものであるが、この電極３２の形成は、例えばリフトオフ法によって形成することができる。この場合は、電極の形成部以外に例えばフォトレジスト層をフォトリソグラフィによって形成し、その後、全面的に例えばＮｉおよびＡｕを順次蒸着し、その後、レジスト層を除去することによってこのレジスト層上に蒸着されたＮｉおよびＡｕを取り去ることによって、すなわちリフトオフして第２の電極３２を形成する。

その後、第１の電極３１の形成部において、絶縁層２９、コンタクト層２８、第２のクラッド層２７、第２のガイド層２６、劣化防止層２５、活性層２４、第１のガイド層２３および第１のクラッド層２２を順次選択的に除去する。その後、ｎ型コンタクト層２１上に、Ｔｉ、ＡｌおよびＡｕを選択的に順次蒸着して第１の電極２１を形成する。

上述のエピタキシャル成長半導体層２１〜２８は、前述したように選択成長埋込み半導体層３における貫通転位の密度が極めて低いことから、その貫通転位の密度が極めて低く、特に図２および図６における低欠陥密度領域５上に相当する部分において低欠陥密度領域が形成されることから、低欠陥密度領域上に相当する位置、すなわちほぼストライプ１１の上方にレーザー共振器が構成されるようにする。

すなわち、上述の構成による場合、ストライプ状開口２９ｗを通じて、第２の電極３２が、コンタクト層２８へのコンタクト部下において、活性層２４に限定的に電流の注入領域が形成され、ここにレーザー共振器が構成されることから、ストライプ１１の上方に、第２の電極３２のコンタクト部、すなわち絶縁層２９の開口２９ｗを形成する。

そして、電極３１および３２を形成して後、共振器長を所定長に設定するように、例えば劈開によって切断し、この切断面において共振器端面を形成する鏡面を形成する。

この構成による半導体レーザーにおいて、第１および第２電極３１および３２間に順方向の通電を行うことによって活性層２４に電流が流入され、電子−正孔再結合により発光が起こる。

この構成による半導体発光素子、すなわち半導体レーザーの少なくとも動作部は、貫通転位の密度が低い領域に形成され、しかも結晶方位のずれが回避されることによって、しきい値電流の低減化、駆動電圧の低減化、これに伴う特性劣化の緩和、したがって長寿命化を図ることができる。

図１４は、本発明による半導体素子、この例では半導体レーザーの他の実施形態の一例の概略断面図で、この例では、図３および図７に示した本発明による半導体薄膜４０に半導体レーザーを形成した場合で、この例においても、ＳＣＨ構造による半導体レーザーを構成した場合である。
この場合、半導体薄膜４０の製造方法は、例えば図１１および図１２で説明した方法を採ることができ、また半導体レーザー本体およびその製造方法は、図１３で説明したと同様の構成および製造方法を採ることができる。
図１４において、図３、図７および図１３と対応する部分には同一符号を付して重複説明を省略する。

この例においても、図１３による半導体レーザーと同様に、少なくとも動作部は、貫通転位の密度が低い領域に形成され、しかも結晶方位のずれが回避されることによって、しきい値電流の低減化、駆動電圧の低減化、これに伴う特性劣化の緩和、したがって長寿命化を図ることができる。

尚、本発明は、上述した例に限定されるものではなく、種々の変形が可能である。例えば、図１１における選択成長によってストライプ１１、すなわちファセット１を形成するにあたり、そのストライプ１１の延長方向は、＜１−１００＞の方向に選定して、｛１１−２２｝によるＣ面に対してすなわち下地半導体層２の配置面に対して約５８°の傾斜を有するファセット１を形成することもできるなど、ファセット１の延長方向、したがって高欠陥密度領域４および低欠陥密度領域５の延長方向を種々の結晶軸方向に選定することができる。

また、例えば、図１３および図１４において、各半導体層２１〜２８の導電型が、上述とは逆の導電型とするとか、その組成も上述の例に限られるものではなく、他の適宜な半導体により構成する場合にも適用することができる。しかしなら、この場合において、半導体層としてはＩＩＩ族ナイトライド化合物半導体、すなわち、Ａｌ、Ｇａ、ＢおよびＩｎからなる群より選ばれた少なくとも１種のＩＩＩ族元素と、Ｎ（窒素）とを含むＩＩＩ族ナイトライド化合物半導体）により各層をそれぞれ構成する場合において、特に有効である。

また、上述した例では、ＳＣＨ構造、すなわち活性層２４を挟んで第１および第２の第１のガイド層２３および２６が配置された構造とした場合であるが、ガイド層が配置されないＤＨ（Double Hetero)等各種の構成による半導体レーザー、あるいは発光ダイオード等の発光素子を構成することができる。

また、本発明製造方法による半導体素子は、半導体発光素子に限られるものではなく、他の各種半導体素子、例えばＦＥＴ（Field Effect Transistor ；電界効果トランジスタ）などの半導体素子を構成することができる。

本発明製造方法による半導体装置は、上述した半導体素子を有する単体半導体装置、あるいは複数の半導体素子を、共通の本発明による半導体薄膜上に形成した集積回路装置とすることができる。この場合においては、図１〜図８で説明した各半導体薄膜を、図９〜図１２で説明した方法によって作製し、更に例えば図１３あるいは図１４で説明した構造および方法によって半導体発光素子を形成するとか、その他の半導体素子を形成することによって得ることができる。

この場合においても、特性にすぐれた半導体素子による半導体装置を構成することができる。

尚、例えば半導体集積回路装置を構成する場合は、共通の半導体薄膜４０においけるファセット１の配列、したがって、低欠陥密度領域５の配置間隔は等間隔に形成するに限られるものではない。

加えてまた、上記各実施の形態においては、各半導体層は、ＭＯＣＶＤ法、ハライド気相成長法により成長させる場合について説明したが、分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法などの他の気相成長法により成長させることもできる。例えば半導体層２１〜２８の形成をＭＢＥ法やハライド法などの他の気相成長法により形成することもできる。

上述したように、本発明による半導体薄膜、半導体素子の製造方法においては、貫通転位が、選択成長埋込み半導体層３において、ファセット１で屈曲し、更に相対するファセット１から成長するエピタキシャル成長に伴う貫通欠陥の会合部で屈曲するという構造をとったことにより、半導体素子本体の少なくとも動作部の形成部における欠陥密度を格段に減少させることができること、また、ＳｉＯ₂ 等の選択成長のマスクを介在させることなく選択成長埋込み半導体層３の成膜を行うことから結晶方位のずれを０．１°以下に抑制することができることによって、高品質の半導体薄膜、したがって特性にすぐれ、信頼性が高く、長寿命化がはかられた半導体素子、半導体装置を構成することができる。

本発明製造方法による半導体薄膜の一実施形態の一例の概略断面図である。 本発明製造方法による半導体薄膜の他の実施形態の一例の概略断面図である。 本発明製造方法による半導体薄膜の他の実施形態の一例の概略断面図である。 本発明製造方法による半導体薄膜の他の実施形態の一例の概略断面図である。 本発明製造方法による半導体薄膜の他の実施形態の一例の概略断面図である。 本発明製造方法による半導体薄膜の他の実施形態の一例の概略断面図である。 本発明製造方法による半導体薄膜の他の実施形態の一例の概略断面図である。 本発明製造方法による半導体薄膜の他の実施形態の一例の概略断面図である。 Ａ〜Ｃは、本発明製造方法による半導体薄膜の製造方法の一の実施形態の一例の工程図（その１）である。 ＡおよびＢは、本発明製造方法による半導体薄膜の製造方法の一の実施形態の一例の工程図（その２）である。 Ａ〜Ｃは、本発明製造方法による半導体薄膜の製造方法の一例の工程図（その１）である。 ＡおよびＢは、本発明製造方法による半導体薄膜の製造方法の一例の工程図（その２）である。 本発明製造方法による半導体発光素子の一例の概略断面図である。 本発明製造方法による半導体発光素子の他の例の概略断面図である。

符号の説明

１・・・ファセット、２・・・下地半導体層２、３・・・選択成長埋込み半導体層３、４・・・高欠陥密度領域、５・・・低欠陥密度領域、６・・・基板、７・・・バッファ層、８・・・化合物半導体層、９・・・マスク、９ｗ・・・開口、１０・・・溝、１１・・・ストライプ、１２・・・下地層、１３・・・選択成長マスク、２１・・・第１のコンタクト層、２２・・・第１のクラッド層、２３・・・第１のガイド層、２４・・・活性層、２５・・・劣化防止層、２６・・・第２のガイド層、２７・・・第２のクラッド層、２８・・・第２のコンタクト層、２９・・・絶縁層、２９ｗ・・・開口、３１・・・第１の電極、３２・・・第２の電極、ｄ・・・貫通転位

Claims (24)

1. 基板上に、マスクを形成する工程と、
   前記マスクを用いた選択成長によって複数のファセットが配列された下地半導体層を形成する工程と、
   前記マスクを除去する工程と、
   前記下地半導体層を覆う選択成長埋込み半導体層を成長させる成長工程と、を有し、
   前記下地半導体層の前記ファセットは、前記下地半導体層の配置面に対して傾斜し、
   前記選択成長埋込み半導体層の成長は、前記下地半導体層のファセットから前記下地半導体層の前記配置面にほぼ沿う方向に成長する過程を経て成長させて該選択成長埋込み半導体層の貫通転位が前記下地半導体層のファセットから前記下地半導体層の前記配置面にほぼ沿う方向に屈曲伸長する
   ことを特徴とする半導体薄膜の製造方法。
2. 前記選択成長埋込み半導体層の貫通転位は、相対するファセットからの貫通転位と会合して、前記配置面と交叉する方向に屈曲伸長して形成することを特徴とする請求項１に記載の半導体薄膜の製造方法。
3. 前記下地半導体層と前記選択成長埋込み半導体層との結晶方位のずれが０．１°以下であるようにしたことを特徴とする請求項１に記載の半導体薄膜の製造方法。
4. 前記選択成長によって複数のファセットが配列された下地半導体層を形成する工程が、２酸化ケイ素もしくは窒化ケイ素もしくは酸化アルミニウムより成るマスクを用いて形成する工程であることを特徴とする請求項１に記載の半導体薄膜の製造方法。
5. 前記選択成長埋込み半導体層上に、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうち少なくとも１種のＩＩＩ族元素と窒素（Ｎ）とを含むＩＩＩ族ナイトライド化合物半導体層を成長する工程を有することを特徴とする請求項１に記載の半導体薄膜の製造方法。
6. 前記選択成長埋込み半導体層を、ガリウム（Ｇａ）と窒素（Ｎ）とを含むＩＩＩ族ナイトライド化合物半導体によって形成することを特徴とする請求項１に記載の半導体薄膜の製造方法。
7. 前記選択成長埋込み半導体層を気相成長法によって成膜することを特徴とする請求項１に記載の半導体薄膜の製造方法。
8. 前記基板が、サファイアによることを特徴とする請求項１に記載の半導体薄膜の製造方法。
9. 前記基板が、炭化珪素（ＳｉＣ）によることを特徴とする請求項１に記載の半導体薄膜の製造方法。
10. 前記基板が、単結晶のガリウムナイトライドによることを特徴とする請求項１に記載の半導体薄膜の製造方法。
11. 前記下地半導体層が、前記基板に直接形成されたことを特徴とする請求項１に記載の半導体薄膜の製造方法。
12. 前記基板上に、低温バッファ層を介して、前記マスクを形成することを特徴とする請求項１に記載の半導体薄膜の製造方法。
13. 基板上に、マスクを形成する工程と、
    前記マスクを用いた選択成長によって複数のファセットが配列された下地半導体層を形成する工程と、
    前記マスクを除去する工程と、
    前記下地半導体層を覆う選択成長埋込み半導体層を成長させる成長工程と、
    前記半導体薄膜に半導体素子本体を形成する工程とを有し、
    前記ファセットは、前記下地半導体層の配置面に対して傾斜する面に形成し、
    前記選択成長埋込み半導体層の成長は、前記下地半導体層のファセットから前記下地半導体層の前記配置面にほぼ沿う方向に成長する過程を経て成長させて該選択成長埋込み半導体層の貫通転位が前記下地半導体層のファセットから前記下地半導体層の前記配置面にほぼ沿う方向に屈曲伸長する
    ことを特徴とする半導体素子の製造方法。
14. 前記選択成長埋込み半導体層の貫通転位は、相対するファセットからの貫通転位と会合して、前記配置面と交叉する方向に屈曲伸長して形成されことを特徴とする請求項１３に記載の半導体素子の製造方法。
15. 前記下地半導体層と前記選択成長埋込み半導体層との結晶方位のずれが０．１°以下であるようにしたことを特徴とする請求項１３に記載の半導体素子の製造方法。
16. 前記選択成長によって複数のファセットが配列された下地半導体層を形成する工程が、２酸化ケイ素もしくは窒化ケイ素もしくは酸化アルミニウムより成るマスクを用いて形成する工程であることを特徴とする請求項１３に記載の半導体素子の製造方法。
17. 前記選択成長埋込み半導体層上に、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうち少なくとも１種のＩＩＩ族元素と窒素（Ｎ）とを含むＩＩＩ族ナイトライド化合物半導体層を成長する工程を有することを特徴とする請求項１３に記載の半導体素子の製造方法。
18. 前記選択成長埋込み半導体層を、ガリウム（Ｇａ）と窒素（Ｎ）とを含むＩＩＩ族ナイトライド化合物半導体によって形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
19. 前記選択成長埋込み半導体層を気相成長法によって成膜することを特徴とする請求項１３に記載の半導体素子の製造方法。
20. 前記基板が、サファイアによることを特徴とする請求項１３に記載の半導体素子の製造方法。
21. 前記基板が、炭化珪素（ＳｉＣ）によることを特徴とする請求項１３に記載の半導体素子の製造方法。
22. 前記基板が、単結晶のガリウムナイトライドによることを特徴とする請求項１３に記載の半導体素子の製造方法。
23. 前記下地半導体層が、前記基板に直接形成されたことを特徴とする請求項１３に記載の半導体素子の製造方法。
24. 前記基板上に、低温バッファ層を介して、前記マスクを形成することを特徴とする請求項１３に記載の半導体素子の製造方法。

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