JP2005245774A

JP2005245774A - 遊技機

Info

Publication number: JP2005245774A
Application number: JP2004061048A
Authority: JP
Inventors: Takaaki Ichihara; 高明市原; Hiroshi Tsuge; 浩志柘植; Shigeki Inaba; 重貴稲葉; Wataru Horii; 渉堀井
Original assignee: Daiman Co Ltd
Current assignee: Daiman Co Ltd
Priority date: 2004-03-04
Filing date: 2004-03-04
Publication date: 2005-09-15

Abstract

【課題】様々な機種仕様に共通化してサブ制御基板を使用できて製造コストの削減と作成に要する手間を省くことを可能とする遊技機を提供する。
【解決手段】メイン制御基板１からの指示に応じて装飾用制御負荷に対する制御信号の出力を行うサブ制御基板２と、サブ制御基板２とは別基板であって、サブ制御基板２にコネクタ接続される負荷駆動基板３とからなる。サブ制御基板２は、装飾用制御負荷に対する制御信号の出力をシリアルとする。負荷駆動基板３は、サブ制御基板２から出力されたシリアルの制御信号に基いて、装飾用制御負荷の数に対応したビット数のパラレル駆動信号を生成する駆動信号生成手段９ａ〜９ｃを搭載する。
【選択図】図１

Description

本発明は、サブ制御基板と、該サブ制御基板とは別基板であって、前記サブ制御基板にコネクタ接続される負荷駆動基板と備える遊技機に関するものである。

従来、遊技状態を制御する遊技制御基板上の制御回路からの指示に基いて、例えば、始動口への入賞に基いて可変表示ゲームを行わせる回転ドラム式の可変表示装置における表示部を変動制御する回転ドラム制御基板（サブ制御基板）上に形成された回転ドラム制御回路は、ドラムランプに駆動信号を与え、各ドラムモータに駆動信号を与え、各ドラムモータに内蔵されるドラムセンサから入力信号を受け取っている（例えば、特許文献１参照）。

上記特許文献１に開示される例では、サブ制御基板上に形成した制御回路は、３つのドラムモータに対する駆動信号（１つのモータについては４ビットであるので計１２ビット）と、３組のドラムランプに対する駆動信号（１組のドラムランプについて３つのドライバで構成されているので計９ビット）と、３つのドラムモータのドラムセンサからの入力信号（３ビット）とを処理しており、入出力に関わるビット数は計２４ビット分必要となる。

特開平１１−１９２９８号公報（段落０００４、図１６参照）

上述のように、従来では、サブ制御基板で、全ての負荷物（上記の従来例のモータ、ランプ、センサ）に対しての制御回路を搭載していたため、出力ビットについて、全てサブ制御基板上でパラレルで出力しており、機種仕様に応じたビット数、負荷に合った制御部品、使用ビットに合うコネクタを用いなければならなかった。このため、サブ制御基板は、機種の仕様（ＬＥＤビット、モータ個数等）に応じて新たに作成していた。

そこで、本発明の目的は、様々な機種仕様に共通化してサブ制御基板を使用できて製造コストの削減と作成に要する手間を省くことを可能とする遊技機を提供することにある。

請求項１に記載（手段１）の遊技機は、上記課題を解決するために、遊技状態を制御するメイン制御基板からの指示に応じて装飾用制御負荷に対する制御信号の出力を行うサブ制御基板と、該サブ制御基板とは別基板であって、前記サブ制御基板にコネクタ接続される負荷駆動基板とからなり、前記サブ制御基板は、前記装飾用制御負荷に対する制御信号の出力をシリアルとし、前記負荷駆動基板は、前記サブ制御基板から出力された前記シリアルの制御信号に基いて、前記装飾用制御負荷の数に対応したビット数のパラレル駆動信号を生成する駆動信号生成手段を搭載したことを特徴とする。

手段２の遊技機は、請求項１に記載のものにおいて、前記サブ制御基板は検知信号入力のための複数の入力端子を備え、前記負荷駆動基板は、前記複数の入力端子の一部を用いて前記検知信号を前記サブ制御基板に供給すると共に、前記複数の入力端子の一部を除いた使用しない入力端子と接続される全ての信号線を正論理又は負論理に固定したことを特徴とする。

前記手段２によれば、サブ制御基板の入力端子のうち使用しない入力端子を、接続相手の負荷駆動基板において、使用しない端子に対応する信号線を正論理又は負論理に固定することにより、負荷駆動基板において空き端子をなくすことができ、サブ制御基板においても使用しない入力端子の論理を固定できて空き端子をなくすことができるため、空き端子から信号が入力される等して不正が行われないか懸念されて検査機関の許可が得られなくなるようなことはない。

手段３の遊技機は、前記手段２記載の遊技機において、前記サブ制御基板は、前記複数の入力端子のうち、使用しない入力端子の状態と、予め記憶部に記憶された値とを比較して一致している場合に、前記サブ制御基板と前記負荷駆動基板とが接続されていると判定する基板接続判定手段を有することを特徴とするものである。このようにすると、サブ制御基板と、負荷制御基板が正しく接続されているか否かが分かり、使用しない端子を有効に使用できる。

手段４の遊技機は、前記手段２記載の遊技機において、前記サブ制御基板は、前記複数の入力端子のうち、使用しない入力端子の状態と、予め記憶部に記億された機種固有の値とを比較して一致している場合に、前記サブ制御基板と前記負荷駆動基板とが同種であると判定する基板整合判定手段を有することを特徴とするものである。このようにすると、サブ制御基板のプログラムが異なる基板が接続されたか否か（仕様通りか否か）が分かるので、サブ制御基板を共通化しても混同を避けられる。

請求項１に係る発明によれば、サブ制御基板からの出力については、装飾用制御負荷の数が増減しても、負荷駆動基板を変更すればシリアルの制御信号で対応することができるため、様々な機種仕様にサブ制御基板を共通化して使用できて製造コストの削減と作成に要する手間を省くことが可能となる。

以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明に係る一実施形態としてのパチンコ遊技機に配備された装飾用制御系統に関わる制御基板を表す要部ブロック図である。この明細書でいう装飾用制御負荷とは、その動作によって直接遊技に影響を与えることのない装飾的な動作、或いは、特定の遊技状態の成立の報知もしくは特定の遊技状態が成立することを前もって報知する予告的な動作を行う可動体（例えば、人や動物等を模したものや装飾用の回転ドラム等）を駆動するためのモータ（ソレノイドの場合もある）、並びに、装飾的な点灯もしくは点滅、或いは、特定の遊技状態の成立の報知のためもしくは特定の遊技状態が成立することを前もって予告的に報知するために点灯もしくは点滅するＬＥＤを指す。

また、装飾用検知手段とは、装飾用（演出用ともいう）のために設けられたスイッチ或いはセンサを指すもので、例えば、遊技盤面に設けられた球通過路（当業界でいうワープ等）を通過する球を検出する演出用近接スイッチや上記可動体の諸動作における原点位置を検出するための原点位置検出センサ（例えば、フォトセンサ等）が相当する。

図１において、メイン制御基板１は、当該パチンコ遊技機におけるパチンコ遊技の総括的な制御を行うメインＣＰＵ（図示せず）と各種電子部品等が搭載された配線基板である。サブ制御基板２は、前記メイン制御基板１から送信されるコマンドに応じて前記装飾用制御負荷を制御するサブＣＰＵと各種電子部品等が搭載された配線基板である。負荷駆動基板３は、サブ制御基板２から出力される制御信号に基いて、前記装飾用制御負荷の数に対応したビット数のパラレル駆動信号（ドライブ信号）を生成する駆動信号生成手段を構成する各種電子部品等が搭載された配線基板である。

サブ制御基板２には、サブＣＰＵ４、サブＣＰＵ４から負荷駆動基板３への制御出力のための出力トランジスタ５及び負荷駆動基板３を経由する前記装飾用検知手段の検知信号のサブＣＰＵ４への入力のための入力トランジスタ６が搭載されている。なお、サブＣＰＵは、ＣＰＵ、ＲＯＭ、ＲＡＭ、入出力インタフェース等を含むワンチップマイクロコンピュータで構成されている。

サブＣＰＵ４は、メイン制御基板１から送信されたコマンド（遊技状態の変化に応じて出力される）に応じて前記装飾用制御負荷を駆動するための制御信号を出力トランジスタ５を通じて負荷駆動基板３に出力する。前記制御信号は、８ビット単位のシリアルデータ信号、シリアルデータ信号と同期して読み込みタイミングを取るためのクロック信号、負荷駆動基板３において読み込んだ８ビットのパラレルデータの出力タイミングを取るための出力制御信号の３つである。また、サブＣＰＵ４は、負荷駆動基板３を経由する前記装飾用検知手段の検知信号を入力トランジスタ６を通じて入力する。

負荷駆動基板３には、サブ制御基板２から出力された制御信号（８ビット単位のシリアルデータ信号、クロック信号、出力制御信号）を入力するための入力トランジスタ７、前記装飾用検知手段の検知信号をサブ制御基板２へ出力するための出力トランジスタ８、入力トランジスタ７を介して与えられた制御信号（８ビット単位のシリアルデータ信号、クロック信号、出力制御信号）に基いて、８ビットのパラレルデータを出力してトランジスタアレイ１０に与えるシリアル／パラレルＩＣ９、シリアル／パラレルＩＣ９によって与えられた８ビットのパラレルデータを前記装飾用制御負荷に対して駆動信号として出力するためのトランジスタアレイ１０を備えている。

この実施形態では、前記装飾用制御負荷として８ビットのＬＥＤ群（以下、ＬＥＤ群Ａという）、前記ＬＥＤ群Ａとは別である８ビットのＬＥＤ群（以下、ＬＥＤ群Ｂという）、装飾的動作又は装飾用回転ドラムを駆動するための２つのモータ（１つのモータについて、４ビットの駆動信号）が設けられている。また、前記２つのモータで駆動される可動体の原点位置を検出するための原点位置検出用の２つのセンサ（２ビット）が搭載されている。

従って、ＬＥＤ群Ａ（８ビット）、ＬＥＤ群Ｂ（８ビット）及び２つのモータ（８ビット）に対してそれぞれ駆動信号を出力するために、負荷駆動基板３には、トランジスタアレイ１０は３つ設けられ（トランジスタアレイ１０ａ，１０ｂ，１０ｃ）、３つのトランジスタアレイ１０ａ，１０ｂ，１０ｃに対してそれぞれ８ビットのパラレルデータを与えるために、シリアル／パラレルＩＣ９が３つ設けられている（シリアル／パラレルＩＣ９ａ，９ｂ，９ｃ）。

シリアル／パラレルＩＣ９は、基本的にはシフトレジスタ（８ビット）とラッチ回路を組み合わせたもので、出力制御信号をハイレベルとした上で、クロック信号の立ち上がりに同期してシリアルデータを１ビット分シフトレジスタ（８ビット構成）に取り込む。また、出力制御信号をローレベルにすることにより、シフトレジスタの内容がラッチ回路に転送され、８ビットのパラレルデータとして出力される。さらに、クロック信号、出力制御信号に関係なく、８ビット単位のシリアルデータ信号を出力するものである。

このため、３つのシリアル／パラレルＩＣ９ａ，９ｂ，９ｃは、８ビット単位のシリアルデータ信号に関して前段、中段、後段の３段に接続されている。即ち、入力トランジスタ７を介して入力される８ビット単位のシリアルデータ信号をシリアル／パラレルＩＣ９ａ（前段）に入力し、シリアル／パラレルＩＣ９ａから出力される８ビット単位のシリアルデータ信号をシリアル／パラレルＩＣ９ｂ（中段）に入力し、シリアル／パラレルＩＣ９ｂから出力される８ビット単位のシリアルデータ信号をシリアル／パラレルＩＣ９ｃ（後段）に入力している。また、入力トランジスタ７を介して入力されるクロック信号及び出力制御信号を並列に分配し、３つのシリアル／パラレルＩＣ９ａ，９ｂ，９ｃに同期して与える。

このように、ＬＥＤ、モータ等の装飾用制御負荷について、シリアルデータ信号をサブ制御基板２から出力し、制御負荷で必要なビット数をサブ制御基板２とは別の負荷駆動基板３においてパラレル駆動信号に変換することで、サブ制御基板２からの出力については、制御負荷の数が増減しても、負荷駆動基板３を変更すれば（例えば、シリアル／パラレルＩＣとトランジスタアレイを追加）、シリアルデータ信号、クロック信号、出力制御信号の３信号をソフト処理の変更で対応することができ、サブ制御基板２を共通化することができる。なお、機種の仕様に応じてサブＣＰＵの内容（制御プログラムや設定データ）は変更されるが、サブ制御基板のハード構成は変わることがなく、サブ制御基板２を共通化できるものである。

一方、原点位置検出用のセンサからの検知信号については、機種によってセンサの数が異なるため、汎用の入力ビットを８ビット設けている。しかしながら、機種の仕様によっては８ビットのうち数本しか使用しない場合がある。使用しない端子を空き端子としてしまうと、その空き端子から信号を入力される等して不正が行われないか懸念されて検査機関の許可を得ることができなくなる。そこで、空きとなる端子をＧＮＤ接続することにより、空き端子をなくす。

図２は、検知信号に関わる負荷駆動基板３の出力トランジスタとサブ制御基板２の入力トランジスタとのコネクタ接続部分の詳細を示す図である。サブ制御基板２の８ビットの入力トランジスタ６は、検知信号入力のための複数の（この実施形態では８つの）入力端子Ｐ１〜Ｐ８を備えている。サブ制御基板の入力端子Ｐ１には負荷駆動基板３を通じて原点検知信号１が入力され、入力端子Ｐ２には負荷駆動基板３を通じて原点検知信号２が入力される。入力端子Ｐ３〜Ｐ８は未使用であり、入力端子Ｐ３〜Ｐ８と接続される負荷駆動基板３の全ての信号線は、プリント配線上でＧＮＤに接続されている。このように、サブ制御基板２の入力端子のうち使用しない入力端子を、接続相手の負荷駆動基板３において、使用しない端子と接続される全ての信号線をＧＮＤ接続することにより、負荷駆動基板３において空き端子をなくすことができ、サブ制御基板２においても使用しない入力端子の論理を固定でき、空き端子をなくすことができる。なお、実施形態では、使用しない端子と接続される全ての信号線をＧＮＤ接続しているが、ＧＮＤ接続に限らず、使用しない端子と接続される全ての信号線を正論理又は負論理に固定する構成であればよい。

また、空き端子をサブ制御基板２と、負荷駆動基板３との基板接続判定端子として使用してもよい。具体的には、例えば、負荷駆動基板３内で、Ｐ３，Ｐ５，Ｐ７をＧＮＤ（Ｌレベル）に接続し、Ｐ４，Ｐ６，Ｐ８を＋１２Ｖ（Ｈレベル）に接続しておく。そして、電源投入時にサブＣＰＵ４で、Ｐ３から順に各端子のレベルが、Ｌレベル、Ｈレベルであるかを判定する。例えば、サブＣＰＵ４に内蔵されたＲＯＭに、予め判定値を記憶しておきこの値と各端子との状態とを比較する。もしも、判定値と異なる場合は、未接続と判断して音やＬＥＤで報知する。このように構成すると、サブ制御基板２と負荷制御基板３とが正しく接続されているか否かが分かる。

仮に駆動するモータが２個から６個に増えた場合は、Ｐ１〜Ｐ６を原点検知信号に割り当てて、Ｐ７，Ｐ８を基板接続判定端子に割り当てるようにする。なお、電源投入後も定期的に判定して、判定値と異なる場合に報知すれば、遊技中であっても接続線のコネクタ外れ等の異常状態を検知できる。

また、下記のように構成して、空き端子をサブ制御基板２と負荷駆動基板３との基板整合判定端子として使用してもよい。具体的には、例えば、図柄の回転動ドラムが２個ある役物Ａと、装飾の可動体が２個ある役物Ｂが、いずれもモータで駆動され、原点検知信号が負荷駆動基板を介して２本出力されている役物を備えた異種の遊技機があるとする。

役物Ａは、負荷駆動基板３内でＰ３〜Ｐ８をＧＮＤ（Ｌレベル）に接続しておき、役物Ｂは、負荷駆動基板３内でＰ３〜Ｐ５を＋１２Ｖ（Ｈレベル）に、Ｐ６〜Ｐ８をＧＮＤ（Ｌレベル）に接続しておく。そして、電源投入時にサブＣＰＵ４で、Ｐ３から順に各端子のレベルが、全て「Ｌ」であるか、それとも「Ｌ」「Ｌ」「Ｌ」「Ｈ」「Ｈ」「Ｈ」であるかを判定する。例えば、サブＣＰＵに内蔵されたＲＯＭに、予め機種固有の判定値を記憶しておき、この値と各端子の状態とを比較する。もしも、判定値と異なる場合は、同種でないと判断し、音やＬＥＤで報知する。このように構成すると、サブ制御基板２のプログラムが異なる基板が接続されたか否か（仕様通りか否か）が分かるので、サブ制御基板２を共通にしても混同を避けられる。

本発明に係る一実施形態としてのパチンコ遊技機に配備された装飾用制御系統に関わる制御基板を表す要部ブロック図。検知信号に関わる負荷駆動基板の出力トランジスタとサブ制御基板の入力トランジスタとのコネクタ接続部分の詳細を示す図。

符号の説明

１メイン制御基板
２サブ制御基板
３負荷駆動基板
４サブＣＰＵ
５出力トランジスタ
６入力トランジスタ
７入力トランジスタ
８出力トランジスタ
９シリアル／パラレルＩＣ
１０トランジスタアレイ
１１コネクタ
１２コネクタ

Claims

遊技状態を制御するメイン制御基板からの指示に応じて装飾用制御負荷に対する制御信号の出力を行うサブ制御基板と、該サブ制御基板とは別基板であって、前記サブ制御基板にコネクタ接続される負荷駆動基板とからなり、前記サブ制御基板は、前記装飾用制御負荷に対する制御信号の出力をシリアルとし、前記負荷駆動基板は、前記サブ制御基板から出力された前記シリアルの制御信号に基いて、前記装飾用制御負荷の数に対応したビット数のパラレル駆動信号を生成する駆動信号生成手段を搭載したことを特徴とする遊技機。