JP6403474B2 - 遊技機 - Google Patents

Description

本発明は、遊技動作に起因する抽選処理によって大当り状態を発生させる遊技機に関し、特に、機器構成を複雑化することなく違法遊技を確実に検出できる遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数の表示図柄による一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると入賞状態となり、遊技球が賞球として払出された後、図柄表示部では表示図柄が所定時間変動される。その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて、遊技者に有利な遊技状態を発生させている。そして、この遊技状態を発生させるか否かは、図柄始動口に遊技球が入賞したことを条件に実行される大当り抽選で決定されており、上記の図柄変動動作は、この抽選結果を踏まえたものとなっている。

このように、この種の遊技機では、図柄始動口に遊技球が入賞することを条件に、大当り抽選処理が実行されるので、例えば、遊技機に強い振動を与えるか、強力な磁石などを用いて、図柄始動口に遊技球を誘導する違法行為が懸念されるところである。また、強力な電磁波を図柄始動口に照射することで、遊技球の検出スイッチを電磁的にＯＮ動作させる違法も懸念される。

そこで、かかる違法行為を確実に検知するべく、遊技盤の適所に、磁気センサ、振動センサ、電磁センサなどの防犯センサを配置する対策が考えられる。そして、遊技制御動作を中心的に担当する主制御基板と、主制御基板から受ける制御コマンドに基づいて、個々的な制御動作を実行するサブ制御基板とに区分される遊技機では、防犯センサからの信号を主制御基板で受けて、異常事態の発生を直ちに遊技ホールの管理コンピュータに通知する構成を採っている。

特開２０１２−２５４１９２号公報 特開２０１２−０９５８３５号公報 特開２００８−１２５８１６号公報 特開２００８−１４２３７０号公報

ところで、この種の遊技機では、機種毎に遊技盤の構造が変わるので、これに対応して防犯センサの配置位置や配置個数を変えたいところ、特許文献１の図４に記載のような構成では、センサ数に対応して配線数が増加し、しかも、センサの個数が増えるたびに主制御基板の構成を大きく変更する必要が生じ、問題となる可能性がある。なお、特許文献２〜３の図４に記載の構成を採ることもできるが、これらの構成では、異常発生の箇所を特定することができない可能性がある。一方、特許文献４の図４に記載の構成では、アナログ信号の伝送が必要となり正確性に欠ける上に、追加してＡＤコンバータが必要となる可能性がある。

また、主制御基板には、制御ＲＯＭが内蔵されたワンチップマイコンを搭載するのがセキュリティ上好適であるが、同じセキュリティ上の理由から、主制御基板には、メモリ空間の制限やＣＰＵの性能にも制限があるので、サブ制御基板のように自由な回路設計はできない。

本発明は、上記の問題点に鑑みてなされたものであって、主制御基板に搭載可能な構成を有し、機器構成を複雑化することなく違法遊技を確実に検出できる遊技機を提供することを目的とする。

上記の目的を達成するため、本発明は、パラレル信号を出力可能なパラレル出力ポート、パラレル信号を入力可能なパラレル入力ポート、及び、所定のスイッチ信号に基づいて抽選処理を実行して遊技動作を統括的に制御するＣＰＵを内蔵するマイコン素子を配置した主制御基板と、遊技機の適所に配置された各種のセンサから複数Ｎ個のセンサ信号を、主制御基板から受けるラッチパルスに基づいて一時記憶すると共に、一時記憶されたセンサ信号を、主制御基板から受けるクロックパルスに基づいて１ビットずつ下流方向にシフトさせる端末回路を配置した中継基板と、を設けた遊技機であって、前記パラレル出力ポートから前記中継基板に対して、ＣＰＵがラッチパルスを出力することで、Ｎビット長のセンサ信号を前記端末回路に一時記憶させる第１処理と、第１処理の後、一時記憶されたセンサ信号のうち、最下流位置の１ビットデータを、前記パラレル入力ポートを経由してＣＰＵが取得する第２処理と、第２処理の後、前記パラレル出力ポートから前記中継基板に対して、ＣＰＵがクロックパルスを出力することで、前記端末回路の内部でセンサ信号を１ビットシフトさせる第３処理と、第３処理の後、その時の最下流位置の１ビットデータを、前記パラレル入力ポートを経由してＣＰＵが取得する第４処理と、を有し、第３処理と第４処理を、Ｎ−１回繰り返すことで、Ｎ個のセンサ信号を取得するよう構成されている。

上記した本発明によれば、機器構成を複雑化することなく違法遊技を確実に検出できる遊技機を実現することができる。

実施例に示すパチンコ機の斜視図である。 図１のパチンコ機の遊技盤を図示した正面図である。 図１のパチンコ機の全体構成を示すブロック図である。 遊技盤中継基板やワンチップマイコンの内部構成を説明する図面である。 遊技盤中継基板と主制御基板との間のシリアル伝送を実現する回路構成を説明する図面である。 主制御部の制御動作を説明するフローチャートである。 別の実施例を説明する図面である。

以下、実施例に基づいて本発明を詳細に説明する。図１は、本実施例のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。

ガラス扉６の外周には、ＬＥＤランプなどによる電飾ランプが、略Ｃ字状に配置されている。一方、ガラス扉６の下側には、スピーカが配置されている。また、前面板７には、発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、演出ボタン１１が設けられている。この演出ボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなく演出ボタン１１を操作できる。この演出ボタン１１は、通常時には機能していないが、例えば、ゲーム状態がボタンチャンス状態となると演出ボタンの操作を受け付け可能となり、内蔵ランプを点灯させて操作可能であることが遊技者に報知される。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５の表面には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その略中央には、背面側に延びる中央開口ＨＯが設けられている。そして、中央開口ＨＯの奥底には、液晶カラーディスプレイで構成された表示装置ＤＳが配置されている。また、遊技領域の適所には、図柄始動口１５、大入賞口１６、普通入賞口１７、ゲート１８が配設されている。

これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。そして、図柄始動口１５に遊技球が入賞したことが検出されると、保留上限値を超えない限り、大当り抽選処理が実行され、遊技者に有利な遊技状態に移行するか否かが抽選決定される。

表示装置ＤＳの上部には、待機状態の抽選処理数を特定するＬＥＤ表示部ＬＰが配置されている。ＬＥＤ表示部ＬＰは、実施例の保留上限値に対応して４個のＬＥＤランプで構成される。

表示装置ＤＳは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置ＤＳは、中央部の特別図柄表示部Ｄａ〜Ｄｃと、右上部の普通図柄表示部１９と、中央下部の保留数表示部ＮＵＭと、を有している。保留数表示部ＮＵＭは、ＬＥＤ表示部ＬＰに同期して同一の演出保留数を表示するが、可動演出体（不図示）が降下して実行される可動演出時には、表示内容が自動的に消滅するよう構成されている。

特別図柄表示部Ｄａ〜Ｄｃでは、大当り抽選によって大当り状態が招来することを期待させるリーチ演出が実行され、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、大当り抽選の当否結果を不確定に報知する予告演出などが実行される。また、普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右一対の開閉爪を備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪が所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、そのタイミングが画像演出の実行中でないことを条件に、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動する画像演出が開始され、図柄始動口１５への遊技球の入賞タイミングに応じた大当り抽選結果に基づいて決定される停止図柄で停止する。一方、画像演出中に図柄始動口１５に遊技球が入賞すると、保留上限値（４個）に達しない限り、大当り抽選処理が保留状態となり、増加した演出保留数がＬＥＤ表示部ＬＰと、保留数表示部ＮＵＭに同期して表示される。なお、保留上限値を超えて図柄始動口１５に遊技球が入賞した場合には、賞球動作として遊技球が払出されるだけで、大当り抽選処理は実行されない。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。

図３は、上記した各動作を実現するパチンコ機ＧＭの全体回路構成を示すブロック図である。図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧や、電源異常信号ＡＢＮ１，ＡＢＮ２やシステムリセット信号（電源リセット信号）ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動する画像制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施例では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インタフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インタフェイス基板２７と画像インタフェイス基板２８を経由して、画像制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板３２を経由して、払出制御基板２４に伝送される。制御コマンドＣＭＤ，ＣＭＤ’，ＣＭＤ”は、何れも１６ビット長であるが、主制御基板２１や払出制御基板２４が関係する制御コマンドは、８ビット長毎に２回に分けてパラレル送信されている。一方、演出制御基板２２から画像制御基板２３に伝送される制御コマンドＣＭＤ’は、１６ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。

ところで、本実施例では、演出インタフェイス基板２７と演出制御基板２２とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板２８と画像制御基板２３についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。

これら主制御基板２１、演出制御基板２２、画像制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４とインタフェイス基板２７〜２８に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２’、画像制御部２３’、及び払出制御部２４と言うことがある。すなわち、この実施例では、演出制御基板２２と演出インタフェイス基板２７とで演出制御部２２’を構成し、画像制御基板２３と画像インタフェイス基板２８とで画像制御部２３’を構成している。なお、演出制御部２２’、画像制御部２３’、及び払出制御部２４の全部又は一部がサブ制御部である。

また、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。

一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材ＧＭ１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３５と、ランプ駆動基板３６と、モータ駆動基板３７と、が含まれており、これらの回路基板が、前枠３の適所に各々固定されている。ここで、ランプ駆動基板３６は、演出制御部２２’から出力されるシリアル信号を受ける同一構成の複数個のランプドライバが直列接続されて構成されている。

また、モータ駆動基板３７は、演出モータＭＯｉを駆動すると共に、各演出モータＭＯｉの原点位置に配置された原点検出センサからの原点スイッチ信号や、演出ボタン１１の操作を示すボタン信号を受けるよう構成されている。

遊技盤５の背面には、主制御基板２１、演出制御基板２２、画像制御基板２３が、表示装置ＤＳやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣ１〜Ｃ４によって電気的に接続されている。

電源基板２０は、接続コネクタＣ２を通して、主基板中継基板３２に接続され、接続コネクタＣ３を通して、電源中継基板３３に接続されている。電源基板２０には、交流電源の投入と遮断とを監視する電源監視部ＭＮＴが設けられている。電源監視部ＭＮＴは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号ＳＹＳをＬレベルに維持した後に、これをＨレベルに遷移させる。

また、電源監視部ＭＮＴは、交流電源の遮断を検知すると、電源異常信号ＡＢＮ１，ＡＢＮ２を、直ちにＬレベルに遷移させる。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、電源投入後に速やかにＨレベルとなる。

本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入（通常は電源スイッチのＯＮ）を検知してＨレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Ｈレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号ＳＹＳがＣＰＵをリセットすることはない。なお、電源異常信号ＡＢＮ１，ＡＢＮ２は、交流電源の瞬停状態でも出力される。

主基板中継基板３２は、電源基板２０から出力される電源異常信号ＡＢＮ１、バックアップ電源ＢＡＫ、及びＤＣ５Ｖ，ＤＣ１２Ｖ，ＤＣ３２Ｖを、そのまま主制御部２１に出力している。電源中継基板３３は、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板２７に出力している。演出インタフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２’と画像制御部２３’に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の電源異常信号ＡＢＮ２や、バックアップ電源ＢＡＫを、その他の電源電圧と共に直接的に受けている。

電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部２２’と画像制御部２３’のワンチップマイコンは、その他のＩＣ素子と共に電源リセットされるようになっている。

但し、このシステムリセット信号ＳＹＳは、主制御部２１と払出制御部２４には、供給されておらず、各々の回路基板２１，２４のリセット回路ＲＳＴにおいて電源リセット信号（ＣＰＵリセット信号）が生成されている。そのため、例えば、接続コネクタＣ２がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部２１や払出制御部２４のＣＰＵが異常リセットされるおそれはない。

なお、演出制御部２２’と画像制御部２３’は、主制御部２１からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板２０から出力されるシステムリセット信号ＳＹＳを利用している。

ところで、主制御部２１や払出制御部２４に設けられたリセット回路ＲＳＴは、各々ウォッチドッグタイマを内蔵しており、各制御部２１，２４のＣＰＵから、定時的なクリアパルスを受けない限り、各ＣＰＵは強制的にリセットされる。

また、この実施例では、ＲＡＭクリア信号ＣＬＲは、主制御部２１で生成されて主制御部２１と払出制御部２４のワンチップマイコンに伝送されている。ここで、ＲＡＭクリア信号ＣＬＲは、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチＳＷのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４は、電源基板２０から電源異常信号ＡＢＮ１，ＡＢＮ２を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源ＢＡＫは、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

図３に示す通り、主制御部２１は、主基板中継基板３２を経由して、払出制御部２４に制御コマンドＣＭＤ”を送信する一方、払出制御部２４からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号ＣＯＮや、動作開始信号ＢＧＮを受信している。ステイタス信号ＣＯＮには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号ＢＧＮは、電源投入後、払出制御部２４の初期動作が完了したことを主制御部２１に通知する信号である。

また、主制御部２１は、直接的に、或いは、遊技盤中継基板３１を経由して、遊技盤５の各遊技部品に接続されている。各入賞口１６〜１８に内蔵された検出スイッチのスイッチ信号は、パラレル信号として、主制御部２１の入力ポートＰｉ０に伝送される。また、主制御部２１は、その出力ポートＰｏを経由して、電動式チューリップなどのソレノイド類ＳＬを駆動している（図４参照）。検出スイッチ信号には、図柄始動口１５から主制御部２１に伝送される入賞スイッチ信号ＳＧも含まれている。

なお、ソレノイド類や検出スイッチは、主制御部２１から配電された電源電圧ＶＢ（１２Ｖ）で動作するよう構成されている。また、図柄始動口１５への入賞状態などを示す各スイッチ信号は、電源電圧ＶＢ（１２Ｖ）と電源電圧Ｖｃｃ（５Ｖ）とで動作するインタフェイスＩＣで、ＴＴＬレベル又はＣＭＯＳレベルのスイッチ信号に変換された上で、主制御部２１に伝送される。

先に説明した通り、演出制御基板２２と演出インタフェイス基板２７とはコネクタ連結によって一体化されており、演出制御部２２’は、電源中継基板３３を経由して、電源基板２０から各レベルの直流電圧（５Ｖ，１２Ｖ，３２Ｖ）と、システムリセット信号ＳＹＳを受けている（図３参照）。また、演出制御部２２’は、コマンド中継基板２６を経由して、主制御部２１から制御コマンドＣＭＤとストローブ信号ＳＴＢとを受けている。

演出制御部２２’が取得する制御コマンドＣＭＤには、（１）異常報知その他の報知用制御コマンドなどの他に、（２）図柄始動口への入賞に起因する各種演出動作の概要を特定する制御コマンド（変動パターンコマンド）や、図柄種別を指定する制御コマンド（図柄指定コマンド）が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。

また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報（１５Ｒ確変、２Ｒ確変、１５Ｒ通常、２Ｒ通常など）を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドに基づいて、画像演出、音声演出、ランプ演出、及びモータ演出などの具体的内容を決定し、画像演出を除く各種の演出動作を実行している。

一方、画像演出については、画像制御部が担当するので、演出制御部２２’は、画像制御部２３’に対して、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’と、電源基板２０から受けたシステムリセット信号ＳＹＳと、２種類の直流電圧（１２Ｖ，５Ｖ）とを出力している。

そして、画像制御部２３’では、制御コマンドＣＭＤ’に基づいて表示装置ＤＳを駆動して各種の画像演出を実行している。表示装置ＤＳは、ＬＥＤバックライトによって発光しており、画像インタフェイス基板２８から５対のＬＶＤＳ（低電圧差動伝送Low voltage differential signaling）信号と、バックライト電源電圧（１２Ｖ）とを受けて駆動されている。

次に、図４は、遊技盤中継基板３１の内部構成を図示したものであり、主制御部２１のワンチップマイコン２１Ａの内部構成も含めて図示している。ワンチップマイコン２１Ａは、Ｚ８０ＣＰＵ（Ｚｉｌｏｇ社）相当のＣＰＵと、Ｚ８０ＣＴＣ（counter timer circuit ）相当のカウンタタイマ回路ＣＴＣと、ＲＯＭ及びＲＡＭのメモリ回路と、ウォッチドッグタイマＷＤＴと、大当り抽選用の乱数値を生成する乱数生成回路ＧＮＲと、パラレル入力ポートＰｉ（Ｐｉ０やＰｉ１）と、パラレル出力ポートＰｏとを内蔵している。なお、調歩同期式でシリアル通信を実現するシリアルポートも存在するが、この実施例では使用しないので記載を省略している。

ここで、パラレル出力ポートＰｏは、ラッチ信号ＬＴと、クロック信号ＳＣＫを出力し、パラレル入力ポートＰｉ１は、クロック信号ＳＣＫに対応して端末回路ＴＥＲから伝送されるセンサ信号ＳＥｉを１ビットずつ取得している。

この構成に対応して、遊技盤中継基板３１には、遊技盤の適所に配置された磁気センサ、振動センサ、電磁センサなどの防犯センサＳＥ０〜ＳＥｎからのセンサ信号ＳＥｉを受ける端末回路ＴＥＲが配置されている。なお、端末回路ＴＥＲと主制御基板２１の間は、差動伝送ライン又はシングルエンド伝送ラインが形成されている。

ここで、磁気センサは、遊技球の移動を誘導するべく違法使用される可能性のある永久磁石の静磁界を検出する監視センサであり、図柄始動口１５への遊技球の移動経路に対応して配置される。一方、電波センサは、各入賞口１５〜１８に内蔵された検出スイッチをＯＮ動作させるべく放射される誘導磁界（放射磁界）を検出する監視センサであり、振動センサは、異常レベルの振動を検出する監視センサである。

また、遊技盤中継基板３１には、上記した防犯センサＳＥ０〜ＳＥｎの他に、各入賞口１６〜１８に内蔵された検出スイッチと、ソレノイド類ＳＬと、が接続されている。この構成に対応して、遊技盤中継基板３１には、検出スイッチからのスイッチ信号を受けるバッファ回路ＢＵＦ，ＡＰや、ソレノイド類ＳＬを駆動するドライバＤＲが配置されている。

普通入賞口１７、大入賞口１６、及びゲート１８などからの検出スイッチ信号は、遊技盤中継基板３１のバッファ回路ＢＵＦ，ＡＰを経由してパラレル入力ポートＰｉ０に供給される。なお、バッファ回路ＢＵＦは、検出スイッチ信号の電圧レベルを、ＴＴＬレベル又はＣＭＯＳレベルに降下させるための回路である。

一方、図柄始動口１５からの入賞スイッチ信号ＳＧは、主制御部２１のバッファ回路ＢＵＦに直接的に供給される。すなわち、図柄始動口１５からの入賞スイッチ信号ＳＧは、主制御部２１のバッファ回路ＢＵＦを経由して、ワンチップマイコン２１Ａの乱数生成回路ＧＮＲと、パラレル入力ポートＰｉ０に重複して供給されている。

ここで、乱数生成回路ＧＮＲは、図柄始動口１５の入賞スイッチ信号ＳＧがＯＮ状態になったことを検出して検出内容を保持するラッチレジスタと、計数クロックΦを受けて高速度で更新されるカウンタと、入賞スイッチ信号がＯＮ状態となった瞬間のカウンタ値を乱数値として保持する乱数値レジスタとを有している。そして、ＣＰＵは、パラレル入力ポートＰｉ０からの入力データに基づき、入賞スイッチ信号ＳＧがＯＮ状態となったことを把握すると、乱数生成回路ＧＮＲの乱数値レジスタから乱数値を取得し、これを当選値とを比較する抽選処理（図６の特別図柄処理ＳＴ１７）を実行するよう構成されている。

図５（ａ）は、遊技盤中継基板３１の端末回路ＴＥＲと、主制御部２１の要部とを示す回路図である。また、図５（ｂ）は、端末回路ＴＥＲと、ワンチップマイコン２１ＡのＣＰＵの動作内容を説明するタイムチャートである。

図５（ａ）に示す通り、端末回路ＴＥＲは、ワンチップマイコン２１Ａのパラレル出力ポートＰｏとパラレル入力ポートＰｉ１に接続されている。ここで、パラレル出力ポートＰｏは、クロック信号ＳＣＫと、ラッチ信号ＬＴとを出力している。一方、パラレル入力ポートＰｉ１は、端末回路ＴＥＲが出力するシリアルデータ（センサ信号ＳＥｉ）を１ビット毎に取得可能に構成されている。

なお、図５（ａ）では、防犯センサＳＥ０〜ＳＥｎが８個の場合を例示しているが、防犯センサの個数は適宜であり、８個より多くの防犯センサを設けたい場合には、図５（ａ）に示す端末回路ＴＥＲを複数個カスケード接続すれば良い。カスケード接続とは、複数個の端末回路ＴＥＲにおいて、上流側の端末回路ＴＥＲの出力ＱＨを、下流側の端末回路ＴＥＲの入力端子（SERIALINPUT ）に接続する縦続接続を意味する。

このように、図５の端末回路ＴＥＲを複数Ｎ個カスケード接続して遊技盤中継基板３１を構成すれば、回路変更を要することなく、８×Ｎ個以下の適宜個数の防犯センサＳＥｉに対処することができる。もっとも、通常は、防犯センサの個数が８個を超えないので、遊技機の機種変更に伴う遊技盤の構成の変更に拘わらず、図５に示す回路構成を維持することができ、遊技盤中継基板３１の構成を変える必要はない。

図５（ａ）に示す通り、実施例の端末回路ＴＥＲは、８個の防犯センサＳＥ０〜ＳＥ７から各々のセンサ信号ＳＥｉ（＝Ａ〜Ｈ）を受ける８ビット長のシフトレジスタ６０を中心に構成されている。各シフトレジスタ６０は、クロック端子ＣＫと、ＬＯＡＤ端子Ｓ／Ｌバーと、パラレル入力端子ＰＤと、シリアル入力端子Ｄと、シリアル出力端子Ｑとを有して構成されている。

そして、この実施例では、防犯センサの個数を８個又はそれ以下とするので、最上流のシフトレジスタ６０へのシリアル入力端子（SERIALINPUT ）には、常にＬレベルの信号が供給されるよう構成されている。また、全てのクロック端子ＣＫには、主制御部２１から伝送されるクロック信号ＳＣＫが、その論理レベルを維持して共通的に供給されるようになっている。一方、全てのロード端子Ｓ／Ｌバーには、主制御部２１が出力するラッチ信号ＬＴが、ＮＯＴゲートＧＴ１において論理反転された後、反転ラッチ信号ＬＴバーとして供給されるよう構成されている。

図示の通り、８個の防犯センサのセンサ信号ＳＥｉは、２つのＮＯＴゲートを経由して、パラレル入力端子ＰＤに供給されており、ロード端子Ｓ／Ｌバーの反転ラッチ信号ＬＴバーがＬレベルに遷移することに同期して、８ビット長のセンサ信号ＳＥｉ（＝Ａ〜Ｈ）が８個のシフトレジスタ６０に取得される。すなわち、主制御部２１の出力ポートから正論理のラッチ信号ＬＴが出力されることで、８ビットのセンサ信号（Ａ〜Ｈ）のデータラッチ動作が実行される。

このようにして各シフトレジスタ６０にラッチされたセンサ信号（Ａ〜Ｈ）は、クロック端子ＣＫに供給されるクロック信号ＳＣＫの立上りエッジに同期して、次段のシフトレジスタ６０に転送されるよう構成されている。したがって、例えば、８個のクロック信号ＳＣＫを受けると、端末回路ＴＥＲの出力端子ＱＨからは、センサ信号ＳＥｉがＨ→Ｇ→Ｆ→Ｅ→Ｄ→Ｃ→Ｂ→Ａの順番に出力されることになる。

なお、端末回路ＴＥＲの出力端子ＱＨは、反転ラッチ信号ＬＴバーを受けたタイミングでセンサ信号Ｈを出力しており、１個目のクロック信号ＳＣＫに同期してセンサ信号Ｇを出力し、その後、７個目のクロック信号ＳＣＫに同期してセンサ信号Ａを出力し、８個目のクロック信号ＳＣＫに同期してＬレベルデータを出力する。

本実施例では、端末回路ＴＥＲが上記の通りに動作するので、主制御部２１のＣＰＵは、ラッチ信号ＬＴと、クロック信号ＳＣＫを、適宜に出力制御することで、防犯センサＳＥ０〜ＳＥｎのセンサ信号ＳＥｉを取得することができ、プログラム負担が極めて軽微である。しかも、遊技機の機種毎に防犯センサの個数が相違しても、その個数が８個以下であれば、遊技盤中継基板３１や中央回路ＣＮＴの回路構成を変える必要が無く、単純なプログラム変更だけで足りるという利点もある。

図５（ｂ）は、プログラム処理によるＣＰＵの動作を図示したものであり、ＣＰＵは、パラレル出力ポートＰｏを経由して、正論理のラッチ信号ＬＴを出力して、シフトレジスタ６０に最新のセンサ信号ＳＥｉを取得させた後、クロック信号ＳＣＫを７個出力することで、シフトレジスタ６０からセンサ信号ＳＥｉをＨ→Ｇ→Ｆ→Ｅ→Ｄ→Ｃ→Ｂ→Ａの順番で出力される。なお、最初のセンサ信号Ｈは、ラッチ信号ＬＴに同期して出力され、残りのセンサ信号Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａは、７個のクロック信号の立上りエッジに同期して出力される。

このように本実施例では、端末回路ＴＥＲのシフトレジスタ６０が、ラッチ信号ＬＴとクロック信号ＳＣＫの立上りエッジで１ビットのデータを出力するので、ＣＰＵは、出力された１ビットデータを、その後のタイミングで取得すれば良い。すなわち、ＣＰＵは、１個のラッチ信号ＬＴと７個のクロック信号ＳＣＫを送信することで、Ｈ，Ｇ，Ｆ，Ｅ，Ｄ，Ｃ，Ｂ，Ａのセンサ信号ＳＥｉを、この順番に１ビットずつ取得することができる。

続いて、以上の動作も含み、主制御部２１のワンチップマイコン２１ＡのＣＰＵによって実現される遊技動作を説明する。図６（ａ）は、主制御部２１の制御プログラムを示すフローチャートであり、所定時間毎に実行されるタイマ割り込み処理を示している。タイマ割込みが生じると、ＣＰＵのレジスタを保存することなく、直ちに電源監視処理が実行される（ＳＴ１０）。これは、タイマ割込み処理が起動されるタイミングが、ステップＳＴ２０の直後に固定されているためである。

電源監視処理（ＳＴ１０）では、電源基板２０から供給されている電源異常信号ＡＢＮのレベルを判定し、電断時には必要データをＲＡＭに記憶して電源が遮断されるのを待つ。電源監視処理（ＳＴ１０）が終わると、ウォッチドッグタイマＷＤＴにクリアパルスを出力すると共に、普通図柄処理（ＳＴ１６）における抽選動作で使用される当り用カウンタＲＧの値を更新する（ＳＴ１１）。なお、特別図柄処理（ＳＴ１７）における抽選動作で使用される大当り判定用の乱数値ＲＮＤについては、図４の乱数生成回路ＧＮＲで生成されるので、ステップＳＴ１１の処理で更新されることはない。

当り乱数更新処理（ＳＴ１１）が終わると、各遊技動作の時間を管理しているタイマについて、タイマ減算処理が行なわれる（ＳＴ１２）。ここで減算されるタイマは、主として、電動チューリップや大入賞口の開放時間やその他の遊技演出時間を管理するために使用される。

続いて、図柄始動口１５や大入賞口１６の入賞検出スイッチを含む各種スイッチ類のＯＮ／ＯＦＦ信号が入力され、ワーク領域にＯＮ／ＯＦＦ信号レベルや、その立上り状態が記憶される（ＳＴ１３）。

次に、エラー管理処理が行われる（ＳＴ１４）。エラー管理処理は、遊技球の補給が停止したり、遊技球が詰まっていないかなど、機器内部に異常が生じていないかの判定を含んでいる。また、電波センサＳＥ０や磁気センサＳＥｉなどの監視センサが異常反応していないかの異常監視処理（ＳＴ１４）も含んでいる。

図６（ｂ）は、エラー管理処理の要部である異常監視処理（ＳＴ１４）を示すフローチャートである。先ず、ＣＰＵは、クロック信号の送信回数を管理する変数Ｎを初期値に設定した後（ＳＴ３０）、ワンチップマイコン２１Ａの出力ポートＰｏからラッチ信号（パルス）ＬＴを出力する（ＳＴ３１）。すると、端末回路ＴＥＲは、負論理のラッチパルスＬＴに基づいて、最新のセンサ信号ＳＥ０〜ＳＥｎを取得する。

そこで、ＣＰＵは、ラッチパルスＬＴに同期して、端末回路ＴＥＲから出力されたセンサ信号Ｈを入力ポートＰｉ１から取得して記憶した上で（ＳＴ３２）、出力ポートＰｏからクロック信号（パルス）ＳＣＫを出力する（ＳＴ３３）。

先に説明した通り、端末回路ＴＥＲは、クロック信号ＳＣＫの立上りエッジで、センサ信号を１ビット出力する。そこで、ＣＰＵは、次に、入力ポートＰｉ１をＲＥＡＤアクセスして、次のセンサ信号を取得して記憶する（ＳＴ３４）。なお、この記憶処理では、それまでの取得データを上位方向に１ビットシフトした上で、その最下位ビットに今回の取得データを付加する。

そして、変数Ｎを更新しつつ、上記したステップＳＴ３３〜ＳＴ３４の処理を７回繰り返す（ＳＴ３６）。その結果、ステップＳＴ３１の処理で取得した１ビットデータを加えて、合計８ビットのシリアルデータが、１バイト長のパラレルデータに纏められることになる。

このようにして、全てのセンサ信号ＳＥ０〜ＳＥｎを取得した後、異常判定を行い（ＳＴ３７）、異常時には必要な処理を実行する（ＳＴ３８）。このように、本実施例では、防犯センサからのデータ取得時に、シリアル伝送のためのソフトウェア処理は不要であり、２つの制御信号ＬＴ，ＳＣＫについての単純なパラレル出力処理を実行すれば足りるので、ＣＰＵの負担が極めて簡易である。しかも、防犯センサＳＥ０〜ＳＥｎの最新データを各々取得できるので、異常発生箇所を一意に特定することもできる。

なお、本実施例では、防犯センサＳＥ０〜ＳＥｎの動作とは無関係にラッチパルスＬＴが出力されるので、過渡的なセンサ信号を取得してしまう可能性もある。そこで、ステップＳＴ３０〜ＳＴ３６の処理を複数回繰り返し、各防犯センサから各々同一のセンサ信号が得られることを条件に判定処理に移行させても良い。

上記のような、エラー管理処理が終われば、次に、払出制御部２４から受けた賞球計数信号に基づく管理処理を実行した後（ＳＴ１５）、普通図柄処理を行う（ＳＴ１６）。普通図柄処理とは、電動チューリップなど、普通電動役物を作動させるか否かの判定を意味する。具体的には、ステップＳＴ１３のスイッチ入力結果によって遊技球がゲートを通過していると判定された場合に、乱数更新処理（ＳＴ１１）で更新された当り用カウンタＲＧを、当り当選値と対比して行われる。そして、対比結果が当選状態であれば当り中の動作モードに変更する。また、当り中となれば、電動チューリップなど、普通電動役物の作動に向けた処理を行う。

続いて、特別図柄処理を行う（ＳＴ１７）。特別図柄処理とは、大入賞口１６など特別電動役物を作動させるか否かの判定である。具体的には、入賞スイッチ信号ＳＧが立上ったと判定される場合には、乱数生成回路ＧＮＲの乱数レジスタに格納されている乱数値ＲＮＤに使用して大当り抽選処理を実行する。そして、図示省略しているが、抽選結果が当選状態であれば大当り中の動作モードに変更する。また、大当り中となれば、大入賞口など特別電動役物の作動に向けた処理を行う。

このような特別図柄処理（ＳＴ１７）の後、主制御部２１で管理するＬＥＤについて点灯動作を進行させると共に（ＳＴ１８）、電動チューリップや大入賞口などの開閉動作を実現するソレノイド駆動処理を実行した後（ＳＴ１９）、ＣＰＵを割込み許可状態ＥＩに戻してタイマ割込みを終える（ＳＴ２０）。

以上、図４の回路構成を前提に説明したが、端末回路ＴＥＲの回路構成は特に限定されない。また、上記の実施例では、パラレル出力ポートＰｏと、パラレル入力ポートＰｉ１を使用したが、この点も特に限定されない。すなわち、主制御基板２１に、クロック同期方式で機能するシリアルポートＳｉを内蔵したワンチップマイコン２１Ａを配置する場合には、このシリアルポート（シリアル入力ポート）Ｓｉを使用するのも好適である。

図７（ａ）は、シリアル入力ポートＳｉを使用して端末回路ＴＥＲからセンサ信号を取得する場合の回路構成を図示したものである。図示の通り、パラレル出力ポートＰｏの出力は、ＮＯＴゲートＧＴ１において論理反転された後、反転ラッチ信号ＬＴバーとして端末回路ＴＥＲに供給されている。先に説明した通り、端末回路ＴＥＲのシフトレジスタ６０は、この反転ラッチ信号ＬＴバーが立下ることに対応して、最新のセンサ信号ＳＥｉを取得する。

また、シリアル入力ポートＳｉから出力されるクロック信号ＳＫは、ＮＯＴゲートＧＴ２で論理反転された後、反転クロック信号ＣＫバーとして端末回路ＴＥＲに供給されている。したがって、この実施例では、端末回路ＴＥＲのシフトレジスタ６０は、シリアル入力ポートＳｉから出力されるクロック信号ＣＫの立下りエッジに同期してシフト動作を実行することになる。

また、図７（ａ）に内部構成を図示する通り、ワンチップマイコン２１Ａのシリアル入力ポートＳｉは、端末回路ＴＥＲからシリアルデータＳＤＡＴＡ（センサ信号ＳＥｉ）を受けてパラレル変換する受信シフトレジスタＳＲと、受信シフトレジスタＳＲから１バイトデータの転送を受ける受信データレジスタＤＲと、ＣＰＵコアから１バイトデータを受ける送信データレジスタＤＲと、シリアルポートＳｉの内部動作状態を管理する多数の制御レジスタＲＧと、カウンタ回路ＣＴの出力パルスΦを受けて制御レジスタＲＧが指定する分周比のクロック信号ＣＫを出力するボーレートジェネレータＢＧと、を有して構成されている。

制御レジスタＲＧには、受信データレジスタＤＲに１バイト長のデータが転送されたことを示す完了ビットＦＵＬＬも含まれており、ＣＰＵは、完了ビットＦＵＬＬがＨレベル（完了レベル）であることを確認した上で、受信データレジスタＤＲから受信データを取得することになる。

また、制御レジスタＲＧには、送信許可ビットＴＸＥや受信許可ビットＲＸＥを含んだＷＲＩＴＥ可能な制御レジスタが含まれている。そして、ＣＰＵが受信許可ビットＲＸＥをＯＮ（Ｈ）レベルに設定すると、シリアル入力ポートＳｉの受信動作が許可され、ＯＦＦレベルに設定すると受信動作が禁止される。そこで、この実施例では、ＣＰＵが、受信処理の開始時に受信許可ビットＲＸＥをＯＮ状態にセットし、受信処理の終了時に受信許可ビットＲＸＥをＯＦＦレベルにリセットする動作している。

図７（ｂ）は、シリアル入力ポートＳ１について、データ受信動作を示すタイムチャートである。図示の場合、便宜上、受信データは全体で２バイト長であるが、シリアル入力ポートＳｉが受信禁止状態（ＲＸＥ＝Ｌ）である場合や、２バイト長の受信処理を終えた後は、クロック信号ＣＫ１が固定状態のＨレベルである。また、完了ビットＦＵＬＬもＬレベル（empty レベル）である。

そして、ＣＰＵが受信許可ビットＲＸＥをＯＮ状態にセットした後、送信データレジスタＤＲに１バイト目のダミーデータを書込むと、クロック信号ＣＫの出力が開始される。端末回路ＴＥＲのシフトレジスタ６０は、クロック信号ＣＫの立下りエッジ、つまり、反転クロック信号ＣＫバーの立上りエッジに同期して、シリアルデータＳＤＡＴＡとして、センサ信号ＳＥｉを出力する。そこで、シリアル入力ポートＳｉは、このシフトレジスタ６０の動作に対応して、自らが出力したクロック信号ＣＫの立上りエッジに同期して、センサ信号ＳＥｉを、１ビット毎に受信シフトレジスタＳＲに取得する。

このようにして、８個目のクロック信号ＣＫに同期して受信シフトレジスタＳＲに取得されたデータが８ビットに達すると、この８ビットの取得データが、受信シフトレジスタＳＲから受信データレジスタＤＲに転送されると共に、完了ビットＦＵＬＬがＨレベル（完了レベル）にセットされる。そこで、ＣＰＵは、Ｈレベルの完了ビットＦＵＬＬを確認した上で、受信データレジスタＤＲから１バイト目の受信データを取得することになる。

すると、このＣＰＵの取得動作に対応して、完了ビットＦＵＬＬがＨレベルからＬレベル（empty レベル）に戻るので、ＣＰＵは、必要があれば、完了ビットＦＵＬＬが、再度、Ｈレベルになるのを待ち、２バイト目の受信データを取得することになる。もっとも、実施例の場合には、防犯センサの個数が８個以下であるので、２バイト目の受信処理は不要である。

なお、クロック信号ＣＫは、予め設定されたデータバイト数（この実施例は１バイト）の受信動作を終えるか、受信許可ビットＲＸＥがＯＦＦレベルに設定されることで、定常レベル（Ｈ）に戻るので、余分のデータがシリアル伝送されることはない。また、防犯センサの個数が８個未満の場合には、不要なビットを含んだ取得データとなるので、不要ビットは無視される。一方、防犯センサの個数が８個を超えて１６個以下の場合には、図７（ｂ）に示す動作となり、２バイト目のデータを取得することで、全センサ信号の取得処理が完了することになる。

この実施例の場合には、シリアルポートＳｉが上記の通りに機能するので、ＣＰＵは、適宜なタイミングで、送信データレジスタＤＲにダミーデータを書き込んだ後、完了ビットＦＵＬＬがＨレベル（完了レベル）にセットされるのを待つだけ良く、プログラム負担が軽微である。また、防犯センサの個数に拘らず、主制御基板２１の回路構成を変える必要がないという利点ある。更に、図７に示す端末回路（シフトレジスタ６０）をカスケード接続して、適度な十分量であるＭ個の防犯センサ信号を接続可能に構成しておけば、Ｍ個以下の防犯センサを使用する限り、遊技盤中継基板３１の回路構成についてもこれを変更する必要がない。

以上、実施例について詳細に説明したが、具体的な回路構成や制御手順は何ら本発明を限定するものではなく、適宜に変更可能である。なお、本発明は、弾球遊技機や回胴遊技機だけでなく、その他の遊技機にも好適に適用される。また、上記の実施例では、主制御基板２１について説明したが、同一、又は類似の構成を、他の制御基板２２，２３，２４設けるのも好適である。

ＧＭ 遊技機
ＳＥ０〜ＳＥｎ 防犯センサ
ＳＥｉ センサ信号
ＴＥＲ 端末回路
ＳＴ３１ 第１手段、
ＳＴ３３ 第２手段

Claims (3)

1. パラレル信号を出力可能なパラレル出力ポート、パラレル信号を入力可能なパラレル入力ポート、及び、所定のスイッチ信号に基づいて抽選処理を実行して遊技動作を統括的に制御するＣＰＵを内蔵するマイコン素子を配置した主制御基板と、
   遊技機の適所に配置された各種のセンサから複数Ｎ個のセンサ信号を、主制御基板から受けるラッチパルスに基づいて一時記憶すると共に、一時記憶されたセンサ信号を、主制御基板から受けるクロックパルスに基づいて１ビットずつ下流方向にシフトさせる端末回路を配置した中継基板と、を設けた遊技機であって、
   前記パラレル出力ポートから前記中継基板に対して、ＣＰＵがラッチパルスを出力することで、Ｎビット長のセンサ信号を前記端末回路に一時記憶させる第１処理と、
   第１処理の後、一時記憶されたセンサ信号のうち、最下流位置の１ビットデータを、前記パラレル入力ポートを経由してＣＰＵが取得する第２処理と、
   第２処理の後、前記パラレル出力ポートから前記中継基板に対して、ＣＰＵがクロックパルスを出力することで、前記端末回路の内部でセンサ信号を１ビットシフトさせる第３処理と、
   第３処理の後、その時の最下流位置の１ビットデータを、前記パラレル入力ポートを経由してＣＰＵが取得する第４処理と、を有し、
   第３処理と第４処理を、Ｎ−１回繰り返すことで、Ｎ個のセンサ信号を取得するよう構成されていることを特徴とする特徴とする遊技機。
2. シリアル伝送されたセンサ信号を所定ビット長のデータに纏める第５処理を更に設けた請求項１に記載の遊技機。
3. クロックパルスは、第１エッジと第２エッジを有して構成され、
   第１エッジに基づいて第２の処理が実行される一方、同じクロックパルスの第２エッジに基づいて第３処理が実行される請求項１又は２に記載の遊技機。

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