以下、実施例に基づいて本発明を詳細に説明する。図1は、本実施例のパチンコ機GMを示す斜視図である。このパチンコ機GMは、島構造体に着脱可能に装着される矩形枠状の木製外枠1と、外枠1に固着されたヒンジ2を介して開閉可能に枢着される前枠3とで構成されている。この前枠3には、遊技盤5が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉6と前面板7とが夫々開閉自在に枢着されている。
ガラス扉6の外周には、LEDランプなどによる電飾ランプが、略C字状に配置されている。一方、ガラス扉6の下側には、スピーカが配置されている。また、前面板7には、発射用の遊技球を貯留する上皿8が装着され、前枠3の下部には、上皿8から溢れ出し又は抜き取った遊技球を貯留する下皿9と、発射ハンドル10とが設けられている。発射ハンドル10は発射モータと連動しており、発射ハンドル10の回動角度に応じて動作する打撃槌によって遊技球が発射される。
上皿8の外周面には、演出ボタン11が設けられている。この演出ボタン11は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル10から右手を離すことなく演出ボタン11を操作できる。この演出ボタン11は、通常時には機能していないが、例えば、ゲーム状態がボタンチャンス状態となると演出ボタンの操作を受け付け可能となり、内蔵ランプを点灯させて操作可能であることが遊技者に報知される。
上皿8の右部には、カード式球貸し機に対する球貸し操作用の操作パネル12が設けられ、カード残額を3桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。
図2に示すように、遊技盤5の表面には、金属製の外レールと内レールとからなるガイドレール13が環状に設けられ、その略中央には、背面側に延びる中央開口HOが設けられている。そして、中央開口HOの奥底には、液晶カラーディスプレイで構成された表示装置DSが配置されている。また、遊技領域の適所には、図柄始動口15、大入賞口16、普通入賞口17、ゲート18が配設されている。
これらの入賞口15〜18は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。そして、図柄始動口15に遊技球が入賞したことが検出されると、保留上限値を超えない限り、大当り抽選処理が実行され、遊技者に有利な遊技状態に移行するか否かが抽選決定される。
表示装置DSの前面に形成される空間には、可動演出を実行する可動演出体AMUが昇降自在に配置されている。可動演出体AMUは、左右の昇降機構ALVa,ALVbに保持されて構成され、昇降機構ALVa,ALVbを駆動する演出モータMO1,MO2の回転に対応してガイド軸PLに沿って高速に昇降する。この可動演出体AMUは、可動演出時に、例えば表示装置DSの最下部などの目的位置に移動して、他の演出モータMOiの回転に対応する可動演出を実行することがある。なお、最上部に位置する待機状態(原点領域)では、遊技者から隠蔽されている。その他、遊技盤5の周りにも、小型の可動演出体(不図示)が複数個配置されており、多数の演出モータMx(M1〜Mn)や、演出ソレノイドによって複雑な可動演出を実現している。
本実施例の演出モータは、遊技盤5を保持する遊技枠に配置される第1群の演出モータMOiと、遊技盤5に配置される第2群の演出モータM1〜Mnと、に区分されている。第2群の演出モータMx(M1〜Mn)は、遊技盤5と一体化された盤側部材GM2(図3参照)であって、その遊技機の遊技性に対応した個性的な可動演出を実行する。これに対して、第1群の演出モータMOiは、遊技盤5から分離可能な枠側部材GM1(図3参照)であって、やや定型的な可動演出を実行する。
特に限定されないが、第1群及び第2群の全ての演出モータMOi,Mxは、ステッピングモータで構成されており、各ステッピングモータは、2相励磁方式又は1−2相励磁方式で駆動されている。なお、この実施例では、可動演出体AMUを上下方向の往復駆動する演出モータMO1〜MO2は、電流方向が一定のユニポーラ型であるが、回転トルクを高めるべくバイポーラ型とするのが好適である。
ところで、表示装置DSの上部には、待機状態の抽選処理数を特定するLED表示部LPが配置されている。LED表示部LPは、実施例の保留上限値に対応して4個のLEDランプで構成される。
表示装置DSは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この表示装置DSは、中央部の特別図柄表示部Da〜Dcと、右上部の普通図柄表示部19と、中央下部の保留数表示部NUMと、を有している。保留数表示部NUMは、LED表示部LPに同期して同一の演出保留数を表示するが、可動演出体AMUが降下して実行される可動演出時には、表示内容が自動的に消滅するよう構成されている。
特別図柄表示部Da〜Dcでは、大当り抽選によって大当り状態が招来することを期待させるリーチ演出が実行され、特別図柄表示部Da〜Dc及びその周りでは、大当り抽選の当否結果を不確定に報知する予告演出などが実行される。また、普通図柄表示部19は普通図柄を表示するものであり、ゲート18を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート18の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。
図柄始動口15は、左右一対の開閉爪を備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部19の変動後の停止図柄が当り図柄を表示した場合には、開閉爪が所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。
図柄始動口15に遊技球が入賞すると、そのタイミングが画像演出の実行中でないことを条件に、特別図柄表示部Da〜Dcの表示図柄が所定時間だけ変動する画像演出が開始され、図柄始動口15への遊技球の入賞タイミングに応じた大当り抽選結果に基づいて決定される停止図柄で停止する。一方、画像演出中に図柄始動口15に遊技球が入賞すると、保留上限値(4個)に達しない限り、大当り抽選処理が保留状態となり、増加した演出保留数がLED表示部LPと、保留数表示部NUMに同期して表示される。なお、保留上限値を超えて図柄始動口15に遊技球が入賞した場合には、賞球動作として遊技球が払出されるだけで、大当り抽選処理は実行されない。
表示装置DSの前面、及び/又は、その周りでは、一連の画像演出の間に、演出モータMx及び/又は演出モータMOiが動作して予告演出としての多様な可動演出が実行される。例えば、可動演出体AMUが中央開口HOの位置に降下することがあり、この場合には、目的位置まで降下した可動演出体AMUは、適宜な可動予告演出を実行した後、元の原点領域に向けて上昇する。
大入賞口16は、例えば前方に開放可能な開閉板16aで開閉制御されるが、特別図柄表示部Da〜Dcの図柄変動後の停止図柄が「777」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板16aが開放されるようになっている。
大入賞口16の開閉板16aが開放された後、所定時間が経過し、又は所定数(例えば10個)の遊技球が入賞すると開閉板16aが閉じる。このような動作は、最大で例えば15回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Da〜Dcの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。
図3は、上記した各動作を実現するパチンコ機GMの全体回路構成を示すブロック図である。図示の通り、このパチンコ機GMは、AC24Vを受けて各種の直流電圧や、電源異常信号ABN1,ABN2やシステムリセット信号(電源リセット信号)SYSなどを出力する電源基板20と、遊技制御動作を中心統括的に担う主制御基板21と、主制御基板21から受けた制御コマンドCMDに基づいてランプ演出及び音声演出を実行する演出制御基板22と、演出制御基板22から受けた制御コマンドCMD’に基づいて表示装置DSを駆動する画像制御基板23と、主制御基板21から受けた制御コマンドCMD”に基づいて払出モータMを制御して遊技球を払い出す払出制御基板24と、遊技者の操作に応答して遊技球を発射させる発射制御基板25と、を中心に構成されている。
但し、この実施例では、主制御基板21が出力する制御コマンドCMDは、コマンド中継基板26と演出インタフェイス基板27を経由して、演出制御基板22に伝送される。また、演出制御基板22が出力する制御コマンドCMD’は、演出インタフェイス基板27と画像インタフェイス基板28を経由して、画像制御基板23に伝送され、主制御基板21が出力する制御コマンドCMD”は、主基板中継基板32を経由して、払出制御基板24に伝送される。制御コマンドCMD,CMD’,CMD”は、何れも16ビット長であるが、主制御基板21や払出制御基板24が関係する制御コマンドは、8ビット長毎に2回に分けてパラレル送信されている。一方、演出制御基板22から画像制御基板23に伝送される制御コマンドCMD’は、16ビット長をまとめてパラレル伝送されている。そのため、可動予告演出を含む予告演出を、多様化して多数の制御コマンドを連続的に送受信するような場合でも、迅速にその処理を終えることができ、他の制御動作に支障を与えない。
ところで、本実施例では、演出インタフェイス基板27と演出制御基板22とは、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。同様に、画像インタフェイス基板28と画像制御基板23についても、配線ケーブルを経由することなく、雄型コネクタと雌型コネクタとを直結されて二枚の回路基板が積層されている。そのため、各電子回路の回路構成を複雑高度化しても基板全体の収納空間を最小化できると共に、接続ラインを最短化することで耐ノイズ性を高めることができる。
これら主制御基板21、演出制御基板22、画像制御基板23、及び払出制御基板24には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板21〜24とインタフェイス基板27〜28に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部21、演出制御部22’、画像制御部23’、及び払出制御部24と言うことがある。すなわち、この実施例では、演出制御基板22と演出インタフェイス基板27とで演出制御部22’を構成し、画像制御基板23と画像インタフェイス基板28とで画像制御部23’を構成している。なお、演出制御部22’、画像制御部23’、及び払出制御部24の全部又は一部がサブ制御部である。
また、このパチンコ機GMは、図3の破線で囲む枠側部材GM1と、遊技盤5の背面に固定された盤側部材GM2とに大別されている。枠側部材GM1には、ガラス扉6や前面板7が枢着された前枠3と、その外側の木製外枠1とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。先に説明した通り、枠側部材GM1には、第1群の演出モータMOiも含まれる。
一方、盤側部材GM2は、機種変更に対応して交換され、新たな盤側部材GM2が、元の盤側部材の代わりに枠側部材GM1に取り付けられる。なお、枠側部材GM2を除く全てが、盤側部材GM2であり、盤側部材GM2には、第2群の演出モータMx(M1〜Mn)が含まれる。
図3の破線枠に示す通り、枠側部材GM1には、電源基板20と、払出制御基板24と、発射制御基板25と、枠中継基板35と、ランプ駆動基板36と、モータ駆動基板37と、が含まれており、これらの回路基板が、前枠3の適所に各々固定されている。ここで、ランプ駆動基板36は、演出制御部22’から出力されるシリアル信号を受ける同一構成の複数個のランプドライバが直列接続されて構成されている。
また、モータ駆動基板37は、第1群の演出モータMOiを駆動すると共に、各演出モータMOiの原点位置に配置された原点検出センサからの原点スイッチ信号や、演出ボタン11の操作を示すボタン信号を受けるよう構成されている。具体的には、モータ駆動基板37は、演出制御部22’から出力されるシリアル信号を受ける同一構成の複数のモータドライバDVがカスケード接続されて構成されている。また、モータ駆動基板37は、演出ボタン11から受けるボタン信号と、センサ基板SENSから受ける複数ビット長の原点スイッチ信号とを纏めて、演出制御部22’に対してシリアル信号の形式で出力している。
遊技盤5の背面には、主制御基板21、演出制御基板22、画像制御基板23が、表示装置DSやその他の回路基板と共に固定されている。そして、枠側部材GM1と盤側部材GM2とは、一箇所に集中配置された接続コネクタC1〜C4によって電気的に接続されている。
電源基板20は、接続コネクタC2を通して、主基板中継基板32に接続され、接続コネクタC3を通して、電源中継基板33に接続されている。電源基板20には、交流電源の投入と遮断とを監視する電源監視部MNTが設けられている。電源監視部MNTは、交流電源が投入されたことを検知すると、所定時間だけシステムリセット信号SYSをLレベルに維持した後に、これをHレベルに遷移させる。
また、電源監視部MNTは、交流電源の遮断を検知すると、電源異常信号ABN1,ABN2を、直ちにLレベルに遷移させる。なお、電源異常信号ABN1,ABN2は、電源投入後に速やかにHレベルとなる。
本実施例のシステムリセット信号は、交流電源に基づく直流電源によって生成されている。そのため、交流電源の投入(通常は電源スイッチのON)を検知してHレベルに増加した後は、直流電源電圧が異常レベルまで低下しない限り、Hレベルを維持する。したがって、直流電源電圧が維持された状態で、交流電源が瞬停状態となっても、システムリセット信号SYSがCPUをリセットすることはない。なお、電源異常信号ABN1,ABN2は、交流電源の瞬停状態でも出力される。
主基板中継基板32は、電源基板20から出力される電源異常信号ABN1、バックアップ電源BAK、及びDC5V,DC12V,DC32Vを、そのまま主制御部21に出力している。一方、電源中継基板33は、電源基板20から受けたシステムリセット信号SYSや、交流及び直流の電源電圧を、そのまま演出インタフェイス基板27に出力している。演出インタフェイス基板27は、受けたシステムリセット信号SYSを、そのまま演出制御部22’と画像制御部23’に出力している。
一方、払出制御基板24は、中継基板を介することなく、電源基板20に直結されており、主制御部21が受けると同様の電源異常信号ABN2や、バックアップ電源BAKを、その他の電源電圧と共に直接的に受けている。
電源基板20が出力するシステムリセット信号SYSは、電源基板20に交流電源24Vが投入されたことを示す電源リセット信号であり、この電源リセット信号によって演出制御部22’と画像制御部23’のワンチップマイコンは、その他のIC素子と共に電源リセットされるようになっている。
但し、このシステムリセット信号SYSは、主制御部21と払出制御部24には、供給されておらず、各々の回路基板21,24のリセット回路RSTにおいて電源リセット信号(CPUリセット信号)が生成されている。そのため、例えば、接続コネクタC2がガタついたり、或いは、配線ケーブルにノイズが重畳しても、主制御部21や払出制御部24のCPUが異常リセットされるおそれはない。
なお、演出制御部22’と画像制御部23’は、主制御部21からの制御コマンドに基づいて、従属的に演出動作を実行することから、回路構成の複雑化を回避するために、電源基板20から出力されるシステムリセット信号SYSを利用している。
ところで、主制御部21や払出制御部24に設けられたリセット回路RSTは、各々ウォッチドッグタイマを内蔵しており、各制御部21,24のCPUから、定時的なクリアパルスを受けない限り、各CPUは強制的にリセットされる。
また、この実施例では、RAMクリア信号CLRは、主制御部21で生成されて主制御部21と払出制御部24のワンチップマイコンに伝送されている。ここで、RAMクリア信号CLRは、各制御部21,24のワンチップマイコンの内蔵RAMの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチSWのON/OFF状態に対応した値を有している。
主制御部21及び払出制御部24は、電源基板20から電源異常信号ABN1,ABN2を受けることによって、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源BAKは、営業終了や停電により交流電源24Vが遮断された後も、主制御部21と払出制御部24のワンチップマイコンの内蔵RAMのデータを保持するDC5Vの直流電源である。したがって、主制御部21と払出制御部24は、電源遮断前の遊技動作を電源投入後に再開できることになる(電源バックアップ機能)。このパチンコ機では少なくとも数日は、各ワンチップマイコンのRAMの記憶内容が保持されるよう設計されている。
図3に示す通り、主制御部21は、主基板中継基板32を経由して、払出制御部24に制御コマンドCMD”を送信する一方、払出制御部24からは、遊技球の払出動作を示す賞球計数信号や、払出動作の異常に係わるステイタス信号CONや、動作開始信号BGNを受信している。ステイタス信号CONには、例えば、補給切れ信号、払出不足エラー信号、下皿満杯信号が含まれる。動作開始信号BGNは、電源投入後、払出制御部24の初期動作が完了したことを主制御部21に通知する信号である。
また、主制御部21は、直接的に、或いは、遊技盤中継基板31を経由して、遊技盤5の各遊技部品に接続されている。そして、遊技盤上の各入賞口16〜18に内蔵された検出スイッチのスイッチ信号を受ける一方、電動式チューリップなどのソレノイド類を駆動している。ソレノイド類や検出スイッチは、主制御部21から配電された電源電圧VB(12V)で動作するよう構成されている。また、図柄始動口15への入賞状態などを示す各スイッチ信号は、電源電圧VB(12V)と電源電圧Vcc(5V)とで動作するインタフェイスICで、TTLレベル又はCMOSレベルのスイッチ信号に変換された上で、主制御部21に伝送される。
先に説明した通り、演出制御基板22と演出インタフェイス基板27とはコネクタ連結によって一体化されており、演出制御部22’は、電源中継基板33を経由して、電源基板20から各レベルの直流電圧(5V,12V,32V)と、システムリセット信号SYSを受けている(図3及び図4参照)。また、演出制御部22’は、コマンド中継基板26を経由して、主制御部21から制御コマンドCMDとストローブ信号STBとを受けている。
そして、演出制御部22’は、演出インタフェイス基板27を経由して、モータ駆動基板30に搭載されたモータドライバDVや、ランプ駆動基板29に搭載されたランプドライバに対して、必要な駆動データを、各々、シリアル信号として供給している。また、演出制御部22’は、モータ駆動基板30から受けるシリアル信号に基づいて、各演出モータMxの回転状態を把握している。すなわち、各演出モータMx(M1〜Mn)の原点位置には、原点検出センサが各々配置されており、nビット長の原点スイッチ信号(パラレル信号SN)は、センサ基板SENSを経由して、モータ駆動基板30に供給され、他のデータと共にシリアル信号SDATA1として演出制御部22’伝送されている(図3及び図4参照)。
図3に示す通り、演出制御部22’は、演出インタフェイス基板27、枠中継基板34、及び枠中継基板35を経由して、モータ駆動基板37や、ランプ駆動基板36ともシリアル信号の送受信処理を実行している。そして、演出制御部22’は、モータ駆動基板37から受けるシリアル信号に基づいて、各演出モータMOiの回転状態を把握すると共に、必要時には、演出ボタン11の操作を把握している。なお、モータ駆動基板37の回路構成は、モータ駆動基板30と略同一構成であり、後述するモータ駆動基板30の説明は、基本的に、モータ駆動基板37にも妥当する。
図3及び図4に示す通り、演出制御部22’は、画像制御部23’に対して、制御コマンドCMD’及びストローブ信号STB’と、電源基板20から受けたシステムリセット信号SYSと、2種類の直流電圧(12V,5V)とを出力している。
そして、画像制御部23’では、制御コマンドCMD’に基づいて表示装置DSを駆動して各種の画像演出を実行している。表示装置DSは、LEDバックライトによって発光しており、画像インタフェイス基板28から5対のLVDS(低電圧差動伝送Low voltage differential signaling)信号と、バックライト電源電圧(12V)とを受けて駆動されている(図4参照)。
次に、演出制御部22’と画像制御部23’の構成を更に詳細に説明する。図4に示す通り、演出インタフェイス基板27は、電源中継基板33を経由して、電源基板20から3種類の直流電圧(5V,12V,32V)を受けている。ここで、直流電圧5Vは、デジタル論理回路の電源電圧として、演出インタフェイス基板27、ランプ駆動基板29、モータ駆動基板30、画像インタフェイス基板28、及び画像制御基板23に配電されて各デジタル回路を動作させている。
図示の通り、演出制御基板22には、直流電圧5Vが配電されておらず、12VからDC/DCコンバータで降圧された直流電圧3.3Vと、3.3VからDC/DCコンバータで更に降圧された直流電圧1.8Vだけが、演出インタフェイス基板27から演出制御基板22に配電されている。
このように、本実施例の演出制御基板22は、全ての回路が、電源電圧3.3V又はそれ以下の電源電圧で駆動されているので、電源電圧を5Vで動作する場合と比較して大幅に低電力化することができ、仮に、演出制御基板22の直上に演出インタフェイス基板27を配置して積層しても放熱上の問題が生じない。但し、電源基板20から受けた直流電圧12Vは、そのままデジタルアンプ46の電源電圧として使用されると共に、ランプ駆動基板29やモータ駆動基板30に配電されてランプ群やモータ群の電源電圧となる。
図4に示すように、演出制御部22’は、音声演出・ランプ演出・可動演出体による予告演出・データ転送などの処理を実行するワンチップマイコン40と、ワンチップマイコン40の制御プログラムなどを不揮発的に記憶する制御メモリ(flash memory)41と、ワンチップマイコン40からの指示に基づいて音声信号を再生して出力する音声合成回路42と、再生される音声信号の元データである圧縮音声データを記憶する音声用メモリ43とを備えて構成されている。
ここで、ワンチップマイコン40、制御メモリ41、及び音声用メモリ43は、電源電圧3.3Vで動作しており、また、音声合成回路42は、電源電圧3.3V及び電源電圧1.8Vで動作しており大幅な省電力化が実現されている。ここで、1.8Vは、音声合成回路のコンピュータ・コア部の電源電圧であり、3.3Vは、I/O部の電源電圧である。
ワンチップマイコン40には、複数のパラレル入出力ポートPIO(Pi+Po+Po’)と、複数のシリアル入出力ポートSiとが内蔵されている。ここで、シリアル入出力ポートSiは、各種の制御レジスタRGへの設定値に基づいて入力ポート又は出力ポートとして機能する(図5参照)。そこで、本実施例では、CH0のシリアルポートS0を、シリアル出力ポートに設定し、CH1のシリアルポートS1を、シリアル入力ポートに設定している。なお、これらシリアルポートS0,S1については、図5に関して更に詳述する。
パラレル入出力ポートPIOの入力ポートPiには、主制御部21からの制御コマンドCMD及びストローブ信号STBが入力され、コマンド出力ポートPoからは、制御コマンドCMD’及びストローブ信号STB’が出力されるよう構成されている。具体的には、入力ポートPiには、主制御基板21から出力された制御コマンドCMDとストローブ信号(割込み信号)STBとが、演出インタフェイス基板27のバッファ44において、電源電圧3.3Vに対応する論理レベルに変換されて8ビット単位で供給される。割込み信号STBは、ワンチップマイコンの割込み端子に供給され、受信割込み処理によって、演出制御部22’は、制御コマンドCMDを取得するよう構成されている。
演出制御部22’が取得する制御コマンドCMDには、(1)異常報知その他の報知用制御コマンドなどの他に、(2)図柄始動口への入賞に起因する各種演出動作の概要を特定する制御コマンド(変動パターンコマンド)や、図柄種別を指定する制御コマンド(図柄指定コマンド)が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当たり抽選における当否結果とが含まれている。
また、図柄指定コマンドには、大当たり抽選の結果に応じて、大当たりの場合には、大当たり種別に関する情報(15R確変、2R確変、15R通常、2R通常など)を特定する情報が含まれ、ハズレの場合には、ハズレを特定する情報が含まれている。変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定しても良いが、この場合でも、演出内容の具体的な内容は特定されていない。
そのため、演出制御部22’では、変動パターンコマンドを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、演出モータMOi及びMxによるモータ演出や、LED群の点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、画像制御部23’に対して、ランプやスピーカによる演出動作に同期した画像演出に関する制御コマンドCMD’を出力する。
このような演出動作に同期した画像演出を実現するため、演出制御部22’は、コマンド出力ポートPoを通して、画像制御部23’に対するストローブ信号(割込み信号)STB’と共に、16ビット長の制御コマンドCMD’を演出インタフェイス基板27に向けて出力している。なお、演出制御部22’は、図柄指定コマンドや、表示装置DSに関連する報知用制御コマンドや、その他の制御コマンドを受信した場合は、その制御コマンドを、16ビット長に纏めた状態で、割込み信号STB’と共に演出インタフェイス基板27に向けて出力している。
上記した演出制御基板22の構成に対応して、演出インタフェイス基板27には出力バッファ45が設けられており、16ビット長の制御コマンドCMD’と1ビット長の割込み信号STB’を画像インタフェイス基板28に出力している。そして、これらのデータCMD’,STB’は、画像インタフェイス基板28を経由して、画像制御基板23に伝送される。
また、演出インタフェイス基板27には、音声合成回路42から出力される音声信号を受けるデジタルアンプ46が配置されている。先に説明した通り、音声合成回路42は、3.3Vと1.8Vの電源電圧で動作しており、また、デジタルアンプ46は、電源電圧12VでD級増幅動作しており、消費電力を抑制しつつ大音量の音声演出を可能にしている。
そして、デジタルアンプ46の出力によって、遊技機上部の左右スピーカと、遊技機下部のスピーカとを駆動している。本実施例では、音質の劣化を防止すると共に、配線の複雑化を回避するため、音声合成回路42とデジタルアンプ46との間は、4本の信号線で接続されており、具体的には、転送クロック信号と、チャネル制御信号LRCLKと、2ビット長のシリアル信号SD1,SD2との合計4ビットの信号線に抑制されている。なお、何れの信号も、その振幅レベルは3.3Vである。
ここで、シリアル信号SD1は、遊技機上部に配置された左右スピーカのステレオ信号R,Lを特定するPCMデータについてのシリアル信号であり、シリアル信号SD2は、遊技機下部に配置された重低音スピーカのモノラル信号を特定するPCMデータについてのシリアル信号である。そして、音声合成回路42は、チャネル制御信号LRCLKをLレベルに維持した状態で、左チャネルの音声信号Lを伝送し、チャネル制御信号LRCLKをHレベルに維持した状態で、右チャネルの音声信号Rを伝送する。
図4に示す通り、演出インタフェイス基板27には、ワンチップマイコン40のパラレル出力ポートPo’や、シリアルポートS0,S1から出力される各種の信号を伝送する出力バッファ回路48,49,50が設けられている。ここで、出力バッファ50は、不図示のシリアル出力ポートから出力されるランプ駆動信号に対応しており、出力バッファ48は、シリアル入力ポートS1(図5)から出力されるクロック信号CK1に対応している。このクロック信号CK1は、モータ駆動基板30のPS変換回路CVに供給され、原点スイッチ信号などを含んだシリアル信号SDATA1の受信動作を制御している。
一方、出力バッファ49は、シリアル出力ポートS0から出力されるクロック信号CK0、及び、シリアル信号SDATA0と、パラレルポートP0から出力される各種の制御信号RESET,LATCH,LOADに対応している。そして、取得信号LOADは、モータ駆動基板30のバッファ回路BFを経由してPS変換回路CVに供給される。また、リセット信号RESETとラッチ信号LATCHとクロック信号CK0は、モータ駆動基板30に搭載された複数のモータドライバDVに供給され、モータ駆動データや検査データCHKを含んだ複合データSDATA0のシリアル伝送動作を実現する。
なお、演出制御部22’から出力される全ての信号RESET,LOAD,CK0,CK1,SDATA0は、電源電圧3.3Vのワンチップマイコン40で生成されたデジタルデータであるが、演出インタフェイス基板27でレベル変換されることで電源電圧5Vに対応するデジタルデータとなる。したがって、演出インタフェイス基板27からモータドライバDVまでの伝送距離が長い場合でも、十分なノイズマージンが確保される。
一方、モータ駆動基板30から演出制御部22’に入力されるシリアル信号SDATA1については、上記の逆であり、電源電圧5Vに対応するデジタルデータとしてモータ駆動基板30から出力され、これが演出インタフェイス基板27でレベル変換されて、電源電圧3.3Vのワンチップマイコン40(シリアル入力ポートS1)に供給される。
続いて、図5(a)に基づいて、演出制御部22’のワンチップマイコン40とモータ駆動基板30との関係を更に詳述する。図示の通り、パラレル出力ポートPo’は、モータ駆動基板30のモータドライバDVに対して、リセット信号RESETと、ラッチ信号LATCHを出力して、必要な駆動データを、各モータドライバDVに取得させている。また、パラレル出力ポートPo’は、モータ駆動基板30のPS変換回路CVに取得信号LOADに伝送することで、PS変換回路CVの取得動作を制御している。具体的には、PS変換回路CVは、取得信号LOADに同期して、原点検出センサからの原点スイッチ信号SNと、検査データCHKとを取得している。
シリアル出力ポートS0は、モータ駆動基板30に搭載された多数のモータドライバDVに対して、演出モータMxや演出ソレノイドの駆動データΦiと検査データCHKとを含んだ複合データSDATA0を、クロック信号CK0に同期して出力している。すなわち、シリアル出力ポートS0は、クロック同期方式に基づいて、モータ駆動基板30に対して、複合データSDATA0を伝送している。ここで、複合データSDATA0は、演出モータMx(M1〜Mn)の歩進動作を制御する駆動データΦ1〜Φ4を連結させたn×4ビット長と、演出ソレノイドの駆動データと、1又は数ビット長の検査データCHKと、を纏めたシリアルデータである。なお、以下の説明では、2ビット長の検査データCHKを、適宜に、01又は10に切り替える構成について説明するが、検査データCHKの値やビット長は、何ら限定されない。
何れにしても、シリアル入力ポートS1は、自らが出力するクロック信号CK1に同期して、モータ駆動基板30から伝送されるシリアル信号SADATA1を取得している。ここで、シリアル信号SADATA1は、センサ基板SENSから出力された原点スイッチ信号SN(nビット長のパラレル信号)と、検査データCHKのMSBビット(帰還データRT)とを纏めたデータであって、PS変換回路CVから出力されるシリアルデータである。
図5(a)の回路ブロック図に示す通り、モータ駆動基板30には、n個の演出モータと、適当個数(図示例では2個)の演出ソレノイドとを駆動する合計(n+1)個のモータドライバDVが、カスケード接続されて配置されている。図示の通り、1番目からn番目までのn個のモータドライバDVは、各々、演出モータM1〜Mnを直接駆動しており、最下流に位置するn+1番目のモータドライバDVは、2個の演出ソレノイドを直接駆動している。
最下流位置のモータドライバDVの残り2本の出力端子には、XORゲートGxが接続されており、検査データCHKを受けるように構成されている。そして、XORゲートGxの出力端子には、異常報知用の発光ダイオードERが接続されている。先に説明した通り、この実施例では、2ビット長の検査データCHKが、例えば1秒間隔で、01と10に切り替わるが、何れの場合でも、XORゲートGxの出力がHレベルとなるので発光ダイオードERは点灯しない。一方、n+1個のモータドライバDVの何れかに異常が生じると、異常なモータドライバDVの下流側には、異常レベルの検査データCHK(00又は11)が転送されることになる。その結果、XORゲートGxの出力は、Lレベルとなるので、発光ダイオードERが点灯することで異常発生が報知される。
ところで、各モータドライバは、図6(a)に示す内部構成を有しており、直列接続された5個のシフトレジスタSR1〜SR5と、最終段を除く4個のシフトレジスタSR1〜SR4のQ出力を受ける4個のDラッチLT1〜LT4と、DラッチLT1〜LT4のQ出力を電流増幅して、演出モータMxや演出ソレノイドに出力する出力部OUT1〜OUT4とを有して構成されている。なお、本実施例では、DラッチRT1〜RT4と出力部OUT1〜OUT4とを接続する4個のANDゲートG1〜G4が常にON状態となるようENBL端子が解放状態となっている。
図6(a)に示す通り、モータドライバDVに内蔵された4個のシフトレジスタSR1〜SR4には、モータドライバDVのSCLK端子に共通接続されたクロック端子と、モータドライバDVのRESET端子に共通接続されたCLR端子とが各々設けられている。そして、モータドライバDVのSDATIN端子は、最上流のシフトレジスタSR1のD端子に供給され、シフトレジスタSR1のQ出力は、次段のシフトレジスタSR2のD端子に供給されている。以下同様であり、i番目のシフトレジスタSRiのQ出力は、i+1段目のシフトレジスタSRi+1のD端子に供給されている。
最終段のシフトレジスタSR5のD端子には、前段のシフトレジスタSR4のQ出力が供給され、シフトレジスタSR5のクロック端子には、モータドライバDVのSCLK端子の反転信号が供給されている。そして、シフトレジスタSR5のQ出力は、出力バッファを経由してモータドライバDVのSDATOUT端子に伝送されている。
ここで、全てのシフトレジスタSR1〜SR5は、各々のクロック端子の立上りエッジで、D端子のデータを取得するよう構成されている。そのため、シフトレジスタSR1〜SR4は、モータドライバDVのSCLK端子に供給されるクロック信号の立上りエッジで、各々のD端子への入力データを取得する。一方、シフトレジスタSR5は、SCLK端子に供給されるクロック信号の立下りエッジで、D端子への入力データ(シフトレジスタSR4のQ出力)を取得することになる。
図5や図6に示す通り、モータドライバDVのSCLK端子には、演出制御部22’からクロック信号CK0が供給され、RESET端子には、演出制御部22’からリセット信号RESETが供給されるよう構成されている。そのため、シフトレジスタSR1〜SR5のQ出力は、演出制御部22’からリセット信号RESETを受けることで一斉にLレベルとなり、その後、シフトレジスタSR1〜SR4は、各々のD端子に受けるデータを、クロック信号CK0の立上りエッジに同期して取得することになる(図6(b)参照)。
一方、シフトレジスタSR5は、そのD端子に受けるデータ(シフトレジスタSR4のQ出力)を、クロック信号CK0の立下りエッジに同期して取得する。このような構成に対応して、例えば、演出制御部22’が、リセット信号RESETを出力した後、4ビットのデータD3〜D0をクロック信号CK0に同期して、MSBファーストの形式で出力したと仮定すると、クロック信号CK0の立上りエッジ毎に、MSBビットであるデータD3が、シフトレジスタSR1→SR2→SR3→SR4に転送され、4個目のクロック信号CK0の立上りエッジでシフトレジスタSR4に記憶されることになる。また、同じデータD3が、4個目のクロック信号CK0の立下りエッジで、シフトレジスタSR5に記憶されると共に、SDATOUT端子から出力される。図6(b)は、この関係を図示したタイムチャートである。
本実施例では、上記の動作をするn+1個のモータドライバDVが、カスケード接続されている。そのため、4×(n+1)個のクロック信号CK0に同期して、4×(n+1)ビット長のデータ(複合データSDATA0)がシリアル転送されると、n+1個のモータドライバDVに、4×(n+1)ビット長の複合データSDATA0が取得されることになる。そこで、この実施例では、4×(n+1)ビットのデータの先頭2ビットを検査データCHKに割り当て、(n+1)×4個の全てのシフトレジスタを経由して、この検査データCHKを転送させることで、全シフトレジスタの正常動作を確認している。
具体的には、4×(n+1)個のクロック信号CK0に基づいて、最下流位置のモータドライバDVに2ビットの検査データCHKを取得させると共に、検査データCHKのMSBビットを帰還データRTとして演出制御部22’に帰還させている。例えば、検査データCHKが2進数01である場合には、同じ検査データ01のMSBビット(=0)を取得できるか否かに基づいて、全てのシフトレジスタSRの正常動作を確認することができる。
帰還データRTを取得する回路構成は、図5に示す通りであり、モータ駆動基板30には、パラレルデータをシリアルデータに変換するPS変換回路CVと、PS変換回路CVの出力を演出制御部22’に出力するバッファ回路BFとが設けられている。
図7は、PS変換回路CVの具体的な回路構成を図示したものである。図示の通り、PS変換回路CVは、シフトレジスタ60と、入力バッファ回路61と、フィルタ回路62とを有して構成され、取得信号LOADに基づいて取得した例えば8ビット長のデータを、クロック信号CK1に同期してシリアル信号SDATA1として出力している。
入力バッファ回路61は、プルアップ抵抗RとインバータINとを有して構成されて、原点スイッチ信号SNと検査データCHK(帰還データRT)を論理反転させている。図示の実施例では、便宜上、原点スイッチ信号SNを7ビット長とし、帰還データRTを1ビット長として、合計8ビット長のスイッチ信号が、入力バッファ回路61を経由して、シフトレジスタ60の8個の入力端子(A〜H)に供給されている。但し、原点スイッチ信号SNのビット長(n)や帰還データRTのビット長は、適宜に増減される。
フィルタ回路62は、50〜100Ω程度の抵抗R1,R2と、50〜100pF程度のコンデンサC1,C2とで構成されたCRローパスフィルタを構成している。このように、本実施例では、フィルタ回路62の時定数を2.5〜10×10−9[S]に設計しており、ボーレート2Mbps〜8Mbps程度の通信速度でも、オーバシュートやアンダーシュートを抑制して誤動作のないシリアル通信を実現することができる。
本実施例のシフトレジスタ60としては、例えば、図7(b)に内部回路を示すICが使用され、そのパラレル入力端子A〜Hには、上記した8ビットのスイッチ信号が供給され、これらパラレル入力端子A〜Hのデータは、取得信号LOADバーの立下りタイミングに同期して内部レジスタに取得されるよう構成されている。
取得信号LOADバーは、ワンチップマイコン40のパラレル出力ポートPo’から出力された取得信号LOADが論理反転されたものである。そして、取得信号LOADがHレベル(取得信号LOADバーがLレベル)となると、パラレル入力端子A〜Hのデータがシフトレジスタ60に取得される。そして、この取得データ(8ビット長のパラレルデータ)は、その後、クロック信号CK1に同期して、出力端子QHから出力されてシリアルデータとなる。先に説明した通り、クロック信号CK1は、ワンチップマイコン40のシリアル入力ポートS1から出力され、シリアルデータSDATA1は、1バイト毎にCPUに取得される。
なお、この実施例では、シフトレジスタ60のシリアル入力端子INPUTと禁止端子INHIBITとは、Lレベルに固定されているので、シフトレジスタ60に取得されたデータは、クロック信号CK1の立上りエッジに同期して出力される。そして、シリアル入力ポートS1は、自らが出力するクロック信号CK1の立下りエッジに同期して、シリアルスイッチ信号SDATA1を順番に取得する。
続いて、シリアルポートS0,S1について説明しておく。図5(a)に内部構成を図示する通り、シリアル出力ポートS0は、CPUコアから1バイトデータを受ける送信データレジスタDRと、送信データレジスタDRから1バイトデータの転送を受けて、設定データSDATAとしてシリアル出力する送信シフトレジスタSRと、シリアルポートの内部動作状態を管理する多数の制御レジスタRGと、カウンタ回路CTの出力パルスΦを受けて制御レジスタRGが指定する分周比のクロック信号CK0を出力するボーレートジェネレータBGと、を有して構成されている。
シリアル出力ポートS0の場合、制御レジスタRGには、エンプティビットEMPを含んだREAD可能な制御レジスタが含まれており、送信データレジスタDRが、新規データを受け入れ可能か否かを示している。すなわち、送信シフトレジスタSRの1バイトデータの送信が完了すると、エンプティビットEMPがHレベル(empty レベル)に遷移して、送信データレジスタDRに、新規データを書込むことができることが示される。したがって、CPUコア(以下、CPUと称す)は、エンプティビットEMPがHレベルであることを確認した上で、新規データを送信データレジスタDRに書込むことになる。
一方、シリアル入力ポートS1は、外部からシリアルデータSDATA1を受けてパラレル変換する受信シフトレジスタSR’と、受信シフトレジスタSR’から1バイトデータの転送を受ける受信データレジスタDR’と、CPUコアから1バイトデータを受ける送信データレジスタDRと、シリアルポートの内部動作状態を管理する多数の制御レジスタRGと、カウンタ回路CTの出力パルスΦを受けて制御レジスタRGが指定する分周比のクロック信号CK1を出力するボーレートジェネレータBGと、を有して構成されている。なお、シリアルポートS0,S1の内部回路構成は実質的に同一であり、制御レジスタRGへの設定値の違いなど、使用態様の差異にもとづき、シリアル入力ポート、又はシリアル出力ポートとして機能する。
シリアル入力ポートS1の場合、制御レジスタRGには、受信データレジスタDR’に1バイト長のデータが転送されたことを示す完了ビットFULLも含まれており、CPUは、完了ビットFULLがHレベル(完了レベル)であることを確認した上で、受信データレジスタDR’から受信データを取得することになる。
また、シリアルポートS0,S1の制御レジスタRGには、送信許可ビットTXEや受信許可ビットRXEを含んだWRITE可能な制御レジスタが含まれている。そして、CPUが送信許可ビットTXEをON(H)レベルに設定すると、シリアル出力ポートS0の送信動作が許可され、OFFレベルに設定すると送信動作が禁止される。そこで、本実施例では、CPUは、送信処理の開始時に送信許可ビットTXEをON状態にセットし、送信処理の終了時に送信許可ビットTXEをOFFレベルにリセットしている。
一方、CPUが受信許可ビットRXEをON(H)レベルに設定すると、シリアル入力ポートS1の受信動作が許可され、OFFレベルに設定すると受信動作が禁止されるので、CPUは、受信処理の開始時に受信許可ビットRXEをON状態にセットし、受信処理の終了時に受信許可ビットRXEをOFFレベルにリセットしている。
図5(b)は、シリアル出力ポートS0について、送信開始時の動作を示すタイムチャートである。図示の通り、シリアル出力ポートS0が送信禁止状態(TXE=L)である場合や、送信データレジスタDRのデータがシリアル出力された後は、クロック信号CKが固定状態のHレベルである。また、送信データレジスタDRは空であり、エンプティビットEMPもHレベル(empty レベル)である。
そして、CPUが送信許可ビットTXEをON状態(送信許可状態)にセットした後、送信データレジスタDRに1バイト目の送信データを書込むと、エンプティビットEMPがLレベルに遷移すると共に、その後、所定時間(τ)経過後に、1バイト目の送信データが送信シフトレジスタSRに転送されて、シリアル送信動作が開始される。
また、送信データが送信シフトレジスタSRに転送されたことで、1ビット目のシリアル送信開始に対応して、その後は、エンプティビットEMPがHレベル(empty レベル)に遷移する。したがって、CPUは、HレベルのエンプティビットEMPを確認した上で、2バイト目の送信データを、送信データレジスタDRに書込むことになる。
すると、送信データレジスタDRへのデータ書込み動作に対応して、エンプティビットEMPがLレベル(fullレベル)に遷移する。そして、その後、1バイト目の送信データが全て送信されると、送信データレジスタDRから送信シフトレジスタSRに2バイト目のデータが転送され、2バイト目のデータ送信が開始されて、エンプティビットEMPがHレベルに遷移する。
このエンプティビットEMPは、送信データレジスタDRへの3バイト目のデータ書込み動作に対応して、Lレベルに変化するが、図示のように、新規データの書き込みがない場合にはHレベルを維持する。また、全てのデータが送信された後は、クロック信号CKがHレベルを維持して変化しない。
特に限定されないが、この実施例では、モータドライバDVの内部動作に対応して、1バイトデータのMSB(Most Significant Bit)からLSB(Least Significant Bit )に向けて、クロック信号CK0に同期して送信動作が実行されるよう設定され(MSBファースト)、該当する制御レジスタRGに適宜な設定値が設定される。また、クロック信号CK0の立下りエッジに同期して、送信動作が進行することも図示の通りである。なお、ここでは、CPUがエンプティビットEMPのHレベルを判定した上で、送信データレジスタDRに次の1バイトデータを書込むフラグセンス方式について説明したが、エンプティビットEMPがHレベルに遷移したことに対応して、割込み処理を起動させる割込み方式を採るのも好適である。
図5(c)は、シリアル入力ポートS1について、データ受信動作を示すタイムチャートである。図示の場合、便宜上、受信データは全体で2バイト長であるが、シリアル入力ポートS1が受信禁止状態(RXE=L)である場合や、2バイト長の受信処理を終えた後は、クロック信号CK1が固定状態のHレベルである。また、完了ビットFULLもLレベル(empty レベル)である。
そして、CPUが受信許可ビットRXEをON状態にセットした後、送信データレジスタDRに1バイト目のダミーデータを書込むと、クロック信号CK1の出力が開始される。先に説明した通り、モータ駆動基板30のシフトレジスタ60は、取得信号LOAD=Hの場合には、クロック信号CK1の立下りエッジに同期して、シリアルデータSDATA1を出力する。そこで、シリアル入力ポートS1は、このシフトレジスタ60の動作に対応して、自らが出力したクロック信号CK1の立上りエッジに同期して、シリアルデータSDATA1を、1ビット毎に受信シフトレジスタSR’に取得する。
このようにして、クロック信号CK1に同期して受信シフトレジスタSR’に取得されたデータが8ビットに達すると、この8ビットの取得データが、受信シフトレジスタSR’から受信データレジスタDR’に転送されると共に、完了ビットFULLがHレベル(完了レベル)にセットされる。そこで、CPUは、Hレベルの完了ビットFULLを確認した上で、受信データレジスタDR’から1バイト目の受信データを取得することになる。すると、このCPUの取得動作に対応して、完了ビットFULLがHレベルからLレベル(empty レベル)に戻るので、CPUは、必要があれば、完了ビットFULLが、再度、Hレベルになるのを待ち、2バイト目の受信データを取得することになる。
クロック信号CK1は、予め設定されたデータバイト数(この実施例は1バイト)の受信動作を終えるか、受信許可ビットRXEがOFFレベルに設定されることで、定常レベル(H)に戻るので、余分のデータがシリアル伝送されることはない。
但し、この実施例では、1mS毎に、取得信号LOADを出力し(図7(c))、検査データCHKの帰還データRT(1ビット)を含んだ8ビット長のシリアルデータを繰り返し取得している。以下、この点も含め、演出制御部22’の動作内容を説明する。
図8は、演出制御部22’の動作内容を説明するフローチャートであり、ワンチップマイコン40のCPUによって実行される。演出制御部22’の動作は、CPUリセット後に無限ループ状に実行されるメイン処理(図8(a))と、1mS毎に起動されるタイマ割込み処理(図8(b))と、主制御部21が送信する制御コマンドを受信する受信割込み処理(不図示)と、を含んで実現される。
タイマ割込み処理(図8(b))では、最初に、演出モータMOi,Mxの励磁データを更新するためのモータ更新処理を実行する(ST20)。但し、演出モータMOi,Mxの駆動データは、必要なタイミングに達する毎に更新されるので、事実上、ステップST20の処理がスキップされる場合もある。
次に、駆動データが更新されたか否かに拘らず、その時の駆動データを含んだ複合データSDATA0を、シリアル出力ポートS0から演出モータMxにシリアル送信する(ST21)。なお、ステップST21の処理では、演出モータMOiに対しても、別のシリアル出力ポートを使用して、駆動データと検査データとを含んだ複合データが送信される。
演出モータMxに対するモータ出力処理は、図8(c)に示す通りであり、先ず、CPUは、リセット信号RESETをパラレル出力ポートPo’から出力する(ST30)。その結果、n+1個のモータドライバDVに内蔵された合計4×(n+1)個のシフトレジスタSRのQ出力が全てLレベルとなる。但し、このタイミングでは、モータドライバDVに内蔵されたラッチ回路LT1〜LT4は動作しないので、演出モータMxや演出ソレノイドへの出力データは変化せず、それ以前のデータ値を維持する。
次に、CPUは、シリアル出力ポートS0を制御して複合データSDATA0をクロック信号CK0に同期して出力する(ST31)。先に説明した通り、複合データSDATA0は、合計4×(n+1)ビットのシリアルデータであり、この実施例では、先頭の2ビットが検査データCHKに割り当てられている。2ビット長の検査データCHKは、例えば、01又は10であって、例えば、1秒毎に交互に切り替えられる。
検査データCHKの構成は適宜であるが、何れにしても、(n+1)×4個のクロック信号CK0に同期して複合データSDATA0が出力されることで(ST31)、検査データCHKは、n個のモータドライバDVの内蔵シフトレジスタを全て経由して、最下流のモータドライバDVに転送される。したがって、ステップST31の処理を終えたタイミングでは、全てのモータドライバDVの内蔵レジスタ(SR1〜SR4)には、合計4×(n+1)ビットの複合データが取得されることになる。
そこで、次に、CPUは、ラッチ信号LATCHをパラレル出力ポートPo’から出力する(ST32)。その結果、全てのモータドライバDVの内蔵レジスタ(SR1〜SR4)のQ出力のデータが、演出モータMxや演出ソレノイドに出力されることで、演出モータMxの歩進動作や、演出ソレノイドの通電/非通電動作が実現される。また、ステップST32のタイミングでXORゲートGxへの入力値が新規の検査データCHKで更新される。
先に説明した通り、この実施例の検査データは、01又は10であるが、何れの場合にも、新規の検査データが正常値であれば発光ダイオードERが消灯状態を維持する。一方、n個の演出モータと2個演出ソレノイドに対応する合計4×n+2個のシフトレジスタの何れかが故障している場合には、新規の検査データが00又は11となるので、XORゲートGxの出力がLレベルとなり、異常報知用の発光ダイオードERが点灯して、モータドライバDVの異常が報知される。
以上のようにしてモータ出力処理(ST21)が終わると、次に、必要時に画像制御部23’に制御コマンドCMD’を出力するコマンド出力処理(ST22)を実行した後、帰還データRTや原点スイッチ信号SNをシリアル信号として取得するシリアル信号取得処理(ST23)を実行する。
シリアル信号取得処理(ST23)の内容は、図8(d)に示す通りであり、CPUは、先ず、取得信号LOADをパラレル出力ポートPo’から出力する(ST40)。その結果、PS変換回路CVのシフトレジスタ60は、7ビット長の原点スイッチ信号SNと、1ビット長の帰還データRTを取得することになる。そこで、次に、CPUは、シリアル入力ポートS1を制御してクロック信号CK1の送信を開始する。すると、PS変換回路CVのシフトレジスタ60は、クロック信号CK1に同期して、8ビット長のシリアルデータSDATA1(原点スイッチ信号SN+帰還データRT)を1ビットごとに出力する。そして、クロック信号CK1を8個出力すると、全てのシリアルデータSDATA1がシリアル入力ポートS1に取得されパラレルデータに変換されるので、CPUは、この1バイトデータを適宜なワークエリアに記憶して、シリアル信号取得処理を終える(ST41)。次にCPUは、割込みカウンタのインクリメント処理(ST24)を実行して、1mSタイマ割込み処理を終える。
続いて、メイン処理(図8(a))について説明する。メイン処理では、1mSタイマ割込み(図8(b))の構成に対応して、最初に、CPUが割込みカウンタを繰り返しチェックして、割込みカウンタの値が16になるのを待機する(ST10)。上記したように、割込みカウンタは、1mS毎に更新されているので(ST24)、ステップST10では、前回のステップST11の処理から、16mS経過するまでの経過時間を待機することになる。したがって、この実施例では、ステップST11〜ST17のメイン処理が16mS毎に繰り返されることになる。
次に、16mSの待機時間が経過した場合には、割込みカウンタをゼロクリアした上で(ST11)、主制御部21から送信された制御コマンドCMDを解析する(ST12)。制御コマンドCMDには、変動パターンコマンド、予告演出コマンド、報知用制御コマンド、保留数コマンドなどが含まれている。
そこで、コマンド解析処理では、図8(c)に示す通り、先ず、変動パターンコマンドを新規に受信したか否かを判定し(ST70)、変動パターンコマンドを受信している場合には、演出内容を具体的に特定する演出抽選を実行する(ST71)。そして、これから実行すべき演出シナリオについて初期設定処理を実行する(ST73)。その他、予告演出コマンドを受信した場合にも、予告演出の演出シナリオについて初期設定をする(ST72,ST73)。予告演出には可動演出体AMUに対応する演出モータMO1,MO2や、他の第1群の演出モータMOiや、第2群の演出モータMxを回転させる演出が含まれている。そして、このようにして初期設定された演出シナリオは、16mS間隔で管理されて進行される(ST14)。
次に、演出ボタン11などのスイッチ信号のレベルを判定した上で(ST13)、開始設定された演出シナリオを更新する(ST14)。そして、演出シナリオに対応して、音声再生動作を進行させる(ST15)。なお、演出ボタン11からのスイッチ信号は、シリアル信号取得処理(ST23)で取得される。
続いて、各ランプ駆動基板36,29に接続されているLED群について、更新された演出シナリオに基づいて、各ランプの輝度を規定した輝度データを更新して、LED出力バッファ(不図示)に輝度データを格納する(ST16)。次に、ステップST16の処理で更新された輝度データを含んだ設定データを、シリアル出力ポート(不図示)を経由して、各ランプ駆動基板36,29に伝送する(ST17)。
ところで、本実施例の入力検知処理(ST13)には、1mSタイマ割込み処理のシリアル信号取得処理(ST23)で取得した帰還データRTの値を判定する異常判定処理が含まれている。帰還データRTは検査データCHKの最上位ビットであって、1秒毎に、その値を変化させているので、帰還データRTの値が適宜に変化しているか否かに基づいて、モータドライバDVの異常を判定することができる。したがって、1秒を超える相当の時間を経過しても帰還データRTの値が変化しない場合には、モータドライバDVの故障であると判定して、全ての演出モータMxの駆動を中止する、或いは、関連する部材への通電を禁止する、などの対策を採ることで、役物(可動演出体)からの発煙や発火を未然防止している(ST18)。
以上、本発明の実施例について詳細に説明したが、具体的な記載内容、特に回路構成は、何ら本発明を限定しない。また、上記の実施例では検査データCHKの最上位ビットだけを帰還データとして取得したが、検査データCHKの複数のビットを帰還させて良い。また、図5の破線に示すように、XORゲートGxの出力を帰還データRTとしても良い。このような構成を採れば、検査データCHKを、時間的に01⇔10のように切り替える必要がないだけでなく、帰還データRTの時間的な推移を検討することなく、Lレベルの帰還データRTを取得したことに基づいて異常事態を検出することができる。
更にまた、実施例では、異常検出時に、所定の発光ダイオードERを点灯させる構成を採ったが、これに代え、或いは、これに加えて、演出モータMxや演出ソレノイドへの給電を停止するのも好適である。この場合には、図8に示す異常対応処理(ST18)や帰還データRTの受信処理を省略することもできる。
図9は、このような回路構成を例示したものであり、検査データCHKのXOR出力を論理反転させて、各モータドライバDVのENBL端子に供給している。なお、この構成では、検査データCHKは常に固定値(例えば01)に維持される。そして、正常時には、検査データCHKのXOR出力が1であって、各モータドライバDVのENBL端子=0となるので、出力部OUT1〜OUT4は駆動データを正常に出力する。一方、異常時には検査データCHKのXOR出力が0(ENBL端子=1)となるので、全ての出力部OUT1〜OUT4がOFF状態になることで、演出モータや演出ソレノイドの通電が禁止される。したがって、役物からの発煙や発火のトラブルを確実に防止することができる。
ところで、一般に、モータドライバDVには電流制限回路が内蔵されており、全ての出力部OUT1〜OUT4の電流が最大定格値(例えば1A)を超えると保護回路が自動的に機能するよう構成されている。しかし、本実施例によれば、全てのモータドライバDV・・・DVにおける、全ての出力部OUT1〜OUT4・・・OUT1〜OUT4が、最大定格値を超えない状態で、全て通電状態になる異常に迅速に対処できる利点がある。なお、転送中の検査データCHKにビット化けが生じたことで、誤って、各モータドライバDVのENBL端子=1となっても、本実施例では、短時間間隔で(1mS毎に)、検査データを繰り返し伝送しているので、短時間後にENBL端子=0に復帰するので何の問題も生じない。すなわち、各モータドライバには所定のインダクタンス値を有するL性負荷が接続されているので、全ての出力部OUT1〜OUT4・・・OUT1〜OUT4が、数mS程度の間、誤ってOFF状態になっても、L性負荷のインダクタンス値のために電流が遮断状態となることはない。なお、通電を停止する構成は、図9の回路構成に限定されず、例えば、リレー回路によって演出モータや演出ソレノイドの電源ラインを遮断したのでも良い。
また、上記の各実施例では、もっぱら弾給遊技機について説明したが、本発明の適用は、弾球遊技機や回胴遊技機に限定されないのは勿論である。