JP2002369914A - 遊技機 - Google Patents

Abstract

(57)【要約】 【課題】 遊技機のランプ表示と効果音発生の制御基板
用のワンチップＣＰＵを同一とすること。 【解決手段】 主制御基板と主制御基板から制御を受け
る複数のサブ制御基板を備えた遊技機において、複数の
サブ制御基板の１つを、複数ラインから構成されるパラ
レルＩ／Ｏポートを備えるワンチップＣＰＵと、Ｉ／Ｏ
ポートの複数ラインの一部のラインそれぞれを共通にデ
ータ入力に接続したラッチ回路であって、Ｉ／Ｏポート
の複数ビットの残りのそれぞれのラインを複数のラッチ
回路それぞれのクロック入力に接続したラッチ回路とを
備え、ラッチ回路に接続した前記ワンチップＣＰＵのパ
ラレルＩ／Ｏポートのラインの出力を制御して複数のラ
ッチ回路の出力を任意に設定するようにプログラム制御
して、ワンチップＣＰＵのパラレルＩ／Ｏポートのライ
ン数の不足を解消する。ランプ表示と効果音発生の制御
基板用に同じワンチップＣＰＵを、効果的に使用するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、遊技機に関し、よ
り詳細には、主制御基板と、この主制御基板からの制御
を受けるサブ制御基板を備えた遊技機に関する。

【０００２】

【従来の技術】パチンコ機またはパチスロ機の場合、い
わゆる「風営法」に基づき定められた「遊技機の認定及
び型式の検定に関する規則」による規制を受けており、
現在、パチンコ台の制御基板のスーパー・インテリジェ
ント化が義務付けられている。これは、遊技機における
マイクロコンピュータを使用した制御装置のメインのＣ
ＰＵ基板から、液晶駆動装置、サブＣＰＵなどへのコマ
ンド数を大幅に削減することであり、メイン基板のプロ
グラムをわかりやすいものとし、上述した検定における
試験期間を大幅に短縮する目的を持っている。上述した
遊技機の制御内容あるいは制御方式から見た場合、大当
り図柄制御だけをメイン基板に残して、光（ランプ）や
音、画像演出、リーチなどの制御を、液晶基板、表示基
板、発射制御基板、賞球制御（払い出し）基板、効果音
基板等のサブ制御基板に移すことを意味している。何ら
かの最終的な出力をするサブ制御基板は、メイン基板か
らの大幅に削減されたコマンドを受けるだけであり（メ
イン基板にコマンドを送らずに）、メイン基板からのコ
マンドにしたがって、あらかじめ定められた専門の機能
を従属的な位置付けで担当することになる。

【０００３】したがって、メイン基板内にＣＰＵを組み
込むことは当然のこととして、サブ制御基板にＣＰＵを
組み込むようになっている。ここにおいて、主制御基板
のＣＰＵの型式は上記規制による制約を受ける一方、専
門の機能を従属的な位置付けで担当するサブ制御基板に
ついては制約を受けていない。要するに、遊技機のゲー
ムの進行そのものを司る主制御基板を除き、特別図柄制
御基板、各種のランプ等の表示制御するランプ表示装
置、効果音発生装置については設計上の制約はその基板
に要求される機能上あるいは遊技機としてのスペースか
らの制約のみであった。

【０００４】従来、特別図柄制御基板、各種のランプ等
の表示制御するランプ表示装置、効果音発生装置それぞ
れの制御基板は、その要求される機能に応じて適切な制
御回路構成とする手法が取られていた。言いかえれば、
特別図表示装置用の制御基板は、要求される表示内容の
高度化に伴ない、使用するＣＰＵを、たとえばＣＰＵと
してＩＢＭ／Ｍｏｔｏｒｏｌａ ＰｏｗｅｒＰＣ ６０
２としている。これを６６ＭＨｚのクロック周波数で動
作させ、ＲＯＭ内に格納したＯＳ上で動作するプログラ
ムを組み込んでいる。しかし、ランプ表示装置、効果音
発生装置に要求される機能および処理速度は、特別図柄
表示装置用のＣＰＵに比べると相当に低いレベルで十分
対応可能である。

【０００５】通常においては、特別図柄表示装置用のＣ
ＰＵを除いたサブ制御基板用のＣＰＵは、小型化のため
にワンチップＣＰＵの中からそれぞれに求められる機能
に適した仕様のワンチップＣＰＵが選択されて使用され
ている。

【０００６】図３は、遊技機の遊技盤上の表示器の種類
とその駆動方法の１例を示す表図であり、図４は、ラン
プ表示装置用のサブ制御基板に適したワンチップＣＰＵ
の概略構成を示した図である。図３において、遊技機の
盤面上に設けられているランプやＬＥＤの組数を示して
いる。ここで、たとえば、左右それぞれに４個あって計
８個のランプを一組として同時に点灯制御する場合を一
組としている。したがって、一組のランプ数、あるいは
ＬＥＤ数は１個とは限らず、多くの組では複数を有して
いる。駆動方法の欄は、スタティック駆動するかあるい
はダイナミック駆動するかを示し、使用ビット数として
は、たとえば、駆動制御するのに必要な制御ライン数を
示している。この例においては、合計で３４ビットの制
御ラインが必要なことを示している。

【０００７】図４は、図３に示したようなランプおよび
ＬＥＤを駆動する表示基板に使用するワンチップＣＰＵ
の入出力ポートを示している。主制御基板とのインター
フェースに１バイト（８ライン）、ランプ出力に２バイ
ト、そしてＬＥＤ出力に３バイトを使用するので、８ビ
ットのＩ／Ｏポートとして６バイト、計４８ラインのＩ
／Ｏラインを備えるワンチップＣＰＵを選択している。

【０００８】図５は、音効果音発生装置のサブ制御基板
の概略構成を示す図であり、ここで音源ＩＣとして、た
とえば、ＹＡＭＡＨＡのＹＭＺ７３２を使用した場合を
示している。

【０００９】この音源ＩＣは、ＳＳＧ音源とＡＤＰＣＭ
再生機能を備える自動演奏ＬＳＩである。またこのＩＣ
は図示したように、通常のＣＰＵインターフェース（図
示せず）とデータ・バス８ラインのみで、制御可能とな
っている。通常のＣＰＵインターフェースによって制御
可能な制御ラインを制御することによって、データ・バ
ス８ラインをアドレス、データ、そしてシンプル・アク
セス・モードのコマンドとして使用することができるよ
うになっている。このデータ・バス８ラインをアドレ
ス、データとして音源ＩＣを制御することで、音源ＩＣ
内の各種のレジスタの設定を行うことができる。またシ
ンプル・アクセス・モードとした場合には、Ｄ０からＤ
７の８本のデータ・ラインで示される２５６種類のコー
ドのうち、４０ｈからＦＦｈの１９２コードを使用し
て、データＲＯＭ５０３に格納された６３個の音楽プロ
グラムを、音源ＩＣ５０２の内部に備えたシーケンサー
１あるいは２で自動演奏の開始・停止制御ができるよう
になっている。

【００１０】音源ＩＣ内部の各種のレジスタ設定は計７
５アドレスに対して設定値を設定するようになってい
る。上述した音源ＩＣに備わるシンプル・アクセス・モ
ードを使用して音源ＩＣを遊技中におけるゲーム進行に
応じて制御する場合のプログラム処理は多くはない。ま
た、ゲーム途中においても各種のレジスタの設定値を変
える場合においても、７５アドレスを全て変えることは
なく、通常においては一部のみである。電源投入後の初
期設定においては、音源ＩＣ内のレジスタのすべてを設
定する必要がある。

【００１１】以上説明したように、効果音発生装置と表
示装置の制御基板内のＣＰＵに要求されるワンチップＣ
ＰＵの構成は異なる。効果音発生装置用ワンチップＣＰ
Ｕには多くのＩ／Ｏポートは不用であり、一方表示装置
の制御基板用ワンチップＣＰＵには多くのＩ／Ｏポート
が必要になることが理解されよう。

【００１２】

【発明が解決しようとする課題】以上に説明したよう
に、従来の遊技機においては、各種の条件あるいは制約
から主制御部用のＣＰＵ、特別図柄表示装置用ＣＰＵ、
表示装置用ＣＰＵ、そして効果音発生装置用ＣＰＵは、
それぞれ独立した仕様のＣＰＵが使用されてきていた。

【００１３】しかしながら、遊技機においても、ソフト
開発、あるいは部品調達（コスト・デリバリー）に関す
る理由から、共通なワンチップＣＰＵの使用が求められ
ている。とくに、表示装置用ＣＰＵと効果音発生装置用
ＣＰＵは性能面ではそれほどの性能を必要としないにも
関わらず、必要な入出力ポート数の違いだけで異なるワ
ンチップＣＰＵが使用されてきていた。

【００１４】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは比較的ＣＰＵ負荷が
軽い表示制御装置と効果音発生装置でありながら、出力
形態の違いから異なる仕様のワンチップＣＰＵが用いら
れてきていたが、この２つの装置用の制御基板に実装す
るワンチップＣＰＵを１種類とした遊技機、すなわち、
少ないビット数のＰＩＯを備えるワンチップＣＰＵを使
用して表示制御装置の制御基板を構成した遊技機を提供
することにある。

【００１５】

【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、主制御
基板と、該主制御基板から制御を受ける複数のサブ制御
基板を備えた遊技機において、前記複数のサブ制御基板
の１つは、複数ラインから構成されるパラレルＩ／Ｏポ
ートを備えるワンチップＣＰＵと、前記Ｉ／Ｏポートの
複数ラインの一部のラインそれぞれを共通にデータ入力
に接続した複数のラッチ回路と、前記複数のラッチ回路
それぞれと前記Ｉ／Ｏポートの複数ビットの残りの一部
あるいは全てのラインを接続する接続線とを備え、前記
ラッチ回路に接続した前記ワンチップＣＰＵのパラレル
Ｉ／Ｏポートのラインの出力を制御して前記複数のラッ
チ回路の出力を任意に設定するようにプログラム制御す
ることにより、前記ワンチップＣＰＵのパラレルＩ／Ｏ
ポートのビット数の不足を解消するようにしたことを特
徴とするものである。

【００１６】また、請求項２に記載の発明は、請求項１
に記載の遊技機であって、前記サブ制御基板の１つは、
遊技機の表示制御を行う制御基板であることを特徴とす
るものである。

【００１７】また、請求項３に記載の発明は、請求項１
に記載の遊技機であって、前記サブ制御基板のうち、効
果音発生を行う前記サブ制御基板を前記ワンチップＣＰ
Ｕを含むが前記ラッチ回路を含まない構成とし、遊技機
の表示制御を行う制御基板を前記ワンチップＣＰＵと前
記ラッチ回路とを含んで構成したことを特徴とするもの
である。

【００１８】

【発明の実施の形態】以下、図面を参照して本発明の実
施例について説明する。ただし、従来例と同様な部分は
簡単な説明に留め、説明は本発明に関わる構成部のみに
留める。

【００１９】まず、遊技機について簡単に説明する。図
１は、遊技機、この場合、パチンコ機の遊技盤の概観の
一例を示す。パチンコ機の機械構造は、たとえば、特開
平１１−３１９２５２号公報に示されるような従来例と
同様とすることができるので、説明は本発明に関わる構
成部のみに留める。

【００２０】図１において、符号３は、遊技盤面に設け
られた符号２で示す特別図柄始動入賞口への入賞に基づ
いて、イメージ・パターン（特別図柄）をいわゆる”変
動表示”する特別図柄表示部である。符号４は、特別図
柄表示装置に表示される３組の停止図柄表示（特別識別
情報）が、あらかじめ定めた特定の数字あるいは記号の
組み合わせ（たとえば、７７７の大役識別情報）となっ
たとき、すなわち、特賞状態になったときに、符号５に
示す部分の入賞口として拡大される変動入賞装置であ
る。符号６は特定領域であり、特賞状態中に、遊技球が
入賞すると、特賞状態が継続される。

【００２１】符号７は普通図柄表示装置であり、符号８
に示す普通図柄作動ゲートを遊技球が通過すると、符号
７に示す部分に異なる数字あるいは記号が変動しながら
表示される。変動後の数字が特定の数字の場合に、上述
した特別図柄始動入賞口２の遊技球入賞部分に設けられ
た羽根（通常においては電動チューリップと呼ばれる）
が左右に開く。

【００２２】図２は遊技機の制御系の回路構成を示す。
図２において、符号２０８は主制御部として機能するＣ
ＰＵである。ＣＰＵ２０８はＲＯＭ２０９およびＲＡＭ
２１０を内蔵するＣＰＵチップである。ＲＯＭ２０９に
は遊技機を制御するプログラムが記憶されている。この
プログラムの中に、通常、特別図柄始動入賞口への入賞
に基づいて変動表示後の停止図柄を決定する乱数を発生
させる、すなわち、特別図柄示装置に停止表示される停
止図柄が特定の組み合わせになる確率を設定し、特別図
柄始動入賞口への入賞に応じて特別図柄表示装置に対し
て表示態様を指示する制御を行うプログラムが含まれて
いる。ＲＯＭ２０９にはさらに、遊技機を制御するため
の各種のパラメータの値が格納されている。

【００２３】ＲＡＭ２１０はＣＰＵ２０８に対する入出
力データや演算処理のためのデータ等を記憶する。符号
２０７は入力ポートであり、後述の各回路からの信号を
入力する。符号２０１は特別図柄始動スイッチであり、
特定の入賞口に設置され、入賞球が発生した場合にこの
スイッチが作動し、この信号が入力ポート２０７を通じ
てＣＰＵ２０８に伝えられる。

【００２４】ＣＰＵ２０８の制御下で、特別図柄表示装
置２２１によって表示される停止特別図柄の数字あるい
は記号が特定の数字の組み合わせになった段階で、ＣＰ
Ｕ２０８は、出力ポート２１１を経由して変動入賞装置
２２３を制御し、図１の変動入賞装置４の入賞口を開放
する、すなわち入賞口を拡大する。符号２０２は普通図
柄作動スイッチであり、特定の入賞口に遊技球が入賞す
ると、普通図柄作動スイッチ２０２が作動し、ＣＰＵ２
０８からの指示で入賞装置、たとえば、電動チューリッ
プが開放される。符号２０３は特定領域スイッチであ
り、図１の特定領域６内に設けられ、特定領域６への遊
技球の入賞により作動する。符号２０４は遊技状態に応
じて遊技機各部を作動させる従来から周知のその他スイ
ッチ群である。符号２０６は図２の回路全体に電源を供
給する電源回路である。符号２２３は変動入賞装置であ
り、ＣＰＵ２０８からの指示で入賞口が開放／閉止す
る。

【００２５】符号２２５は、遊技盤面上に配置されたラ
ンプ表示装置であり、ＣＰＵ２０８の指示で複数のラン
プを選択的に点灯／消灯させる。符号２２６には遊技盤
面上において進行するゲーム状態に関連して効果音・音
楽・声を発生し、スピーカから出力する効果音発生装置
である。

【００２６】主制御部２０８から出力ポート２１１を介
して制御される各種のサブ制御装置は、基本的に主制御
部から制御コマンド伝達を受けるのみで、従属的にあら
かじめ定められた動作を実行する。主制御部は遊技機の
ゲームの進行を制御し、サブ制御装置は遊技の進行には
関わらない部分で制御を実行している。

【００２７】通常、ランプ表示装置２２５および効果音
発生装置２２６は、遊技球の入賞、普通あるいは特別図
柄の変動状態、あるいは変動表示結果に応じて、主制御
基板のＣＰＵ２０８から制御され、あらかじめ定められ
た表示制御や効果音発生を行う。

【００２８】次に本発明に関わる実施例について説明す
る。

【００２９】図６は、サブ制御基板としての表示装置お
よび効果音発生装置用のＣＰＵとして使用した８ビット
・シングル・チップ・マイクロコンピュータ、たとえば
μＰＤ７８ｐ０８３（ＮＥＣ商標）の入出力ポートにつ
いて説明する表図である。このμＰＤ７８ｐ０８３は、
４２ピンの端子を有して、制約されたピン数のために一
部のポートについては端子が他の機能を有する信号ライ
ンと共用しており、その結果としてポートが細かく区分
されている。ここで、ＰＯＲＴ０のＰ００が入力専用で
あることを除き、残りの全てのポートは、入出力のライ
ンである。合計で３３ビットのポートがある。

【００３０】図５に示したように、サブ制御基板のＣＰ
Ｕは、主制御基板から８ビットラインでコマンドを入力
するので、図６に示すＣＰＵの場合、３３−８＝２５
（ビット、あるいはライン）のラインがその他の制御入
力あるいは制御出力に使用可能な数量となる。しかし、
図３で示した仕様を満足する表示装置用のサブ制御基板
用ＣＰＵとするには９ライン（３４−２５＝９）の不足
が生じる。

【００３１】しかし、図６に示したＩ／Ｏポートを備え
るＣＰＵであれば、図５に示した効果音発生装置用の制
御基板用ＣＰＵとしては何ら不足はない。

【００３２】図７は、本発明を適用して図６に示すＩ／
Ｏポートを備えたＣＰＵを表示装置の制御基板用ＣＰＵ
に使用した場合を示す図である。

【００３３】図７において、図６に示した８ビットの組
のＩ／Ｏポートを３組のみを使用した構成を示してい
る。主制御基板から８ビットの制御コマンドを受ける入
力ポートにＰ１０〜Ｐ１７を使用して、Ｐ３０〜Ｐ３７
のポートを出力のデータ・バスとして符号７１１〜７１
５に示すラッチ回路（たとえば、７４ＨＣ２７３の８ビ
ット・レジスタ）に入力して、それぞれのラッチ回路の
クロックとしてポートＰ５０〜Ｐ５４のラインを接続し
ている。このように構成することにより、本来的には２
５ラインしか出力に使用できなかったＣＰＵから、図３
に示す３４ビットを超える４０ビットのＩ／Ｏラインを
得ることができた。

【００３４】図７に示すそれぞれのラッチ回路にデータ
をセットする場合、以下に説明するようにポートを制御
すれば良い。

【００３５】まず、初期設定としてポートＰ５０〜Ｐ５
４の出力を０（ロー・レベル）に設定しておく。そして
ポートＰ３０〜Ｐ３７に所望のデータ、たとえばＦＦｈ
をセットした後、たとえば、ポートＰ５０に１（ハイ・
レベル）をセットした後に０（ロー・レベル）とする。
この様にすることで、ラッチ回路７１１はＦＦｈを入力
した後にクロック入力ラインがローからハイになったの
で、その時点でラッチ回路７１１の出力にはＦＦｈが出
力される。このとき、残りのラッチ回路のクロックはロ
ーを維持するので、出力値が変わることはない。

【００３６】同様に、ラッチ回路７１２〜７１５に関し
ても制御できる。

【００３７】図７に示す構成とした場合、ＣＰＵ７０１
のプログラムが複雑になり、従来の方法に比べて、制御
ステップ数が増加する欠点がある。しかしながら、現状
の遊技機において実行されているようなジョブの場合に
おいては、この構成に起因してステップ数が増加して
も、少なくとも遊技機の表示装置あるいは効果音発生装
置の制御基板用ＣＰＵとしては十分に処理速度として許
容範囲内に入っている。

【００３８】また、駆動用の出力ラインが不足する場合
には、図７に点線で示したように、１６ビットのライン
を追加することも可能である。

【００３９】図５に示した効果音発生装置の制御基板
に、図６に示すワンチップＣＰＵを使用した場合、主基
板からの制御コマンドを受けるポート番号は、たとえ
ば、ＰＯＲＴ１のＰ１０〜Ｐ１７とし、音源ＩＣへの出
力ポート番号をＰＯＲＴ３のＰ３０〜Ｐ３７、とするこ
とができる。

【００４０】図５に示した効果音発生装置について、さ
らに、説明する。図５に示したデータＲＯＭ５０３に
は、６４種類のＡＤＰＣＭ音（Adaptive Differential
PCM 適応差分パルス符号変調）、ＳＳＧ（Synthesizer
Sound Generator）音源を使用した６４曲を格納するこ
とができる。電源投入後の初期設定等の場合を除き、通
常においては、曲の開始時に８ビットのシンプル・アク
セス・コードを音源ＩＣに送るのみで、その後の曲の演
奏は自動的にデータＲＯＭ５０３を使用して音源ＩＣ５
０２によって実行される。

【００４１】図８は、前述した音源ＩＣとして使用した
ＹＡＭＡＨＡ（登録商標）のＹＭＺ７３２のシンプル・
アクセス・コードの例を簡略化して示している。ここ
で、曲とは、上述したＳＳＧ音源を使用したデータＲＯ
Ｍ５０３に格納されている曲である。ここでシーケンサ
ー１および２とは自動演奏する機能としての２系統を示
している。

【００４２】データＲＯＭ５０３内に格納されているＡ
ＤＰＣＭ音の音データは、シンプル・アクセス・コード
ではなく、８個のＡＤＰＣＭ制御レジスタにＡＤＰＣＭ
音ナンバー等を設定することで再生を制御する。

【００４３】音源ＩＣのＬ、Ｒの出力はアナログ信号で
あり、増幅器５０４で増幅され、遊技盤の上部の左右に
配置されているスピーカから出力される。なお、音源Ｉ
Ｃに接続されたデータの８ラインをシンプル・コマンド
とするかあるいは各種レジスタを指定するためのアドレ
スとするか、あるいはアドレス設定した各種レジスタを
設定するデータとするかを制御する制御ラインとして、
図６に示したワンチップＣＰＵの残りのＩ／Ｏポート・
ラインを使用することもできる。

【００４４】

【発明の効果】以上説明したように本発明によれば、マ
イクロプロセッサを含む主制御基板と、マイクロプロセ
ッサを含むサブ制御基板であってそれぞれは該主制御基
板からコマンド・データラインを介して送られる制御コ
マンドにしたがってあらかじめ定められた専門の機能を
従属的な位置付けで担当するサブ制御基板を備えた遊技
機において、遊技盤面上に配置されたランプあるいＬＥ
Ｄの駆動制御を表示制御基板を、ワンチップＣＰＵが備
える８ビットのＩ／Ｏポートから出力されるバス・ライ
ンに入力が接続され、ワンチップＣＰＵが備える他の独
立したＩ／Ｏポートの１ラインにクロック入力が接続さ
れた複数のラッチ回路を備え、このラッチ回路の出力信
号を基づいて前記遊技盤面上に配置されたランプあるい
ＬＥＤの駆動制御を行うようにしたので、少ないビット
数のＰＩＯを備えるワンチップＣＰＵを使用して表示制
御装置の制御基板を構成することを可能にすると同時
に、サブ制御基板のうち、効果音あるいは音楽を発生さ
せる効果音発生用の制御基板に使用したワンチップＣＰ
Ｕと同じ仕様のワンチップＣＰＵとすることができる。

【００４５】また、表示装置および効果音発生装置それ
ぞれの制御基板に使用するワンチップＣＰＵを同じ仕様
のＩＣとすることができるので、部品調達の面でメリッ
トが生じる。

【図面の簡単な説明】

【図１】現在主流となっている第１種の遊技機の遊技盤
の盤面を示す図である。

【図２】図１に示した遊技盤を有する遊技機の制御回路
の構成例を示す図である。

【図３】図２に示した表示制御装置の表示器の分類数と
その駆動方法の例を示した表図である。

【図４】従来方法における表示制御装置の制御基板用に
使用したワンチップＣＰＵの入出力ポートの構成を示す
図である。

【図５】従来方法における効果音発生装置の構成概要を
示す図である。

【図６】図５に示した効果音発生装置の制御基板用ＣＰ
Ｕと使用したワンチップＣＰＵの入出力ポートの構成例
を示す図である。

【図７】本発明を適用して、図６に示すワンチップＣＰ
Ｕを用いて構成した表示装置の制御基板を示す図であ
る。

【図８】音源ＩＣのシンプル・アクセス・コードの例を
示す図である。

【符号の説明】 １ 遊技盤 ２ 特別図柄始動入賞口 ３ 特別図柄表示部 ４ 可変入賞球装置 ５ 大入賞口 ６ 継続入賞球領域 ７ 普通図柄表示部 ８ 普通図柄作動ゲート １２ 記憶始動数表示部 ２０１ 特別図柄始動スイッチ ２０２ 普通図柄作動スイッチ ２０５ 同期信号発生器 ２０７ 主制御部の入力ポート ２０８ 主制御部ＣＰＵ ２１１ 主制御部の出力ポート ２２１ 特別図柄表示装置 ２２２ 普通図柄表示装置 ２２６ 効果音発生装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 主制御基板と、該主制御基板から制御を
   受ける複数のサブ制御基板を備えた遊技機において、前
   記複数のサブ制御基板の１つは、 複数ラインから構成されるパラレルＩ／Ｏポートを備え
   るワンチップＣＰＵと、 前記Ｉ／Ｏポートの複数ラインの一部のラインそれぞれ
   を共通にデータ入力に接続した複数のラッチ回路と、 前記複数のラッチ回路それぞれと前記Ｉ／Ｏポートの複
   数ビットの残りの一部あるいは全てのラインを接続する
   接続線とを備え、 前記ラッチ回路に接続した前記ワンチップＣＰＵのパラ
   レルＩ／Ｏポートのラインの出力を制御して前記複数の
   ラッチ回路の出力を任意に設定するようにプログラム制
   御することにより、前記ワンチップＣＰＵのパラレルＩ
   ／Ｏポートのビット数の不足を解消するようにしたこと
   を特徴とする遊技機。
2. 【請求項２】 前記サブ制御基板の１つは、遊技機の表
   示制御を行う制御基板であることを特徴とする請求項１
   に記載の遊技機。
3. 【請求項３】 前記サブ制御基板のうち、効果音発生を
   行う前記サブ制御基板を前記ワンチップＣＰＵを含むが
   前記ラッチ回路を含まない構成とし、遊技機の表示制御
   を行う制御基板を前記ワンチップＣＰＵと前記ラッチ回
   路とを含んで構成したことを特徴とする請求項１に記載
   の遊技機。