JP4869684B2 - 遊技機およびその主制御基板 - Google Patents

Description

本発明は、遊技機における不正検知技術に関し、詳しくは、遊技の進行を制御する主制御基板に対する不正を検知するための技術に関する。

従来、主制御基板における正規の中央演算処理装置（セントラルプロセッシングユニッ、Central Processing Unit、以下、単に「ＣＰＵ」という。）を、不正なＣＰＵに取り換えてしまうことによる不正行為を防止するため、種々の不正防止技術が提案されてきた。このような不正防止技術の一つとして、識別コードが記憶されたＣＰＵを正規のＣＰＵとして主制御基板に搭載し、ＣＰＵに記憶された識別コードを検査するための検査装置に接続可能な検査端子を主制御基板に設けることによって、主制御基板のＣＰＵが正規のものであるか否かを確認する不正検知技術が、下記特許文献１に開示されている。

特開平１０−２４１４５号公報

しかしながら、従来の不正検知技術では、正規のＣＰＵを残した状態で正規のＣＰＵと遊技機の各部との間の結線を切断し、不正なＣＰＵを遊技機の各部に接続するような不正行為が行われた場合には、不正なＣＰＵが遊技機に取り付けられているにも拘わらず、正常な識別コードが正規のＣＰＵから検査装置に出力されてしまうため、不正なＣＰＵによる不正行為を検知することができないという問題があった。

本発明は、上記した課題を踏まえ、正規のＣＰＵを残した状態で不正なＣＰＵを搭載する不正行為を検知することができる不正検知技術を提供することを目的とする。

本発明の第１の形態である主制御基板は、遊技機に搭載される主制御基板であって、
前記遊技機における遊技の進行を制御するためのプログラムが予め記憶され該プログラムに基づいて演算処理を実行する遊技機用の中央演算処理装置を備え、
前記中央演算処理装置は、
前記遊技機の各部に対するデータの入出力を行うバスと、
前記中央演算処理装置が前記遊技機の各部と切り離された接続異常を、前記バスの状態に基づいて検知する接続異常検知手段と、
前記接続異常が検知されたことを示す接続異常情報を、前記中央演算処理装置の外部から読み出し可能に記憶する異常記憶手段と
を含み、
前記主制御基板は、更に、
前記バスに接続され、前記中央演算処理装置と前記遊技機の各部との間におけるデータの入出力を仲介するポートエキスパンダチップと、
前記異常記憶手段に接続され、前記接続異常を検査するために前記接続異常情報を読み出す不正検査装置と接続可能な検査端子と
を備え、
前記中央演算処理装置は、更に、前記遊技機における他の中央演算処理装置に対する制御コマンドを、前記バスを介して前記ポートエキスパンダチップに送信するコマンド送信手段を含み、
前記ポートエキスパンダチップは、
前記制御コマンドを前記他の中央演算処理装置にシリアル転送するシリアル転送手段と、
前記制御コマンドがシリアル転送中であることを示す転送中情報を、前記中央演算処理装置によって読み出し可能に記憶する転送中情報記憶手段と
を含み、
前記接続異常検知手段は、前記転送中情報を前記ポートエキスパンダチップから読み出し、前記制御コマンドが前記バスから出力されてから所定期間を超えて該制御コマンドがシリアル転送中であることが前記転送中情報によって示された場合に、前記接続異常を検知する検知手段を含むことを特徴とする。
これによって、遊技機における他の制御基板に搭載された他の中央演算処理装置に対するコマンド信号のシリアル転送状態に基づいて接続異常を検知することができるため、接続異常を検知するために特別な信号のやり取りを行うことなく、通常の遊技制御信号をやり取りすることによって接続異常を検知することができる。その結果、接続異常を検知するための構成の簡素化を図ることができる。

本発明の第２の形態である主制御基板は、遊技機に搭載される主制御基板であって、
前記遊技機における遊技の進行を制御するためのプログラムが予め記憶され該プログラムに基づいて演算処理を実行する遊技機用の中央演算処理装置を備え、
前記中央演算処理装置は、
前記遊技機の各部に対するデータの入出力を行うバスと、
前記中央演算処理装置が前記遊技機の各部と切り離された接続異常を、前記バスの状態に基づいて検知する接続異常検知手段と、
前記接続異常が検知されたことを示す接続異常情報を、前記中央演算処理装置の外部から読み出し可能に記憶する異常記憶手段と
を含み、
前記主制御基板は、更に、
前記バスに接続され、前記中央演算処理装置と前記遊技機の各部との間におけるデータの入出力を仲介するポートエキスパンダチップと、
前記異常記憶手段に接続され、前記接続異常を検査するために前記接続異常情報を読み出す不正検査装置と接続可能な検査端子と
を備え、
前記バスは、プルアップされた状態で前記ポートエキスパンダチップからのデータ入力を待ち受ける複数のデータ線を有し、
前記ポートエキスパンダチップは、前記複数のデータ線の少なくとも一つをローレベルにして前記バスにデータ入力を行うチップであり、
前記接続異常検知手段は、前記複数のデータ線の全てがハイレベルである場合に、前記接続異常を検知する検知手段を含むことを特徴とする。
これによって、ポートエキスパンダチップから中央演算処理装置に入力されるデータの値に基づいて接続異常を検知することができるため、接続異常を検知するために特別な信号のやり取りを行うことなく、通常の遊技制御信号をやり取りすることによって接続異常を検知することができる。その結果、接続異常を検知するための構成の簡素化を図ることができる。

なお、本発明の態様は、遊技機用の中央演算処理装置や主制御基板に限るものではなく、遊技機用の中央演算処理装置に対する不正行為を検知するための不正検知方法や、遊技機用の中央演算処理装置を動作させるプログラム、遊技機用の中央演算処理装置や主制御基板を備える遊技機などの種々の態様に適用することができる。なお、本発明における遊技機は、パチンコ機やスロットマシンであっても良い。

以上説明した本発明の構成および作用を一層明らかにするために、以下本発明を適用した遊技機について説明する。なお、本明細書において、信号名の先頭に「＃」が付されているものは、負論理であることを意味している。「ハイレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「ローレベル」は「０」レベルを意味している。

Ａ．パチンコ機１０の構成：
本発明の実施例の１つであるパチンコ機１０の構成について説明する。図１は、パチンコ機１０の全体構成を示す正面図である。図１に示すように、パチンコ機１０は、パチンコ店のいわゆる島に固定される外枠１１、外枠１１に嵌め込まれる内枠１２、内枠１２の中央上寄りに配置され遊技球による遊技が行われる遊技板１３、遊技板１３の前面に配置され中央部にガラス板を有するガラス枠１４、遊技板１３に遊技球を発射するための遊技者による操作を受け付けるハンドル１５、パチンコ機１０の裏面に配置され払出用の遊技球を貯留する球タンク１７，遊技者に対して払い出された遊技球を貯留する下皿１９，プリペイドカードによる遊技球の貸し出しを受け付けるカードユニット９０などを備える。

遊技板１３の中央部には、液晶ディスプレイ（Liquid Crystal Display、以下、ＬＣＤという）３５が設けられ、このＬＣＤ３５の下方には、遊技球の入賞を受け付ける入賞口６１が設けられている。この入賞口６１は、入賞した遊技球を検知する遊技球センサ６５、所定の場合に遊技球の導入経路を拡縮する開閉部材６６を備える。パチンコ機１０は、発光ダイオード（Light Emitting Diode、ＬＥＤ）を有する電飾５５，５６，５７，５８，５９を備える。電飾５５，５６は遊技板１３の左右の端にそれぞれ設けられ、電飾５７はＬＣＤ３５の上部に設けられ、電飾５８，５９は、ガラス枠１４の上部の左右にそれぞれ設けられている。内枠１２の正面中央には、音声を出力するスピーカ４５が内蔵されている。

図２は、パチンコ機１０における主制御基板２０を主とした電気的な概略構成を示すブロック図である。パチンコ機１０は、遊技の進行を制御する主制御基板２０と、主制御基板２０からのコマンドに基づいて遊技球の払出を制御する払出制御基板７０と、遊技進行に応じてＬＣＤ３５やスピーカ４５，電飾５５〜５９を用いた演出を制御するサブ制御基板４０と、ＬＣＤ３５における動画像表示を制御する装飾制御基板３０とを備える。主制御基板２０，払出制御基板７０，サブ制御基板４０，装飾制御基板３０は、図１に示した内枠１２の裏面（図示しない）に設けられている。

主制御基板２０と払出制御基板７０との間では、種々のコマンドがシリアル転送によって送信される。主制御基板２０と払出制御基板７０との間のコマンドは、２バイト単位で構成され、１バイト単位に分割してシリアル転送される。主制御基板２０から払出制御基板７０に対する主なコマンドとしては、遊技球の払い出しに関する制御コマンドＣｍｓや、払出制御基板７０に動作状態を示すコマンドがある。制御コマンドＣｍｓとしては、例えば、遊技球の払い出し個数を指定するコマンドがある。コマンドを正常に受信した払出制御基板７０は、主制御基板２０に対して、正常にコマンドを受け取ったことを伝えるＡＣＫ（アック、Acknowledge）として確認信号Ａｃｋ１を送信する。払出制御基板７０から主制御基板２０に対する主なコマンドとしては、払出制御基板７０の動作状態を伝える状態コマンドＣｓｔがある。コマンドを正常に受信した主制御基板２０は、払出制御基板７０に対して、正常にコマンドを受け取ったことを伝える確認信号Ａｃｋ２を送信する。

主制御基板２０からサブ制御基板４０に対してや、サブ制御基板４０から装飾制御基板３０に対しては、それぞれ種々のコマンドがパラレル転送によって送信される。主制御基板２０からサブ制御基板４０に対する主なコマンドとしては、いわゆる「大当たり」や「はずれ」などの遊技に関する基本的な演出を指示する制御コマンドＣｍｐがある。サブ制御基板４０から装飾制御基板３０に対する主なコマンドとしては、主制御基板２０からのコマンドに基づくＬＣＤ３５における動画像の表示態様を指示するコマンドがある。

主制御基板２０から開閉部材６６に対しては、遊技の進行に応じて開閉部材６６を作動させるための作動信号ＯＰｏがパラレル転送によって送信される。遊技球センサ６５から主制御基板２０に対しては、遊技球の通過を示すセンサ信号Ｓｅｎがパラレル転送によって送信される。

主制御基板２０，払出制御基板７０，サブ制御基板４０，装飾制御基板３０の各基板は、種々の演算処理を行うセントラルプロセッシングユニット（Central Processing Unit、中央演算処理装置、以下、ＣＰＵという），ＣＰＵの演算処理を規定したプログラムを予め記憶するリードオンリメモリ（Read Only Memory、以下、ＲＯＭという），ＣＰＵが取り扱うデータを一時的に記憶するランダムアクセスメモリ（Random Access Memory、以下、ＲＡＭという）などの各基板に応じた電子部品が実装された回路基板である。本実施例では、サブ制御基板４０にはサブＣＰＵ４１０が搭載され、払出制御基板７０には払出ＣＰＵ７１０が搭載されている。

図２に示すように、主制御基板２０は、パチンコ機１０における遊技の進行を制御するための種々の演算処理を行う主ＣＰＵ２１０と、主ＣＰＵ２１０とパチンコ機１０の各部との間におけるデータの入出力を仲介するＩ／Ｏエキスパンダ２２０と、主ＣＰＵ２１０が不正なものであるか否かを検査するための検査装置９００と接続可能な検査端子２３０とを備える。

主制御基板２０の主ＣＰＵ２１０は、四則演算，比較演算など種々の演算を行う演算部２１１と、遊技の進行を制御するためのプログラムが予め記憶されたＲＯＭ２１３と、主ＣＰＵ２１０で取り扱われているデータを記憶する主記憶部２１２と、主ＣＰＵ２１０で取り扱われたデータを一時的に蓄えるＲＡＭ２１４と、Ｉ／Ｏエキスパンダ２２０を介した遊技機１０の各部とのデータの入出力を行うデータバス２１８と、データバス２１８上のデータの入出力を制御するためにＩ／Ｏエキスパンダ２２０と制御信号のやり取りを行うコントロールバス２１６と、検査端子２３０との信号のやり取りを行う検査ポート２１９とを有する。本実施例では、主ＣＰＵ２１０の各部は、主記憶部２１２を介して互いに接続されている。本実施例では、データバス２１８の各データ線は、主ＣＰＵ２１０側に内蔵されたプルアップ抵抗２１８１によってプルアップされた状態でＩ／Ｏエキスパンダ２２０からのデータの入力を待ち受け、Ｉ／Ｏエキスパンダ２２０がデータ線の幾つかをローレベルにすることによって、データバス２１８に対するデータの入力が実行される。

主ＣＰＵ２１０は、遊技の進行を制御する処理を実行すると共に、Ｉ／Ｏエキスパンダ２２０との接続が切り離された接続異常を検知するための異常検知処理を実行する。主ＣＰＵ２１０は、異常検知処理において、接続異常が検知されたことを示す接続異常情報として接続異常フラグＦｅｒをＲＡＭ２１４に格納する。本実施例では、主ＣＰＵ２１０の初期状態には、接続異常フラグＦｅｒは「０」であり、接続異常が検知された際には、接続異常フラグＦｅｒは「１」にセットされる。なお、異常検知処理についての詳細は後述する。

本実施例では、検査端子２３０に検査装置９００が接続された際に、主ＣＰＵ２１０は、ＲＡＭ２１４に格納されている接続異常フラグＦｅｒの値を、検査ポート２１９から検査端子２３０を介して検査装置９００に出力する。これによって、検査装置９００は、主ＣＰＵ２１０から接続異常フラグＦｅｒを読み出すことができる。なお、検査装置９００が接続された際に、検査端子２３０が、主ＣＰＵ２１０のＲＡＭ２１４に格納された接続異常フラグＦｅｒの値を読み出し、読み出した接続異常フラグＦｅｒの値を検査装置９００に送信するようにしても良い。

主制御基板２０のＩ／Ｏエキスパンダ２２０は、主制御基板２０とパチンコ機１０における各部との情報のやり取りを仲介する電子回路を１チップに収めたインタフェース装置であり、主ＣＰＵ２１０から出力されるデータをパラレル転送により主制御基板２０の各部に送受信するパラレル転送部２２２と、主ＣＰＵ２１０から出力されるデータをシリアル転送により主制御基板２０の各部に送受信するシリアル転送部２２４と、シリアル転送部２２４がシリアル転送中であるか否かの状態を示す転送中フラグＦｓｍとを備える。これによって、主ＣＰＵは、コントロールバス２１６を通じてＩ／Ｏエキスパンダ２２０の動作を制御し、データバス２１８を通じた各種データの入出力を実現する。本実施例では、パラレル転送部２２２は、作動信号ＯＰｏ，センサ信号Ｓｅｎ，制御コマンドＣｍｐ，確認信号Ａｃｋ１，確認信号Ａｃｋ２を取り扱い、シリアル転送部２２４は、制御コマンドＣｍｓ，状態コマンドＣｓｔを取り扱う。

本実施例では、Ｉ／Ｏエキスパンダ２２０の転送中フラグＦｓｍは、主ＣＰＵ２１０によって読み出し可能に記憶された情報であり、初期状態では「０」であり、シリアル転送部２２４においてデータのシリアル転送が開始されると「１」にセットされ、シリアル転送が終了すると「０」にリセットされる。本実施例では、主ＣＰＵ２１０は、コントロールバス２１６を介して転送中フラグＦｓｍの値をＩ／Ｏエキスパンダ２２０から直接的に読み取り可能であるが、他の実施形態として、主ＣＰＵ２１０からの要求信号に応じて、Ｉ／Ｏエキスパンダ２２０が転送中フラグＦｓｍの値を主ＣＰＵ２１０に返答しても良い。

本実施例では、Ｉ／Ｏエキスパンダ２２０のパラレル転送部２２２は、複数の出力ポートの一つとして出力ポート２５１と、複数の入力ポートの一つとして入力ポート２５２とを有し、入力ポート２５１と出力ポート２５２とは、電気的に直結されている。主ＣＰＵ２１０からＩ／Ｏエキスパンダ２２０に送信された検査信号ＣＫｏは、出力ポート２５１に出力され、その際に、入力ポート２５２に入力された応答信号ＣＫｉは、Ｉ／Ｏエキスパンダ２２０から主ＣＰＵ２１０に送信される。

本実施例では、Ｉ／Ｏエキスパンダ２２０のパラレル転送部２２２は、複数の出力ポートの一つとして出力ポート２６１と、複数の入力ポートの一つとして入力ポート２６２と、出力ポート２６１および入力ポート２６２に接続された監視回路２６０を有し、パラレル転送部２２２は、監視回路２６０を介して開閉部材６６に接続されている。監視回路２６０は、出力ポート２６１から送信された作動信号ＯＰｏを開閉部材６６に伝達すると共に、作動信号ＯＰｏに連動する連動信号ＯＰｉを入力ポート２６２に入力する。監視回路２６０は、監視回路２６０と開閉部材６６との結線が断線している場合には連動信号ＯＰｉを「１」とし、作動信号ＯＰが「０」の場合には連動信号ＯＰｉを「０」とし、作動信号ＯＰが「１」の場合には連動信号ＯＰｉを「１」とする。

Ｂ．パチンコ機１０の動作：
パチンコ機１０の動作の一つとして、主制御基板２０の主ＣＰＵ２１０が実行する異常検知処理について説明する。

図３は、主制御基板２０の主ＣＰＵ２１０が実行する第１の異常検知処理を示すフローチャートである。第１の異常検知処理は、主ＣＰＵ２１０のＲＯＭ２１３に格納されているプログラムに基づく動作によって実現される処理であり、遊技の進行を制御するための遊技制御処理と並行して、所定のタイミングで繰り返し実行される。

主制御基板２０の主ＣＰＵ２１０は、図３の第１の異常検知処理を開始すると、遊技制御処理において払出制御基板７０の払出ＣＰＵ７１０に対する制御コマンドＣｍｓの出力をＩ／Ｏエキスパンダ２２０に指示したか否かを判断する（ステップＳ１１０）。制御コマンドＣｍｓの出力を指示している場合には、主ＣＰＵ２１０は、Ｉ／Ｏエキスパンダ２２０の転送中フラグＦｓｍが「１」であるか否か、すなわち、Ｉ／Ｏエキスパンダ２２０がシリアル転送中であるか否かを判断する（ステップＳ１２０）。転送中フラグＦｓｍが「１」である場合には、主ＣＰＵ２１０は、制御コマンドＣｍｓの出力指示の開始から、予め設定された監視期間Ｔ１が経過したか否かを判断する（ステップＳ１３０）。制御コマンドＣｍｓの出力指示の開始から監視期間Ｔ１が経過している場合には、主ＣＰＵ２１０は、接続異常フラグＦｅｒを「１」にセットし（ステップＳ１４０）、第１の異常検知処理を終了する。

第１の異常検知処理によれば、払出制御基板７０に搭載された払出ＣＰＵ７１０に対する制御コマンドＣｍｓのシリアル転送状態に基づいて接続異常を検知することができるため、接続異常を検知するために特別な信号のやり取りを行うことなく、通常の制御コマンドＣｍｓをやり取りすることによって接続異常を検知することができる。その結果、接続異常を検知するための構成の簡素化を図ることができる。

図４は、主制御基板２０の主ＣＰＵ２１０が実行する第２の異常検知処理を示すフローチャートである。第２の異常検知処理は、主ＣＰＵ２１０のＲＯＭ２１３に格納されているプログラムに基づく動作によって実現される処理であり、遊技の進行を制御するための遊技制御処理と並行して、所定のタイミングで繰り返し実行される。

主制御基板２０の主ＣＰＵ２１０は、図４の第２の異常検知処理を開始すると、遊技制御処理において払出制御基板７０の払出ＣＰＵ７１０に対する制御コマンドＣｍｓの出力をＩ／Ｏエキスパンダ２２０に指示したか否かを判断する（ステップＳ２１０）。制御コマンドＣｍｓの出力を指示している場合には、主ＣＰＵ２１０は、払出制御基板７０からの確認信号Ａｃｋ１を受信したか否かを判断する（ステップＳ２２０）。確認信号Ａｃｋ１を受信していない場合には、主ＣＰＵ２１０は、制御コマンドＣｍｓの出力指示の開始から、予め設定された監視期間Ｔ２が経過したか否かを判断する（ステップＳ２３０）。制御コマンドＣｍｓの出力指示の開始から監視期間Ｔ２が経過している場合には、主ＣＰＵ２１０は、接続異常フラグＦｅｒを「１」にセットし（ステップＳ２４０）、第２の異常検知処理を終了する。

第２の異常検知処理によれば、払出制御基板７０に搭載された払出ＣＰＵ７１０に対する制御コマンドＣｍｓの応答である確認信号Ａｃｋ１に基づいて接続異常を検知することができるため、接続異常を検知するために特別な信号のやり取りを行うことなく、通常の制御コマンドＣｍｓおよび確認信号Ａｃｋ１をやり取りすることによって接続異常を検知することができる。その結果、接続異常を検知するための構成の簡素化を図ることができる。

図５は、主制御基板２０の主ＣＰＵ２１０が実行する第３の異常検知処理を示すフローチャートである。第３の異常検知処理は、主ＣＰＵ２１０のＲＯＭ２１３に格納されているプログラムに基づく動作によって実現される処理であり、遊技の進行を制御するための遊技制御処理と並行して、所定のタイミングで実行される。

主制御基板２０の主ＣＰＵ２１０は、図５の第３の異常検知処理を開始すると、検査信号ＣＫｏに「１」を出力し（ステップＳ３１０）、入力される応答信号ＣＫｉの値が、出力した検査信号ＣＫｏと同じ「１」であるか否かを判断する（ステップＳ３２０）。応答信号ＣＫｉの値が「１」である場合には（ステップＳ３２０）、主ＣＰＵ２１０は、検査信号ＣＫｏに「０」を出力し（ステップＳ３３０）、入力される応答信号ＣＫｉの値が、出力した検査信号ＣＫｏと同じ「０」であるか否かを判断する（ステップＳ３４０）。検査信号ＣＫｏに「１」を出力した際に応答信号ＣＫｉの値が「１」でない場合（ステップＳ３２０）や、検査信号ＣＫｏに「０」を出力した際に応答信号ＣＫｉの値が「０」でない場合（ステップＳ３４０）には、主ＣＰＵ２１０は、接続異常フラグＦｅｒを「１」にセットし（ステップＳ３５０）、第３の異常検知処理を終了する。

第３の異常検知処理によれば、主ＣＰＵ２１０は、Ｉ／Ｏエキスパンダ２２０との接続状態を任意のタイミングで検査することができる。

図６は、主制御基板２０の主ＣＰＵ２１０が実行する第４の異常検知処理を示すフローチャートである。第４の異常検知処理は、主ＣＰＵ２１０のＲＯＭ２１３に格納されているプログラムに基づく動作によって実現される処理であり、所定のタイミングで実行される。

主制御基板２０の主ＣＰＵ２１０は、図６の第４の異常検知処理を開始すると、作動信号ＯＰｏが「０」の時に連動信号ＯＰｉが「０」であるか否か（ステップＳ４１０）、作動信号ＯＰｏが「１」の時に連動信号ＯＰｉが「１」であるか否か（ステップＳ４２０）を判断する。いずれの条件も満たしていない場合、すなわち、作動信号ＯＰｏが「０」の時に連動信号ＯＰｉが「１」である場合や、作動信号ＯＰｏが「１」の時に連動信号ＯＰｉが「０」である場合には、主ＣＰＵ２１０は、接続異常フラグＦｅｒを「１」にセットし（ステップＳ４３０）、第４の異常検知処理を終了する。

第４の異常検知処理によれば、開閉部材６６を作動させるための作動信号ＯＰｏに連動する連動信号ＯＰｉに基づいて接続異常を検知することができるため、接続異常を検知するために特別な信号のやり取りを行うことなく、通常の作動信号ＯＰｏおよび連動信号ＯＰｉをやり取りすることによって接続異常を検知することができる。その結果、接続異常を検知するための構成の簡素化を図ることができる。

図７は、主制御基板２０の主ＣＰＵ２１０が実行する第５の異常検知処理を示すフローチャートである。第５の異常検知処理は、主ＣＰＵ２１０のＲＯＭ２１３に格納されているプログラムに基づく動作によって実現される処理であり、遊技の進行を制御するための遊技制御処理と並行して、所定のタイミングで繰り返し実行される。

主制御基板２０の主ＣＰＵ２１０は、図７の第５の異常検知処理を開始すると、データバス２１８にデータとして入力された全てのビットがハイレベルすなわち「１」である場合に（ステップＳ５１０）、接続異常フラグＦｅｒを「１」にセットする（ステップＳ５２０）。本実施例では、主ＣＰＵ２１０のデータバス２１８の各入力ポートは、主ＣＰＵ２１０側に内蔵されたプルアップ抵抗２１８１によってプルアップされた状態でＩ／Ｏエキスパンダ２２０からのデータの入力を受け付け、Ｉ／Ｏエキスパンダ２２０は、少なくとも一つのビットをローレベルにすることによってデータ入力を行うため、主ＣＰＵ２１０に全てのビットがハイレベルのデータがデータとして入力されることはない。

第４の異常検知処理によれば、Ｉ／Ｏエキスパンダ２２０から主ＣＰＵ２１０に入力されるデータの値に基づいて接続異常を検知することができるため、接続異常を検知するために特別な信号のやり取りを行うことなく、通常の遊技制御信号をやり取りすることによって接続異常を検知することができる。その結果、接続異常を検知するための構成の簡素化を図ることができる。

以上説明した本発明の主制御基板２０を備えるパチンコ機１０によれば、主ＣＰＵ２１０とＩ／Ｏエキスパンダ２２０との間が切り離された状態を、検査装置９００によって検査することができるため、正規のＣＰＵを残した状態で不正なＣＰＵを搭載する不正行為を検知することができる。

Ｃ．その他の実施形態：
以上、本発明の実施の形態について説明したが、本発明はこうした実施の形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内において様々な形態で実施し得ることは勿論である。例えば、本発明の適用は、ＣＰＵを備えた遊技機であれば良く、パチンコ機に限らず、アレンジボールやスロットマシンなどの遊技機にも適用することもできる。

また、本実施例では、図３〜図７に示した第１〜５の異常検知処理の全てを主ＣＰＵ２１０が実行することとしたが、図３〜図７に示した第１〜５の異常検知処理の少なくとも一つを実行することとしても良い。また、本実施例では、図６の第４の異常検知処理における作動信号ＯＰｏは、開閉部材６６に対する制御信号としたが、遊技板１３に設けられたＬＥＤなどの発光器を点灯させるための作動信号に適用しても良い。また、本実施例では、図３の第１の異常検知処理や、図４の第２の異常検知処理では、払出制御基板７０に対する制御コマンドＣｍｓを用いて接続異常を検知する処理としたが、サブ制御基板４０に対する制御コマンドＣｍｐを用いて接続異常を検知する処理としても良い。また、図７の第５の異常検知処理は、電源投入直後に主ＣＰＵ２１０の初期設定を実行した後に所定のタイミングで繰り返し実行するようにして、遊技制御処理などの定常処理が実行されている場合だけでなく、電源異常などにより非常時処理を実行される場合においても実行することとしても良い。また、接続異常であるとして接続異常フラグＦｅｒをセットした後、再度、異常検知処理を実行した際に、接続異常でないと判断される場合には、接続異常ではないとして接続異常フラグＦｅｒをリセットすることとしても良い。

パチンコ機１０の全体構成を示す正面図である。 パチンコ機１０における主制御基板２０を主とした電気的な概略構成を示すブロック図である。 主制御基板２０の主ＣＰＵ２１０が実行する第１の異常検知処理を示すフローチャートである。 主制御基板２０の主ＣＰＵ２１０が実行する第２の異常検知処理を示すフローチャートである。 主制御基板２０の主ＣＰＵ２１０が実行する第３の異常検知処理を示すフローチャートである。 主制御基板２０の主ＣＰＵ２１０が実行する第４の異常検知処理を示すフローチャートである。 主制御基板２０の主ＣＰＵ２１０が実行する第５の異常検知処理を示すフローチャートである。

符号の説明

１０…パチンコ機
１１…外枠
１２…内枠
１３…遊技板
１４…ガラス枠
１５…ハンドル
１７…球タンク
１９…下皿
２０…主制御基板
３０…図柄制御基板
３５…ＬＣＤ
４０…サブ制御基板
４５…スピーカ
５５，５６，５７，５８，５９…電飾
６１…入賞口
６５…遊技球センサ
６６…開閉部材
７０…払出制御基板
９０…カードユニット
２１０…主ＣＰＵ
２１１…演算部
２１２…主記憶部
２１３…ＲＯＭ
２１４…ＲＡＭ
２１６…コントロールバス
２１８…データバス
２１８１…プルアップ抵抗
２１９…検査ポート
２２０…Ｉ／Ｏエキスパンダ
２２２…パラレル転送部
２２４…シリアル転送部
２３０…検査端子
２５１…出力ポート
２５２…入力ポート
２６０…監視回路
２６１…出力ポート
２６２…入力ポート
４１０…サブＣＰＵ
７１０…払出ＣＰＵ
９００…検査装置
ＣＫｏ…検査信号
ＣＫｉ…応答信号
Ｃｍｐ，Ｃｍｓ…制御コマンド
Ｃｓｔ…状態コマンド
ＯＰｏ…作動信号
ＯＰｉ…連動信号
Ｓｅｎ…センサ信号
Ｆｅｒ…接続異常フラグ
Ｆｓｍ…転送中フラグ

Claims (3)

1. 遊技機に搭載される主制御基板であって、
   前記遊技機における遊技の進行を制御するためのプログラムが予め記憶され該プログラムに基づいて演算処理を実行する遊技機用の中央演算処理装置を備え、
   前記中央演算処理装置は、
   前記遊技機の各部に対するデータの入出力を行うバスと、
   前記中央演算処理装置が前記遊技機の各部と切り離された接続異常を、前記バスの状態に基づいて検知する接続異常検知手段と、
   前記接続異常が検知されたことを示す接続異常情報を、前記中央演算処理装置の外部から読み出し可能に記憶する異常記憶手段と
   を含み、
   前記主制御基板は、更に、
   前記バスに接続され、前記中央演算処理装置と前記遊技機の各部との間におけるデータの入出力を仲介するポートエキスパンダチップと、
   前記異常記憶手段に接続され、前記接続異常を検査するために前記接続異常情報を読み出す不正検査装置と接続可能な検査端子と
   を備え、
   前記中央演算処理装置は、更に、前記遊技機における他の中央演算処理装置に対する制御コマンドを、前記バスを介して前記ポートエキスパンダチップに送信するコマンド送信手段を含み、
   前記ポートエキスパンダチップは、
   前記制御コマンドを前記他の中央演算処理装置にシリアル転送するシリアル転送手段と、
   前記制御コマンドがシリアル転送中であることを示す転送中情報を、前記中央演算処理装置によって読み出し可能に記憶する転送中情報記憶手段と
   を含み、
   前記接続異常検知手段は、前記転送中情報を前記ポートエキスパンダチップから読み出し、前記制御コマンドが前記バスから出力されてから所定期間を超えて該制御コマンドがシリアル転送中であることが前記転送中情報によって示された場合に、前記接続異常を検知する検知手段を含む、主制御基板。
2. 遊技機に搭載される主制御基板であって、
   前記遊技機における遊技の進行を制御するためのプログラムが予め記憶され該プログラムに基づいて演算処理を実行する遊技機用の中央演算処理装置を備え、
   前記中央演算処理装置は、
   前記遊技機の各部に対するデータの入出力を行うバスと、
   前記中央演算処理装置が前記遊技機の各部と切り離された接続異常を、前記バスの状態に基づいて検知する接続異常検知手段と、
   前記接続異常が検知されたことを示す接続異常情報を、前記中央演算処理装置の外部から読み出し可能に記憶する異常記憶手段と
   を含み、
   前記主制御基板は、更に、
   前記バスに接続され、前記中央演算処理装置と前記遊技機の各部との間におけるデータの入出力を仲介するポートエキスパンダチップと、
   前記異常記憶手段に接続され、前記接続異常を検査するために前記接続異常情報を読み出す不正検査装置と接続可能な検査端子と
   を備え、
   前記バスは、プルアップされた状態で前記ポートエキスパンダチップからのデータ入力を待ち受ける複数のデータ線を有し、
   前記ポートエキスパンダチップは、前記複数のデータ線の少なくとも一つをローレベルにして前記バスにデータ入力を行うチップであり、
   前記接続異常検知手段は、前記複数のデータ線の全てがハイレベルである場合に、前記接続異常を検知する検知手段を含む、主制御基板。
3. 請求項１または請求項２に記載の主制御基板を備える遊技機。

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