JP2007089978A - 遊技機 - Google Patents

Abstract

【課題】データバスを介して乱数値を監視することで、カウンタＩＣからＣＰＵへ至る信号線の異常を的確に検出して、大当り発生の確率を保証する遊技機を提供する。
【解決手段】補助遊技が特別な結果になる場合には,特典を付与する遊技制御装置を備える遊技機において、遊技制御装置は、遊技を制御するＣＰＵと、データバスと、データバスと遊技制御装置の外部に接続された装置との信号の入出力を中継する中継手段と、発振回路からのクロック信号に基づいてカウンタを更新し、カウンタ値を生成するカウンタ値生成手段と、カウンタ値生成手段からカウンタ値を取得して、データバスへカウンタ値を伝達し、前記カウンタ値生成手段のカウンタ値を前記データバスを介して取り込み、前記カウンタ値の正当性を判定する正当性判定手段とを備え、ＣＰＵはデータバスを介して伝達されたカウンタ値を取り込み、カウンタ値に基づいて補助遊技の結果を決定する。
【選択図】図６

Description

本発明は、遊技機に関し、特に、所定の始動条件の成立により乱数を抽出し、この抽出された乱数に基づいて変動表示ゲーム等の補助遊技が実行されるとともに、実行された補助遊技の結果が特別な結果となる場合に遊技者に特典を付与可能な特別遊技を開始する遊技機に関する。

従来、ハードウエア乱数を発生する手段が正常に動作しているか否かを、抽出した乱数値に基づいて判別して、当該手段が異常動作をしている場合には適切な制御処理を実行する遊技機がある（例えば、特許文献１参照）。具体的には、発振器からの所定周波数のクロック信号をカウンタＩＣへ入力する。カウンタＩＣは、このクロック信号に基づいて遊技制御用のＣＰＵにおける遊技に関わる制御に用いられる乱数値をカウントする。ＣＰＵは、始動口スイッチからの検出信号を入力すると、カウンタＩＣから抽出した乱数値をＲＡＭに格納して、今回格納された乱数値が前回格納された乱数値と一致しているか否かを判定する。そして、乱数値が一致していることを所定回連続して判定すると、ＣＰＵがエラー処理を実行する。
特開２００４−９７５７７号公報

ハードウエア乱数を用いた遊技機は、製造時の不良や意図的な不正行為等、様々な原因によってカウンタＩＣからＣＰＵへ至る信号線の断線が発生する。カウンタＩＣからＣＰＵへ至る信号線が断線すると、ＣＰＵはカウンタＩＣから乱数値を正しく取得できなくなり、その結果、大当り発生の確率も正規なものではなくなってしまう。しかし、信号線が断線しても遊技機の動作は極端には変化しないため、異常が発覚しにくく、長期間にわたって異常なまま放置されるおそれがある。

特許文献１に記載の技術では、今回格納された乱数値と前回格納された乱数値とを比較するだけなので、上記のようなカウンタＩＣからＣＰＵへ至る信号線の断線を検出することができない。また、特許文献１に記載されているように、カウンタＩＣのカウンタの出力を監視回路で監視したとしても、カウンタよりもＣＰＵ側に接続されているラッチと入力ポートとの間の断線を監視回路で検出することはできない。

そこで、本発明は、データバスを介して乱数値を監視することで、カウンタＩＣからＣＰＵへ至る信号線の異常を的確に検出して、大当り発生の確率を保証する遊技機を提供することを目的とする。

第１の発明は、所定の始動条件の成立に基づいて補助遊技を実行し、前記補助遊技が特別な結果になる場合には遊技者に特典を付与する遊技制御装置を備える遊技機において、前記遊技制御装置は、遊技を制御するＣＰＵと、前記ＣＰＵとデータを入出力するデータバスと、前記データバスと前記遊技制御装置の外部に接続された装置との信号の入出力を中継する中継手段と、発振回路からのクロック信号に基づいてカウンタを更新する複数のカウンタ回路をカスケード接続して構成され、カウンタ値を生成するカウンタ値生成手段と、所定の信号の発生に基づいて前記カウンタ値生成手段から前記カウンタ値を取得して、前記データバスへ前記カウンタ値を伝達する伝達手段と、前記カウンタ値生成手段によって生成されるカウンタ値を前記データバスを介して取り込み、前記カウンタ値の正当性を判定する正当性判定手段と、を備え、前記ＣＰＵは、前記伝達手段から前記データバスを介して伝達された前記カウンタ値を取り込み、前記カウンタ値に基づいて前記補助遊技の結果を決定する。

第２の発明は、第１の発明において、前記ＣＰＵ及び前記正当性判定手段は、共通の基板に実装されて遊技用演算処理装置を構成し、前記遊技用演算処理装置は、前記データバスから前記ＣＰＵ及び前記正当性判定手段の双方へデータを取り込むデータバス接続端子と、前記遊技用演算処理装置の固有情報を記憶する固有情報記憶手段と、を備え、前記固有情報は、前記遊技機の外部に接続された装置によって監視可能である。

第３の発明は、第１又は第２の発明において、前記正当性判定手段は、所定の時間内に前記データバスから取り込んだ前記カウンタ値に、所定の範囲の全ての値が含まれるか否かによって当該カウンタ値の正当性を判定する。

第４の発明は、第１〜第３の発明において、前記ＣＰＵは、所定時間毎に発生する割込信号に基づいて、前記中継手段を介して前記遊技制御装置の外部に接続された装置との間でデータを入出力し、前記正当性判定手段は、前記ＣＰＵが前記中継手段を介して前記遊技制御装置の外部に接続された装置との間でデータを入出力していないタイミングに前記データバスから前記カウンタ値を取り込んで、当該カウンタ値の正当性を判定する。

第１の発明によれば、所定の始動条件の成立に基づいて補助遊技を実行し、前記補助遊技が特別な結果になる場合には遊技者に特典を付与する遊技制御装置を備える遊技機において、前記遊技制御装置は、遊技を制御するＣＰＵと、前記ＣＰＵとデータを入出力するデータバスと、前記データバスと前記遊技制御装置の外部に接続された装置との信号の入出力を中継する中継手段と、発振回路からのクロック信号に基づいてカウンタを更新する複数のカウンタ回路をカスケード接続して構成され、カウンタ値を生成するカウンタ値生成手段と、所定の信号の発生に基づいて前記カウンタ値生成手段から前記カウンタ値を取得して、前記データバスへ前記カウンタ値を伝達する伝達手段と、前記カウンタ値生成手段によって生成されるカウンタ値を前記データバスを介して取り込み、前記カウンタ値の正当性を判定する正当性判定手段と、を備え、前記ＣＰＵは、前記伝達手段から前記データバスを介して伝達された前記カウンタ値を取り込み、前記カウンタ値に基づいて前記補助遊技の結果を決定することによって、補助遊技の結果を決定するためのカウンタ値を、データバスを介して取り込んで監視するため、ＣＰＵが実際に取り込む乱数値と同じ値のカウンタ値を正当性判定手段によって取り込んで正当性の判定することができ、カウンタ値生成手段からＣＰＵへ至る信号線の断線を高い信頼度で検出することができる。

第２の発明によれば、前記ＣＰＵ及び前記正当性判定手段は、共通の基板に実装されて遊技用演算処理装置を構成し、前記遊技用演算処理装置は、前記データバスから前記ＣＰＵ及び前記正当性判定手段の双方へデータを取り込むデータバス接続端子と、前記遊技用演算処理装置の固有情報を記憶する固有情報記憶手段と、を備え、前記固有情報は、前記遊技機の外部に接続された装置によって監視可能であることによって、正当性判定手段によってデータバスを監視できないようにするために信号線を不正に断線させると、遊技制御装置の外部に接続された装置とＣＰＵとが接続されなくなり、遊技制御装置の外部に接続された装置の動作が異常になって遊技不能となる。よって、正当性判定手段を無効化することができないため、大当り発生の確率を変更する不正行為を防止できる。

第３の発明によれば、前記正当性判定手段は、所定の時間内に前記データバスから取り込んだ前記カウンタ値に、所定の範囲の全ての値が含まれるか否かによって当該カウンタ値の正当性を判定することによって、信号線の断線を検出するだけではなく、乱数の一様性を確認することができる。

第４の発明によれば、前記ＣＰＵは、所定時間毎に発生する割込信号に基づいて、前記中継手段を介して前記遊技制御装置の外部に接続された装置との間でデータを入出力し、前記正当性判定手段は、前記ＣＰＵが前記中継手段を介して前記遊技制御装置の外部に接続された装置との間でデータを入出力していないタイミングに前記データバスから前記カウンタ値を取り込んで、当該カウンタ値の正当性を判定することによって、遊技制御処理中でも乱数を監視できるので、より安全性が高い。

以下、本発明の実施の形態について説明する。

図１は、本発明の実施の形態の遊技機１の構成を示す正面図である。

遊技機（パチンコ遊技機）１の前面枠３は、本体枠（外枠）４にヒンジ５を介して開閉回動可能に組み付けられ、遊技盤６は前面枠３の裏面に取り付けられた収納フレーム５０（図２）に収装される。

遊技盤６の表面には、画像表示装置８、大入賞口を備えた特別変動入賞装置９、一般入賞口１０〜１４、普通変動入賞装置１５を備えた始動口１６及び普通図柄始動ゲート２７Ａ、２７Ｂ等が配設された遊技領域が形成される。前面枠３には、遊技盤６の前面を覆うカバーガラス１８が取り付けられている。

画像表示装置８は、表示領域に、左、中、右の三つの表示図柄（識別情報）が表示される。これらの表示図柄には、例えば「０」〜「９」までの各数字と、「Ａ」〜「Ｅ」のアルファベット文字が割り当てられている。

画像表示装置８は、始動口１６へ遊技球の入賞があると、前述した数字又は文字で構成される表示図柄が順に表示される。始動口１６への入賞が所定のタイミングでなされたとき（具体的には、入賞検出時の特別図柄乱数カウンタ値が当り値であるとき）には大当り状態となり、三つの表示図柄が揃った状態（大当り図柄）で停止する。このとき、特別変動入賞装置９の大入賞口が所定の時間（例えば、３０ｓｅｃ）だけ大きく開き、多くの遊技球を獲得することができる。

この始動口１６への遊技球の入賞は、特図始動スイッチ５２（図３）で検知される。この遊技球の通過タイミング（具体的には、入賞検出時点での遊技制御装置１００（図２）内に備えられた特別図柄乱数カウンタの値）は、特別図柄入賞記憶として、遊技制御装置１００内の所定の記憶領域（特別図柄乱数記憶領域）に、最大で連続した４回分を限度に記憶される。この特別図柄入賞記憶の記憶数は、画像表示装置８の左側に設けられた４つのＬＥＤからなる特別図柄記憶状態表示器１７に表示される。遊技制御装置１００は、特別図柄入賞記憶に基づいて、画像表示装置８にて特図変動表示ゲーム（補助遊技）を行う。

普通図柄表示器７は、普通図柄始動ゲート２７Ａ、２７Ｂへ遊技球の入賞があると、普通図柄（例えば一つの数字からなる図柄）の変動表示を始める。普通図柄始動ゲート２７Ａ、２７Ｂへの入賞が所定のタイミングでなされたとき（具体的には、入賞検出時の普通図柄乱数カウンタ値が当り値であるとき）には、普通図柄に関する当り状態となり、普通図柄が当り図柄（当り番号）で停止する。このとき、始動口１６の手前に設けられた普通変動入賞装置１５が所定の時間（例えば、０．５ｓｅｃ）だけ大きく開き、遊技球の始動口１６への入賞可能性が高められる。

この普通図柄始動ゲート２７Ａ、２７Ｂへの遊技球の通過は、普通図柄始動センサ５３Ａ、５３Ｂ（図３）で検知される。この遊技球の通過タイミング（具体的には、遊技制御装置１００内に備えられた普通図柄乱数カウンタの通過検出時点での値）は、普通図柄入賞記憶として、遊技制御装置１００内の所定の記憶領域（普通図柄乱数記憶領域）に、所定回数（例えば、最大で連続した４回分）を限度に記憶される。この普通図柄入賞記憶の記憶数は、普通図柄表示器７の左右に設けられた４つのＬＥＤからなる普通図柄記憶状態表示器１９に表示される。遊技制御装置１００は、普通図柄入賞記憶に基づいて、普通図柄に関する当りの抽選を行う。

前面枠３の下部の開閉パネル２０には、遊技球を打球発射装置に供給する上皿２１が配設される。また、前面枠３の下部の固定パネル２２には、下皿２３及び打球発射装置の操作部２４等が配設される。

カバーガラス１８の上部の前面枠３には、点灯により遊技球の排出の異常等の状態を報知する第１報知ランプ３１及び第２報知ランプ３２が設けられている。

上皿２１の外面には、遊技機１に隣接して設けられるカード球貸ユニット２の操作パネル２６が形成される。操作パネル２６には、カードの残高を表示するカード残高表示部（図示省略）、球貸しを指令する球貸スイッチ２８、及び、カードの返却を指令するカード返却スイッチ２９が設けられている。

カード球貸ユニット２には、前面のカード挿入部２５に挿入されたカード（プリペイドカード等）のデータの読込及び書込を行うカードリーダライタと球貸制御装置とが内蔵される。

図２は、本発明の実施の形態の遊技機１の背面図である。

遊技機１の前面枠３の裏面には、遊技盤６を収納する収納フレーム５０が取り付けられる。収納フレーム５０の裏面には、各装置を配設する裏機構盤６１が取り付けられる。

裏機構盤６１の上部には、外部から電源を取り入れるターミナル基板４４、枠用外部接続端子盤４２Ａ、遊技球を貯留する球貯留タンク４６、及び、球貯留タンク４６の遊技球を樋ユニット部４７に導くシュート４８が取り付けられる。裏機構盤６１の右側は、樋ユニット部４７の遊技球を遊技機１前面側の上皿２１又は下皿２３に払い出す排出装置６００が取り付けられ、また、裏機構盤６１の左側には電源装置（電源基板）２５０が配設される。

裏機構盤６１の下部には、遊技を統括的に制御する遊技制御装置１００及び排出装置６００を制御する排出制御装置４００が配設され、遊技制御装置１００の奥方に一部を隠した位置には、発射装置５００を制御する発射制御装置５５０が配設される。

前面枠３の下部には、中央にオーバーフロー流路（上皿２１と下皿２３とを結ぶ流路）の連絡樋ボックス６２が、左側に発射装置５００が、右側にスピーカ５８（図３）が取り付けられる。スピーカ５８の収納カバーには、カード球貸ユニット２と接続するための中継基板３３が取り付けられる。

遊技盤６の裏面側のほぼ中央には保護カバー４０が配設される。この保護カバー４０は、画像表示装置８を制御する表示制御装置１５０（図３）、装飾用のランプ等を制御する装飾制御装置２００（図３）、音制御装置３００（図３）、電源装置２５０及び盤用外部接続端子盤４１（図３）を覆うように配設される。なお、図中の保護カバー４０は、電源装置２５０の右部を切り欠いた状態を示す。

そして、電源装置２５０と遊技制御装置１００とは、電源ラインやリセット信号等の信号線等から構成されるケーブル（ハーネス）１０１、コネクタ１０２及び２５２を介して接続される。なお、保護カバー４０は、ケーブル１０１を挿通する開口部（図示省略）を備える。

ケーブル１０１は、複数の信号線を平行して束ねたフラットケーブルで構成される。ケーブル１０１の両端に設けられるコネクタ１０２及び２５２は、図４に示すようにロック機構を備え、かつ、電源装置２５０又は遊技制御装置１００を覆うカバーに設けた開口部を挿通する。

図３は、本発明の実施の形態の遊技機１の各制御装置の接続を示すブロック図である。

遊技機１には、遊技制御装置（主基板）１００、表示制御装置（表示制御基板）１５０、装飾制御装置（ランプ制御基板）２００、音制御装置（音声制御基板）３００、排出制御装置（払出制御基板）４００及び発射制御装置（発射制御基板）５５０等の各種制御装置が設けられている。なお、表示制御装置１５０、装飾制御装置２００、音制御装置３００、排出制御装置４００及び発射制御装置５５０を総称して従属制御装置という。

遊技制御装置１００、表示制御装置１５０、装飾制御装置２００、音制御装置３００及び排出制御装置４００は、それぞれ、ＣＰＵ、ＲＡＭ、ＲＯＭ及び入出力インターフェース（Ｉ／Ｆ）で構成されている。

遊技制御装置１００は、遊技を統括的に制御する主制御装置であって、遊技制御を司るＣＰＵ（ＣＰＵコア）８０、遊技制御時にワークエリアとして利用されるＲＡＭ（ユーザワークＲＡＭ８２、管理用ワークＲＡＭ９３及びＩＤプロパティＲＡＭ９６）及び遊技制御のための不変の情報（プログラム、データ等）を記憶しているＲＯＭ（プログラムＲＯＭ８１及びブートＲＯＭ９１）を内蔵した遊技用マイクロコンピュータ１１３と、入出力インターフェースとから構成される。

遊技制御装置１００には各種検出装置からの検出信号が入力され、入出力インターフェースを介してＣＰＵ８０に入力される。これらの各種検出装置には、一般入賞口１０〜１４への入賞を検出する一般入賞口センサ５１．１〜５１．Ｎ、始動口１６への入賞球の検出によって画像表示装置８による特図変動表示ゲームを開始するための特図始動スイッチ５２、遊技球の検出によって普通変動入賞装置１５の作動を決定するための普通図柄表示器７の変動を開始させる普通図柄始動センサ５３Ａ、５３Ｂ、大入賞口への入賞を検出するカウントセンサ５４、遊技盤前面のガラス枠の開放を検出する金属枠開放センサ５６、排出装置６００によって排出された遊技球が貯留過多となったことを検出するオーバーフローセンサ５７、及び、排出装置６００への遊技球の供給が不十分であることを検出する半端球検出センサが含まれる。

遊技制御装置１００のＣＰＵ８０は、これらの検出信号に基づいて、ＲＯＭ８１、９１に記録されたプログラム（遊技プログラム）を実行し、遊技の統括的な制御（遊技制御）を行う。

具体的には、遊技制御装置１００は、表示制御装置１５０に表示パラレル通信によって表示制御指令信号を出力し、装飾制御装置２００にランプパラレル通信によって装飾制御指令信号を出力し、音制御装置３００に音声パラレル通信によって音制御指令信号を出力し、排出制御装置４００に賞球パラレル通信によって賞球制御指令信号を出力して、これらの従属制御装置を制御する。なお、遊技制御装置１００から各従属制御装置へのデータは単方向で通信され、従属制御装置から遊技制御装置１００へはデータが送信されないようになっている。

遊技制御装置１００は、大入賞口ソレノイド９Ａ及び普通変動入賞口ソレノイド１５Ａに制御信号を送信し、これらのソレノイドへの通電を制御することにより、特別変動入賞装置９及び普通変動入賞装置１５の開閉を制御する。さらに、普通図柄表示器７に制御信号を送信し、表示を制御する。

また、遊技制御装置１００は、賞球排出が正確に行われているか否かを監視する。具体的には、排出制御装置４００へ賞球制御指令信号として送信した排出を指令した賞球数と、賞球検出センサ７１３Ａ、７１３Ｂにより計数された実際の排出数が一致するかの監視、及び、賞球排出指令が送信されていないにも関わらず賞球排出がなされていないかの監視を行う。

賞球排出指令信号が送信されていないにも拘わらず、賞球排出がされている等の異常が認められたときは、異常対応処理を行う。例えば、枠用外部接続端子盤４２Ａから異常検出信号を管理装置（ホールコンピュータ）に出力し、装飾制御装置２００に装飾制御指令信号を送信して、第１報知ランプ（賞球異常報知ＬＥＤ）３１を点滅させて異常を報知する。また、遊技制御の停止又は打球発射の停止等により、遊技を強制的に中止させる。

ＲＡＭ８２、９３、９６には、停電時にもバックアップ電源（図示省略）から電源供給され、必要なデータがバックアップされるようになっている。ＲＡＭ８２、９３、９６は、バックアップエリアと制御エリアとから構成される。バックアップエリアは、停電からの復帰時にも原則としてデータ内容が初期化されないエリアで、チェックデータの他、特別図柄乱数記憶、普通図柄乱数カウンタ及び普通図柄乱数記憶が、対応する格納領域に記憶されている。一方、制御エリアは、バックアップエリア以外の領域で、タイマ値等が記憶されている。

排出制御装置４００には、排出された遊技球を検出する賞球検出センサ７１３Ａ及び７１３Ｂからの検出信号が入力される。具体的には、排出装置６００から賞球として排出された遊技球を検出する賞球検出センサ７１３Ａ及び７１３Ｂの各検出信号と、排出装置６００から貸球として排出された遊技球を検出する貸球検出センサ７１４Ａ及び７１４Ｂの各検出信号とが入力される。そして、排出制御装置４００は、賞球制御指令信号に基づいて、排出装置６００からの遊技球の排出及び流路切換ユニットにおける流路切換を制御する。

また、排出制御装置４００には、遊技制御装置１００からの賞球制御指令信号とは別に、カード球貸ユニット２から貸球要求信号が入力される。排出制御装置４００は、賞球制御指令信号及び貸球要求信号に基づいて排出装置６００を制御し、貸球検出センサ７１４Ａ又は７１４Ｂの検出信号を用いて貸球の排出を行う。

なお、賞球検出センサ７１３Ａ、７１３Ｂの各検出信号は、中継基板３３を介して遊技制御装置１００へも入力されている。

遊技制御装置１００及び排出制御装置４００は、通常動作中は、所定時間（２ｍｓｅｃ）間隔で発生するクロックパルスに基づいて（又は所定時間（２ｍｓｅｃ）のウェイトを設けることによって）呼び出される割込処理により、所定時間間隔で賞球検出センサ７１３Ａ、７１３Ｂの出力を読み込み、カウンタ（確認カウンタ及び貯留カウンタ）を減算する。また、遊技制御装置１００及び排出制御装置４００の通常動作中に停電が発生すると、停電検出回路２５３により発生する停電検出信号に基づくＮＭＩ割込により停電検出処理が実行される。

装飾制御装置２００には、遊技制御装置１００からのランプを点灯（又は点滅）させる指令信号である装飾制御指令信号が入力され、各種ランプを点灯駆動する。具体的には、遊技制御装置１００が遊技機１の異常を検出すると、異常報知ランプ（第１報知ランプ）３１を点灯させる。また、遊技制御装置１００から排出制御装置４００に賞球制御指令信号が送られ、賞球の排出が始まると、賞球排出ランプ（第２報知ランプ）３２を点灯させる。さらに、遊技機１が大当り状態となると、遊技に抑揚をつけるように装飾ランプ４５．１〜４５．Ｎを点灯（又は点滅）させる。

電源装置２５０は、電源回路２５１、停電検出回路２５３及びバックアップ電源回路２５６を有している。電源回路２５１は、遊技店の島設備から遊技機１が枠用外部接続端子盤４２Ａを介して受電した２４ボルトの交流電源を、各制御装置（遊技制御装置１００及び従属制御装置）の動作に必要な電圧（１２Ｖ、１８Ｖ等）の直流電源に変換して、各制御装置に供給する。

停電検出回路２５３は、遊技機１に供給される電圧の変動を監視し、電圧の低下を検出すると、遊技制御装置１００及び排出制御装置４００に停電検出信号を出力して停電処理を実行させる。

バックアップ電源回路２５６は、電源回路２５１からの５Ｖの出力が常時印加されている大容量素子（二次電池、スーパーキャパシタ等）によって構成され、遊技機１への電源の供給が停止した状態（停電時）で、電源回路からの出力が消滅しても、停電時にも動作をする必要がある回路に電源を供給する。例えば、停電時にも記憶内容を保持する必要があるバックアップメモリに電源を供給する。

図４は、本発明の実施の形態の乱数発生に関する制御系のブロック図である。

電源基板２５０の電源回路２５１は、図３で説明した構成の他、５Ｖを出力するロジック電源回路２５１Ａ（電源供給手段）と、リセット信号発生回路２５１Ｂとを備える。

ロジック電源回路２５１Ａは、電源投入後に、各制御装置（遊技制御装置１００及び従属制御装置）に対して５Ｖの電源を供給する。また、リセット信号発生回路２５１Ｂは、ロジック電源回路２５１Ａが電源供給を開始して所定時間（遊技機１によって個体差があり、１００〜２００ｍｓｅｃの間に設定されている）経過後に、各制御装置に対してリセット信号を送信する。このリセット信号を受信した各制御装置は、各種制御パラメータやプログラム実行番地を初期状態にすることによって、遊技機１を初期状態にする。

１６ビットカウンタ１２０は、４個の４ビットカウンタ（カウンタ回路）１２１〜１２４によって、１６ビットのカウンタを構成している。４ビットカウンタ１２１〜１２４は、例えば、７４ＨＣ１６１で構成される。１６ビットカウンタ１２０には、電源（Ｖｃｃ）の他、発信回路１３０からのクロック信号（ＣＫ）及びリセット信号が入力されている。１６ビットカウンタ１２０は、カウンタ値生成手段を構成する。

１６ビットカウンタ１２０は、リセット信号の立ち下がりを検出すると、１６ビットのカウンタ値を全てリセットする。

１６ビットカウンタ１２０は、クロック信号の立ち上がりを検出すると、カウンタ値を１増加させる。各４ビットカウンタ１２１〜１２４はカスケード接続されており、カウンタ１２４がオーバーフローすると次段のカウンタ１２３に、キャリー信号を出力する。

次段のカウンタ１２３は、キャリー信号が出力されている間にクロック信号を受信するとカウントアップする。前段のカウンタ１２４は、キャリー信号が出力されている間にクロック信号を受信すると、キャリー信号の出力を停止する。

このように、４個の４ビットカウンタ１２１〜１２４よって、１６ビットのカウンタが構成されており、０〜６５５３５の乱数値が生成される。

乱数確定レジスタ１４０は、１６個のフリップフロップ（例えば、２個の７４ＨＣ５７４）によって、１６ビットのラッチを構成している。なお、上位８ビットをフリップフロップ１４１、下位８ビットをフリップフロップ１４２とする。

１６ビットカウンタ１２０の下位４ビット（カウンタ１２４）の出力は、乱数確定レジスタ１４０の最上位４ビットに入力されている。１６ビットカウンタ１２０の次の４ビット（下位５〜８ビットのカウンタ１２３）の出力は、乱数確定レジスタ１４０の最下位４ビットに入力されている。１６ビットカウンタ１２０の次の４ビット（下位９〜１２ビットのカウンタ１２２）の出力は、乱数確定レジスタ１４０の下位５〜８ビットに入力されている。１６ビットカウンタ１２０の次の４ビット（下位１３〜１６ビットのカウンタ１２１）の出力は、乱数確定レジスタ１４０の下位９〜１２ビットに入力されている。

すなわち、１クロックの信号で、乱数確定レジスタ１４０に記憶される乱数値は４０９６（２の１２乗）ずつ変化し、１６回の変化の後、桁上げ時に１変化することになる。

ここでは、カウンタ値のビットと乱数確定レジスタ１４０のビットとの関係の一部を入れ替えて１６ビットカウンタ１２０と乱数確定レジスタ１４０とを接続したので、クロック信号による乱数値の変化が離散的になり、外部からカウンタ値を類推しにくくなる。この場合であっても、大当りの数値範囲となる上限値と下限値を用いて遊技結果を決定することが可能であり、大当り判定処理の負担は軽減できる。

乱数確定レジスタ１４０には、１６ビットカウンタ１２０からの１６ビットの出力の他、特図始動スイッチ５２からの検出信号又は乱数取込信号がラッチ信号として入力される。すなわち、始動口１６への遊技球の入賞の検出によって発生した検出信号、又は、乱数の監視中に所定のタイミングで出力される乱数取込信号に基づいて、１６ビットカウンタ１２０のカウント値が乱数確定レジスタ１４０に記憶される。

各フリップフロップの後段には、３ステートバッファ１６０が設けられている。３ステートバッファ１６０は、例えば、２個の７４ＨＣ５４１によって構成される。そして、ＣＰＵ８０から乱数値読出指令信号（乱数上位ＲＤ及び乱数下位ＲＤ）が出力されると、乱数確定レジスタ１４０に記憶された乱数値のうち、上位８ビット（ＲＨ）はバッファ１６１を介して、また、下位８ビット（ＲＬ）はバッファ１６２を介して、それぞれ所定の電圧にプルアップされたデータバス６５に出力される。

データバス６５には遊技用マイクロコンピュータ１１３が接続されている（図５及び図６）。すなわち、乱数確定レジスタ１４０に記憶された値は、乱数値読出指令信号によって、遊技用マイクロコンピュータ１１３のＣＰＵ８０に取り込まれる。

なお、乱数確定レジスタ１４０及び３ステートバッファ１６０は、伝達手段を構成する。

以上説明した乱数発生回路（１６ビットカウンタ１２０、乱数確定レジスタ１４０及び３ステートバッファ１６０）は、データバス６５を介して入出力回路（図５のフィルタ回路７３、３ステートバッファ７４、フリップフロップ７６、７８及びドライブ回路７５、７７）、及び、ＣＰＵ８０を備える遊技用マイクロコンピュータ１１３と接続されている（図４〜図６）。

図５は、本発明の実施の形態のデータの入出力に関する制御系のブロック図である。

始動口１６へ遊技球が入賞すると、特図始動スイッチ５２からの検出信号がフィルタ回路７３に入力される。特図始動スイッチ５２からの検出信号は、同時に乱数確定レジスタ１４０に入力される。なお、特図始動スイッチ５２からの検出信号が乱数確定レジスタ１４０に入力されると、１６ビットカウンタ１２０のカウント値が乱数確定レジスタ１４０に記憶される。

特図始動スイッチ５２からの検出信号のほか、各種スイッチ（例えば、一般入賞口センサ５１．１〜５１．Ｎ、普通図柄始動センサ５３Ａ、５３Ｂ、カウントセンサ５４、金属枠開放センサ５６又はオーバーフローセンサ５７）からの検出信号がフィルタ回路７３に入力され、ノイズ等が除去される。

フィルタ回路７３には３ステートバッファ７４が接続される。３ステートバッファ７４は、例えば、１個の７４ＨＣ５４１によって構成される。そして、３ステートバッファ７４は、遊技用マイクロコンピュータ１１３からデータバス６５を介して入力信号読出指令信号（入力取込ＲＤ）が入力されると、フィルタ回路７３から検出信号を取り込んで、遊技用マイクロコンピュータ１１３に出力する。なお、入力取込ＲＤは、後述する入力処理（図８のステップＳ２４）の実行のタイミングで遊技用マイクロコンピュータ１１３から３ステートバッファ７４に入力される。

また、後述する出力処理（図８のステップＳ２４）が実行されると、出力信号書込指令信号（第１出力ＷＲ及び第２出力ＷＲ）が、遊技用マイクロコンピュータ１１３からデータバス６５を介して、ラッチ回路であるフリップフロップ７６又は７８に順に入力される。このとき、まず第１出力ＷＲがフリップフロップ７６に入力され、次に、第２出力ＷＲがフリップフロップ７８に入力される。

フリップフロップ７６及び７８は、例えば、７４ＨＣ５７４によって構成される。フリップフロップ７６、７８には、それぞれドライブ回路７５、７７が接続されている。ドライブ回路７５及び７７には、それぞれ各種装置（普通図柄表示器７、大入賞口ソレノイド９Ａ及び普通変動入賞口ソレノイド１５Ａ）が接続されている。

遊技用マイクロコンピュータ１１３から遊技制御に関するデータが入力されると、これらのデータはフリップフロップ７６及び７８に記憶される。そして、フリップフロップ７６及び７８は、各ＷＲ信号が入力されると、当該データをドライブ回路７５又は７７に出力する。ドライブ回路７５及び７７は、フリップフロップ７６又は７８から入力されたデータに基づいた駆動信号を各種装置に出力する。そして、各種装置は、入力された駆動信号に基づいて動作を開始する。

なお、これらの３ステートバッファ７４、フリップフロップ７６及び７８は、中継手段を構成する。

図６は、本発明の実施の形態の遊技用マイクロコンピュータ（遊技用演算処理装置）１１３のブロック図である。

遊技用マイクロコンピュータ１１３は、遊技制御を行う遊技ブロック１１３Ａと情報管理を行う管理ブロック１１３Ｂとに区分され、以下に説明する各ブロックの構成要素を共通の半導体基板上に実装してワンチップ化し、パッケージングして製造されたアミューズメントチップである。

遊技ブロック１１３Ａは、ＣＰＵコア８０、プログラムＲＯＭ８１、ユーザワークＲＡＭ８２、アドレスデコーダ８３、クロックジェネレータ８４、リセット／割込制御回路８５、チップセレクトコントローラ８６、乱数取込タイミング回路８７、乱数監視回路８８及び外部バスインターフェース８９を含む。これらの構成要素は、ＣＰＵバス９０によって接続される。

ＣＰＵコア８０は、各種のレジスタ群、演算・論理部（ＡＬＵ）、命令レジスタ（ＩＲ）、デコーダ、プログラムカウンタ（ＰＣ）、スタックポインタ（ＳＰ）、これらを結ぶデータバス、アドレスバス及び各種制御部をコア内に含み、例えば、Ｚ８０アーキテクチャで構成される。ＣＰＵコア８０は、プログラムＲＯＭ８１に格納された遊技制御プログラムをユーザワークＲＡＭ８２にロードして実行することによって、遊技機１の遊技制御に必要な各種機能をソフト的に実現する。

ユーザワークＲＡＭ８２は、ＣＰＵコア８０の主記憶に相当し、例えば、Ｓ−ＲＡＭ等の高速半導体デバイスで構成される。また、ユーザワークＲＡＭ８２は、遊技ブロック１１３Ａにおける遊技プログラムに基づく処理を実行する際にワークエリア（作業領域）として用いられる。なお、ユーザワークＲＡＭ８２は、遊技用マイクロコンピュータ１１３の端子群の一つに割り当てられた専用の端子を用いてバッテリバックアップ機能を付与できるようになっており、遊技機１の電源オフ後もその記憶内容を保持する。また、ユーザワークＲＡＭ８２は、そのチップイネーブルの禁止及び許可が、図示しないプロテクト回路によってコントロールされるようになっており、チップイネーブルの禁止状態中（遊技機１への電源非供給時）は読み書きのいずれも行うことができない。

アドレスデコーダ８３は、ＣＰＵバス９０のアドレスバスの情報をデコードする。そして、そのデコード結果に応じて、２４個のＩ／Ｏリソース選択用の内部信号のうちの一つをアクティブにする。ここで、ＣＰＵバス９０のアドレスバス上の情報ビット数は１６ビットである。アドレスデコーダ８３は、この１６ビットの情報をフルデコードし、１６ビットで表現される００００ｈからＦＦＦＦｈまでのアドレス空間の所定番地に予め割り付けられた２４個のＩ／Ｏアドレス（例えば、２３００ｈ〜２３１７ｈまでの２４バイトのアドレス）のいずれかを検出すると、当該Ｉ／Ｏアドレスに対応する一つのＩ／Ｏリソース選択用の内部信号をアクティブにする。

クロックジェネレータ８４は、ＣＰＵコア８０を含む遊技用マイクロコンピュータ１１３の各ブロックに動作クロック信号を供給する。

リセット／割込制御回路８５は、リセット信号発生回路２５１Ｂからのシステムリセット信号に応答してＣＰＵコア８０をシステムリセットするとともに、遊技用マイクロコンピュータ１１３の内部の各種リソースを初期状態に設定する。なお、システムリセットについては後述する。

チップセレクトコントローラ８６は、アドレスデコーダ８３からの２４個のＩ／Ｏリソース選択用の内部信号に基づいて、各種信号（入力取込ＲＤ、第１出力ＷＲ、第２出力ＷＲ、乱数上位ＲＤ及び乱数下位ＲＤ）の状態をコントロールする。具体的には、これらの信号のうち入力取込ＲＤ、第１出力ＷＲ及び第２出力ＷＲは、そのまま外部Ｉ／Ｏ選択用のチップセレクト信号として出力する。一方、乱数上位ＲＤ及び乱数下位ＲＤは、チップセレクトコントローラ８６からの内部信号の入力とともに乱数取込タイミング回路８７からの信号があると、外部Ｉ／Ｏ選択用のチップセレクト信号として出力する。これらのＲＤ信号又はＷＲ信号がそれぞれ３ステートバッファ７４、フリップフロップ７６、７８又は３ステートバッファ１６０に入力されると、前述のように各種装置へのデータの読込処理又は書込処理が実行される。

乱数取込タイミング回路８７は、乱数監視処理中の乱数値の取得のタイミングを乱数確定レジスタ１４０に指令する。乱数確定レジスタ１４０は、乱数取込タイミング回路８７からの乱数取込信号の入力があると、１６ビットカウンタ１２０で生成された乱数値を記憶する。乱数値の取得は、乱数監視処理中のクロックジェネレータ８４からの動作クロック信号に基づいて所定の時間間隔で実行される。

なお、クロックジェネレータ８４からの動作クロック信号の周波数は、発振回路１３０で生成されるクロック信号と同期しない。よって、乱数監視処理中の乱数値の取得タイミングは、１６ビットカウンタ１２０で生成される乱数値の更新タイミングと同期せず、生成された乱数値を均等に取得できる。

また、乱数取込タイミング回路８７は、乱数確定レジスタ１４０へ乱数取込信号を出力すると、その後、３ステートバッファ１６０への乱数上位ＲＤの出力信号、続いて乱数下位ＲＤの出力信号を出力する。

乱数監視回路８８は、乱数監視処理中に取得された乱数値の正当性を判定する。乱数監視回路８８は、正当性判定手段を構成する。具体的には、遊技用マイクロコンピュータ１１３から３ステートバッファ１６０に乱数上位ＲＤ及び乱数下位ＲＤが入力されると、乱数値のうち上位８ビット（ＲＨ）及び下位８ビット（ＲＬ）が、データバス６５及び外部バスインターフェース８９を介して乱数監視回路８８にそれぞれ取り込まれる。

乱数値の取り込みは、後述するタイマ割込処理が終了して次のタイマ割込処理が実行されるまでの間、繰り返し行われる。そして、乱数監視回路８８は、所定の時間内に順次取り込まれた乱数値に、全ての値（０〜６５５３５）が含まれているか否かによって正当性を判定する。

具体的には、乱数監視回路８８は、０〜６５５３５の各乱数値と一対一に対応付けられた６５５３６箇所の記憶領域を備える。乱数監視回路８８は、遊技用マイクロコンピュータ１１３への電源供給開始時に、この６５５３６箇所の記憶領域を全てクリアする（「０」を書き込む）。次に、乱数監視回路８８に乱数値が取り込まれると、対応する記憶領域を順次「１」に書き換える。そして、電源供給開始時から所定時間経過後に全ての記憶領域が「１」に書き換えられれば、乱数値に異常はないと判定する。

このように、特図変動表示ゲームの結果を決定するための乱数値を、データバス６５を介して取り込んで監視するため、ＣＰＵコア８０が実際に取り込む乱数値と同じ値のカウンタ値を乱数監視回路８８によって取り込んで正当性を判定することができ、１６ビットカウンタ１２０からＣＰＵ８０へ至る信号線の断線を高い信頼度で検出することができる。

また、このように、所定の時間内にデータバス６５から取り込まれたカウンタ値に全ての値が含まれるか否かに基づいて乱数値の正当性を判定することによって、信号線の断線を検出するだけではなく、乱数の一様性を確認することができる。

なお、乱数値の正当性は、乱数確定レジスタ１４０に入力されるカウンタ値を乱数監視回路８８がビット毎に監視して判定してもよい。つまり、乱数監視回路８８は、乱数確定レジスタ１４０に入力される１６ビットのカウンタが、いずれも１と０とを出力しているか否かを監視する。もし断線しているビットがあれば、当該ビットは１又は０のどちらかしか出力しないため、異常であることを容易に検出することができる。

また、乱数確定レジスタ１４０に入力される１６ビットのカウンタの各ビットが、初期化時点から最初に変化するまでのタイミングを監視することによって、乱数値の正当性を判定してもよい。具体的には、遊技用マイクロコンピュータ１１３への電源供給開始時に全てのビットをクリアして初期化し、その後、各ビットが１に変化するまでの時間を計時する。そして、計時された時間が所定範囲であれば乱数値に異常はないと判定する。これによって、信号線の断線だけではなく、ビットの入れ替えも検出できる。

外部バスインターフェース（データバス接続端子）８９は、データバス６５との間で複数ビット（例えば、１６ビット）の外部アドレス信号、複数ビット（例えば、８ビット）の外部データ信号、メモリリクエスト信号、入出力リクエスト信号、メモリ書込信号又はメモリ読出信号及びモード信号等の信号インターフェース処理を行うための回路と、当該回路をデータバス６５に接続するための信号ピンとからなる。なお、データバス６５からＣＰＵコア８０へデータを取り込む場合であっても、データバス６５から乱数監視回路８８へデータを取り込む場合であっても、当該データは外部バスインターフェース８９を必ず経由する構成となっている。

例えば、モード信号をアクティブにした状態で、外部アドレス信号を順次インクリメントしながら外部データ信号を外から加えると、プログラムＲＯＭ８１への書込モードとなって遊技機１の製造メーカ又は第三者機関による遊技プログラムの書き込みが可能になる。ただし、プログラムＲＯＭ８１への遊技プログラムの書き込みが終了すると、後述のパラメータメモリ９２の所定領域に書込終了コードが記録（例えば、所定のコード又は所定ビットを物理的に切断することで記録）されるようになっており、パラメータメモリ９２に書込終了コードが記録されている場合には、プログラムＲＯＭ８１への遊技プログラムの書き込みができないようになっている。

また、メモリリクエスト信号又は入出力リクエスト信号をアクティブにした状態でメモリ書込信号をアクティブにすると、所定の外部Ｉ／Ｏに外部データ信号を書き込むことができ、メモリ読出信号をアクティブにすると、所定の外部Ｉ／Ｏから外部データ信号を取り込むことができるようになっている。

ＣＰＵバス９０は、データバス、アドレスバス及びコントロールバスを含み、ＣＰＵコア８０、プログラムＲＯＭ８１、ユーザワークＲＡＭ８２、アドレスデコーダ８３、クロックジェネレータ８４、リセット／割込制御回路８５、乱数取込タイミング回路８７及び外部バスインターフェース８９の間を接続するとともに、管理ブロック１１３Ｂの一部の構成要素（ブートＲＯＭ９１、パラメータメモリ９２及びバスモニタ回路９４）にも接続されている。

次に、遊技用マイクロコンピュータ１１３における情報管理を行う管理ブロック１１３Ｂの構成を説明する。

管理ブロック１１３Ｂは、ブートＲＯＭ９１、パラメータメモリ９２、管理用ワークＲＡＭ９３、バスモニタ回路９４、セキュリティメモリ９５、ＩＤプロパティＲＡＭ９６、制御回路９７、外部通信制御回路９８及び管理バス９９を含むとともに、遊技ブロック１１３Ａから延びるＣＰＵバス９０の一部を含んで構成されている。ＣＰＵバス９０は、ブートＲＯＭ９１、パラメータメモリ９２及びバスモニタ回路９４に接続されている。

ブートＲＯＭ９１は、ブートプログラムを格納する。遊技用マイクロコンピュータ１１３のシステムリセット時（正確には、システムリセット直後に実行される管理ブロック１１３Ｂの自己診断及び初期化処理の正常完了後に）このブートプログラムが立ち上がって、所定の簡易チェックを行う。そして、ブートＲＯＭ９１が正常であれば、後述のプロテクト設定処理を実行した後、遊技プログラムの所定アドレス（ＣＰＵ２０１のアドレス空間内における所定アドレス（一般に当該アドレス空間の先頭番地００００ｈ））に処理を渡す。

パラメータメモリ９２は、書込終了コード及び初期設定情報を格納する。書込終了コードは、プログラムＲＯＭ８１に遊技プログラムを書き込んだことを示す。また、初期設定情報とは、遊技機１の製造メーカが遊技プログラムを書き込む際に、チップセレクト信号の拡張機能（ＥＣＳモード）のオンオフ設定や、チップセレクト信号の用途等を設定する。

管理用ワークＲＡＭ９３は、バスモニタ回路９４を介して読み込まれた遊技ブロック１１３Ａの情報（プログラムＲＯＭ８１の内容やユーザワークＲＡＭ８２の内容等）を一時的に保持するための記憶領域である。

バスモニタ回路９４は、ＣＰＵバス９０の状態を監視する。ＣＰＵバス９０がＣＰＵコア８０によって使用されていないときは、必要に応じてＣＰＵバス９０を介して遊技ブロック１１３ＡのプログラムＲＯＭ８１やユーザワークＲＡＭ８２等をアクセスし、所要のデータ（遊技プログラムやユーザワークＲＡＭ８２の内容等）を管理ブロック１１３Ｂに取り込む。

セキュリティメモリ９５は、ワンタイムＰＲＯＭで構成する。セキュリティメモリ９５には、遊技用マイクロコンピュータ１１３の識別や正当性の判定のために使用する固有ＩＤ（固有情報）が書き込まれている。この固有ＩＤは、管理バス９９を介して遊技機１外部の管理装置（ホールコンピュータ）で読み取ることができる。これによって、管理装置で遊技機１の固有ＩＤを監視することができる。具体的には、予め遊技機１に設定された固有ＩＤと、管理装置によって読み取られたセキュリティメモリ９５の固有ＩＤとが一致しない場合は、管理装置は、データバス６５と乱数監視回路８８とが正確に接続されていないと判断して、各種信号の入出力を不可能にする。すると、遊技制御装置１００に接続された各種装置（例えば、大入賞口ソレノイド９Ａ及び普通変動入賞口ソレノイド１５Ａ）や従属制御装置とＣＰＵコア８０との信号の入出力が不可能となり、例えば、スイッチが操作できなくなったり、装飾用ランプが点灯しなかったりして、遊技機１に異常が発生したことが明確となる。セキュリティメモリ９５は、固有情報記憶手段を構成する。

このように、外部バスインターフェース８９は、データバス６５とＣＰＵコア８０とを接続するだけではなく、データバス６５と乱数監視回路８８とを接続する機能を有する。そのため、データバス６５とＣＰＵコア８０とを接続した場合、乱数監視回路８８をデータバス６５から切り離すことができない。つまり、乱数監視回路８８によってデータバス６５を監視できないようにするために信号線を不正に断線させると、遊技制御装置１００に接続された各種装置や従属制御装置とＣＰＵコア８０とが接続されなくなり、各種装置の動作が異常になって遊技不能となる。よって、乱数監視回路８８の機能を無効化することができないため、大当り発生の確率を変更する不正行為を防止できる。

セキュリティメモリ９５には、この固有ＩＤに加えて、遊技種別コード、ランクコード、メーカ番号、機種コード及び検査番号等の各情報が書き込まれている。なお、遊技種別コードは、パチンコ遊技機やスロットルマシン等を区別するための情報であって、例えば、パチンコ遊技機の場合は“Ｐ”、スロットルマシンの場合は“Ｇ”で表される。ランクコードは、遊技機１の機種ランクコード（第１種、第２種等を区別するためのコード）、メーカ番号当該遊技機１の製造メーカを識別するためのメーカＩＤ（又はメーカコード）である。機種コードは、製造メーカが設定する当該遊技機１の製品コードである。検査番号（又は検定コード）は、第三者機関による検査に合格した遊技機１に付与される番号である。

ＩＤプロパティＲＡＭ９６には、セキュリティメモリ９５の内容がコピーされる。つまり、固有ＩＤ、遊技種別コード、ランクコード、メーカ番号、機種コード及び検査番号が書き込まれている。コピーのタイミングは、遊技機１の電源投入時又は遊技用マイクロコンピュータ１１３のシステムリセット時であって、例えば、システムリセット直後に管理ブロック１１３Ｂで実行される初期化処理の中で行われる。ＩＤプロパティＲＡＭ９６は、ユーザワークＲＡＭ８２と同様に、遊技用マイクロコンピュータ１１３の端子群の一つに割り当てられた専用の端子を用いて、バッテリバックアップ機能を付与可能であって、遊技機１の電源オフ後もその記憶内容を保持することができる。

制御回路９７は、所定のシーケンスを実行して管理ブロック１１３Ｂの動作を制御する。例えば、システムリセット時に（正確にはシステムリセット直後に管理ブロック１１３Ｂで実行される初期化処理で）セキュリティメモリ９５の内容をＩＤプロパティＲＡＭ９６にコピーしたり、遊技中にバスモニタ回路９４を介してＣＰＵコア８０のバス解放期間を検出し、同期間中に遊技ブロック１１３ＡのプログラムＲＯＭ８１の内容やユーザワークＲＡＭ８２の内容を読み出して管理用ワークＲＡＭ９３へ書き込んだり、外部装置からの管理情報要求指令に応答して管理用ワークＲＡＭ９３やＩＤプロパティＲＡＭ９６の内容を外部へ転送したりする。

外部通信制御回路９８は、遊技機１の外部に備えられた情報収集端末装置やＩＤ検査装置と通信を行う。例えば、情報収集端末装置が接続されている場合は、その情報収集端末装置からの要求に応答して、管理用ワークＲＡＭ９３やＩＤプロパティＲＡＭ９６の記憶内容を要求元の情報収集端末装置に転送し、ＩＤ検査装置が接続されている場合は、そのＩＤ検査装置からの要求に応答して、少なくともＩＤプロパティＲＡＭ９６に記憶されている固有ＩＤの情報を要求元のＩＤ検査装置に転送する。

図７は、本発明の実施の形態の遊技制御のメイン処理のフローチャートであり、遊技制御装置１００のＣＰＵ８０で実行される。

遊技機１への電源が投入されると、遊技用マイクロコンピュータ１０１は、各種制御パラメータに初期値を設定する初期化処理を実行する（Ｓ１１）。

具体的には、電源投入後に、電源装置２５０のリセット信号発生回路２５１Ｂから送信されたリセット信号を、遊技制御装置１００で受信することを契機に、各種制御パラメータやプログラム実行番地を初期状態にすることによって、遊技機１を初期状態にする。

特に、遊技制御装置１００では、電源装置２５０からのリセット信号によって、普図変動表示ゲームに関する大当り判定用乱数を生成する１６ビットカウンタ１２０のうち、最下位桁を構成する４ビットカウンタ１２３のみを初期化する。なお、１６ビットカウンタ１２０のうち、最上位桁を構成する４ビットカウンタ１２４や、他の４ビットカウンタ１２１及び１２２は、ロジック電源回路２５１Ａから５Ｖ電源が供給された時点で作動を開始しており、リセット信号を受信しても初期化されない。

次に、攪拌用乱数更新処理（Ｓ１２）を行う。以後、この攪拌用乱数更新処理を繰り返し行う。

攪拌用乱数更新処理（Ｓ１２）は、後述する図８のステップＳ２６における乱数更新処理の初期値を更新する。この処理について説明すると、遊技制御装置１００で実行される処理の中には、普通図柄始動ゲート２７Ａ又は２７Ｂを遊技球が通過したときに、対応する遊技の結果態様を導き出すための乱数処理が含まれる。これらの乱数処理の一例としては、０から３１６の間でカウンタの値を所定の時間周期（例えば、１ｍｓｅｃ周期）で１ずつ増加させ、値が３１６を越したときに再び０に戻す。この乱数値の更新処理は、ステップＳ２６の乱数更新処理に相当する。

このカウンタ値は、前述した遊技球の通過等の事象を遊技制御装置１００が認識した時点で抽出され、そのときの乱数値となる。しかし、乱数とはいっても、前述した処理を繰り返すと、３１７ｍｓｅｃ周期で抽出される乱数値は周期性をもってしまい、乱数性が低下する。そこで、攪拌用乱数更新処理でカウンタ値を攪乱することによって更に乱数性を付与している。

前述した例でカウンタ値の変動を毎回０から開始するのではなく、攪拌用乱数更新処理で求められた値をカウンタ値の初期値として変動させる。いわば一回転の変動を終えた時点で、攪拌用乱数更新処理により得られた新たな値を次のカウンタの初期値として設定する。

そしてまた、一回転のカウンタ値を変動する処理が行われ、カウンタ値変動時の初期値が次々と更新されてゆく。攪拌用乱数更新処理における乱数更新の周期は、ステップＳ２６の乱数更新処理における乱数更新の周期に比してかなり短いので、前述したカウンタのランダム性を増すことができる。

図８は、本発明の実施の形態の遊技制御のタイマ割込処理のフローチャートであり、遊技制御装置１００のＣＰＵ８０で実行される。

遊技機１への電源が投入された後、遊技制御のメイン処理が実行される。そして、所定時間周期（例えば、１ｍｓｅｃ毎に）タイマ割り込みが発生すると、タイマ割込処理が繰り返し実行される。ただし、これらのステップＳ２１〜Ｓ３３の処理は、割り込み発生毎に必ずしもすべて行なわれるとは限られない。例えば、入力処理（Ｓ２３）は毎回入力信号を監視するが、出力処理（Ｓ２４）は割り込みの発生１回おきに実行されてもよい。つまり、１回の割込処理で一通りの処理すべてを完了するのではなく、この割込処理が複数回繰り返し実行されて一連の遊技制御処理が完了する場合がある。

まず、割り込み禁止の設定と、レジスタ退避の処理を行う（Ｓ２１）。

その後、乱数取込タイミング回路８７からの乱数取込信号の出力を中止して、乱数の監視を停止する（Ｓ２２）。これによって、１６ビットカウンタ１２０で生成されたカウンタ値が乱数確定レジスタ１４０に記憶されなくなる。ただし、ステップＳ２８で特図始動スイッチ５２からの出力が検出された場合は、乱数確定レジスタ１４０にカウンタ値が記憶される。

その後、入力インターフェースを介して入力される各種センサやスイッチ等からの信号にチャタリング除去等の処理をし、入力情報を確定する入力処理を行う（Ｓ２３）。

その後、出力インターフェースを介して、遊技制御に関するデータを所定の出力先（大入賞口ソレノイド９Ａ、普通電動役物ソレノイド１５Ａ又は盤用外部接続端子盤４１等）に出力する出力処理を行う（Ｓ２４）。

その後、表示制御指令信号を表示制御装置１５０に出力したり、排出制御装置２００に賞球指令信号を出力したりするコマンド送信処理を行う（Ｓ２５）。表示制御装置１５０対するコマンド送信処理は、図１０で後述する。

その後、普図変動表示ゲームが当りか否かを判定するための各乱数カウンタ、及び、特図変動表示ゲームを進行させる際の演出又は装飾（変動表示パターンや停止図柄等）にランダム性を付与するための各乱数カウンタの値を一ずつ増す乱数更新処理を行う（Ｓ２６）。

その後、遊技機１の球詰まりや各種スイッチ、センサ等の異常を監視するエラー監視処理を行う（Ｓ２７）。

その後、特図始動スイッチ５２、普図始動センサ５３及びカウントセンサ５４等の入力の有無を検出し、その結果に応じて特別図柄入賞記憶、普通図柄入賞記憶及び大入賞口への入賞カウント数等を更新するスイッチの監視処理を行う（Ｓ２８）。このとき、特図始動スイッチ５２による遊技球の検出があれば、乱数確定レジスタ１４０から取得した特図乱数カウンタ値（特図ゲームの結果態様に関する乱数）が特図始動記憶に記憶され、普図始動センサ５３による遊技球の検出があれば、普図乱数カウンタ値（普図ゲームの結果態様に関する乱数）が普図始動記憶に記憶される。スイッチ監視処理については、図９で後述する。

その後、乱数取込タイミング回路８７から乱数取込信号を出力して、乱数の監視を再開する（Ｓ２９）。

その後、特図変動表示ゲームの進行を制御する特別図柄ゲーム処理（Ｓ３０）、普通図柄ゲーム処理（Ｓ３１）を行う。

特別図柄ゲーム処理（Ｓ３０）は、特図始動スイッチ５２で検出された始動口１６への遊技球の入賞に基づいて抽出され、特図始動記憶に記憶された特図乱数カウンタ値（ステップＳ２８で抽出・記憶した特図ゲームの結果態様に関する乱数）が当りか否か判定し、画像表示装置８に識別情報（特別図柄）の変動表示のための処理を行う。特図乱数カウンタ値が所定の値であれば、特別図柄に関する当り状態となり、識別情報の変動表示が当り図柄で停止する。また、当り状態になると大入賞口ソレノイド９Ａを駆動して特別変動入賞装置９を開放し、遊技球を受け入れやすい開状態（遊技者に有利な状態）になる。なお、特別図柄ゲーム処理については、図１０で後述する。

普通図柄ゲーム処理（Ｓ３１）は、普通図柄始動センサ５３で検出された普通図柄始動ゲート１４への遊技球の通過に基づいて抽出され、普通図柄始動記憶に記憶された普通図柄乱数カウンタ値（ステップＳ２７で抽出・記憶した普通図柄ゲームの結果態様に関する乱数）が当りか否か判定し、画像表示装置８に設けられた普通図柄記憶状態表示領域の変動表示のための処理を行う。普図乱数カウンタ値が所定の値であれば、普図に関する当り状態となり、普通図柄の変動表示が当り図柄で停止する。また、当り状態になると普通電動役物ソレノイド１５Ａを駆動して普通変動入賞装置１５を開放し、始動口１６への入賞が容易な状態になる。なお、普通変動入賞装置１５の開放時間は、例えば、特定遊技状態（確率変動、時間短縮変動等）では２．９秒間、通常遊技状態では０．５秒間として、遊技状態に応じて開放態様が変化する。

その後、盤用外部接続端子盤４１を介して接続される管理用コンピュータに遊技機１の状態を出力するための盤用外部情報を編集する外部情報編集処理を行う（Ｓ３２）。盤用外部情報には、図柄が確定したか、大当りであるか、確率変動中であるか又は変動時間短縮（時短）であるか等、特図変動表示ゲームの進行状態に関連する情報が含まれる。

その後、一時退避していたレジスタの復帰処理及び禁止設定されていた割り込みの許可設定をする処理を行い（Ｓ３３）、タイマ割込処理を終了し、メイン処理に戻る。そして、次のタイマ割り込みが発生するまで攪拌用乱数更新処理（Ｓ２２）を繰り返す。

図９は、本発明の実施の形態のスイッチ監視処理の詳細を示すフローチャートであり、遊技制御装置１００のＣＰＵ８０で実行される。

まず、特図始動記憶数が上限値の４に達していないかを判定する（Ｓ４１）。なお、特図始動記憶数の上限値は４に限られない。

判定の結果、特図始動記憶数が上限値に達していれば、スイッチ監視処理を終了し、タイマ割込処理へ復帰する。一方、特図始動記憶数が上限値に達していなければ、特図始動スイッチ５２の出力によって、始動口１６へ遊技球が入賞したか否かを判定する（Ｓ４２）。

判定の結果、特図始動スイッチ５２の出力が検出されなければ、スイッチ監視処理を終了し、タイマ割込処理へ復帰する。一方、特図始動スイッチ５２の出力が検出されれば、乱数値を取得するためにステップＳ４３に進む。なお、前述したように、特図始動スイッチ５２の出力が検出されれば、１６ビットカウンタ１２０のカウント値が乱数確定レジスタ１４０に記憶される。

次に、乱数値読出指令信号（乱数上位ＲＤ及び乱数下位ＲＤ）を出力することによって、乱数確定レジスタ１４０にラッチされている乱数値の下位８ビット（ＲＬ）の値を、バッファ１６２を介して下位フリップフロップ１４２から取得する（Ｓ４３）。

次に、乱数値読出指令信号を出力することによって、乱数確定レジスタ１４０にラッチされている乱数値の上位８ビット（ＲＨ）の値を、バッファ１６１を介して上位フリップフロップ１４１から取得する（Ｓ４４）。

そして、取得した上位ビットの乱数値に所定の乗算をし（本実施の形態では２５６を乗じる）、取得した下位ビットの乱数値に加算する。そして、算出された値を乱数値としてメモリ（特図始動記憶領域）に格納する（Ｓ４５）。

その後、特図始動記憶数に１を加算する（Ｓ４６）。

図１０は、本発明の実施の形態の特別図柄ゲーム処理の詳細を示すフローチャートであり、遊技制御装置１００のＣＰＵ８０で実行される。

遊技機１で遊技が開始されると、実行中の遊技状態に基づいて、遊技制御装置１００のＲＡＭ８２、９３、９６に、特図変動表示ゲーム処理の内容を決定する処理番号０〜３のいずれかが記憶される。

処理番号０は「変動待ち」の状態であり、特図変動表示ゲーム中及び特別遊技中のいずれでもないときに設定される。処理番号１は「変動中」の状態であり、特図変動表示ゲームが開始し、特別図柄の変動表示が停止するまでに設定される。処理番号２は「大当り判定待ち」の状態であり、特別図柄の変動表示の停止後に設定される。処理番号３は「大当り動作中」の状態であり、特別遊技の実行中に設定される。なお、処理番号の初期値は「０」である。

特図変動表示ゲーム処理では、まず、遊技制御装置１００のＲＡＭ８２、９３、９６に記憶されている処理番号を特定する（Ｓ５１）。そして、記憶されている処理番号に従って、以下の処理を実行する。

処理番号が０以下の場合（すなわち０である場合）、特図変動表示ゲーム中及び特別遊技中のいずれでもないので、特別図柄入賞記憶数が０以上であるか否かを判定する（Ｓ５２）。特別図柄入賞記憶数が０の場合、つまり、始動口１６への遊技球の入賞に基づいて保留されている特図変動表示ゲームがない場合は、特別図柄ゲーム処理を終了し、タイマ割込処理へ復帰する。

一方、特別図柄入賞記憶数が０より大きい場合は、始動口１６への遊技球の入賞によって記憶された特図変動表示ゲームの実行が保留されているので、特図始動記憶領域に格納されている乱数値を判定する（Ｓ５３）。この乱数値の判定は、特図始動記憶領域から読み出した乱数値が所定の数値範囲に属するか否かで判定する。

具体的には、本実施の形態では乱数値が１６ビットで構成されているので、０から６５５３５までの値をとる。そこで、５００から６９９の値を当りと設定する。これによって、大当り確率が約１／３２８となる。

このとき、乱数値が５００以上であり、かつ、６９９以下であるかを判定する。そして乱数値が５００以上で、かつ、６９９以下である場合に大当りと判定する。

従来の大当り判定では、特図始動記憶領域から読み出した乱数値が当り値と等しいか否かを全ての当り値について判定していたので、大当り判定処理に時間を要していた。しかし、本実施の形態のように数値範囲で大当りを判定すれば、大当り値の上限及び下限との大小を判定するだけで、特図始動記憶領域から読み出した乱数値が当りか否かを判定することができ、大当り判定処理の負担を軽減することができる。

また、大当り確率を変化させることによって確率変動当り値の数が変わっても、当り値の上限値及び／又は下限値が変化するだけなので、大当り判定処理の負担は一定である。

その後、遊技制御装置１００は、特図変動表示ゲームを開始する処理を行う（Ｓ５４）。

具体的には、まず既に記憶されている特図始動記憶数から１を減ずる。

次に、乱数を用いた抽選によって特別図柄の停止図柄を決定する。なお、この停止図柄は、大当りの判定結果（Ｓ５３）と整合するように決定される。

次に、処理タイマに時間Ｔ１を設定する。タイマに設定される時間Ｔ１は、特図変動表示ゲームが開始してから特別図柄が停止するまでの時間である。

次に、処理番号を１に設定する。これによって、次回の特図変動表示ゲーム処理実行時には「変動中」の処理に分岐される。

次に、表示制御装置１５０に、特図変動開始コマンドを出力して、画像表示装置８において識別情報の変動表示を開始する。

処理番号が１の場合、特図変動表示ゲームが開始しているので、ステップＳ５４で処理タイマに設定された時間Ｔ１が経過したか否かを判定する（Ｓ５５）。

設定された時間Ｔ１が経過しておらず、処理タイマがタイムアップしていない場合は、特別図柄の変動表示時間が終了していないので、特別図柄の変動表示を継続しつつ、特別図柄ゲーム処理を終了し、タイマ割込処理へ復帰する。

一方、設定された時間Ｔ１が経過しており、処理タイマがタイムアップしている場合は、特別図柄の変動表示時間が終了しているので、処理タイマに時間Ｔ２を設定する。タイマに設定される時間Ｔ２の間は、特別図柄の変動表示が停止してから、特別遊技又は次の特図変動表示ゲームに移行するまでの時間であり、確定した特別図柄（大当り図柄又は外れ図柄）を遊技者に認識させるために必要な時間である。次に、処理番号を２に設定する（Ｓ５６）。これによって、次回の特図変動表示ゲーム処理実行時には「大当り判定待ち」の処理に分岐される。

処理番号が２の場合、特別図柄の変動表示は終了しているので、ステップＳ５６で処理タイマに設定された時間Ｔ２がタイムアップしたか否かを判定する（Ｓ５７）。

設定された時間Ｔ２が経過しておらず、処理タイマＴ２がタイムアップしていない場合は、特別図柄ゲーム処理を終了し、タイマ割込処理へ復帰する。

一方、設定された時間Ｔ２が経過しており、処理タイマＴ２がタイムアップした場合は、ステップＳ５３における乱数値の判定結果に基づいて特図変動表示ゲームの結果が大当りか否かを判定する（Ｓ５８）。乱数値が大当り値ではなかった場合（つまり、外れ値であった場合）は、処理番号を０に設定する（Ｓ５９）。これによって、次回の特図変動表示ゲーム処理実行時には「変動待ち」の処理に分岐される。

乱数値が大当り値であった場合は、処理タイマに時間Ｔ３を設定する。タイマに設定される時間Ｔ３の間は、画像表示装置８にファンファーレ表示がなされる。次に、処理番号を３に設定する（Ｓ６０）。これによって、次回の特図変動表示ゲーム処理実行時には「大当り動作中」の処理に分岐される。

処理番号が３の場合、遊技制御装置１００は、特別遊技処理を実行する（Ｓ６１）。具体的には、まず特別遊技処理では、ステップＳ６０で処理タイマに設定された時間Ｔ２がタイムアップしたか否かによって、ファンファーレ表示が終了したか否かを判定する。処理タイマＴ３がタイムアップし、ファンファーレ表示が終了していれば、ステップＳ５４において決定された停止図柄を表示する。

図１１は、本発明の実施の形態の乱数監視処理のタイミングチャートである。

遊技制御のメイン処理の実行中にタイマ割り込みが発生すると、タイマ割り込みを許可する許可フラグがオンに設定される（ｔ１）。そして、許可フラグがオフに戻ると同時に、ステップＳ２２で乱数の監視が停止される。

次に、ステップＳ２３の入力処理によって、遊技用マイクロコンピュータ１１３から入力取込ＲＤが出力されて、特図始動スイッチ５２やその他のスイッチからの入力情報が取り込まれる。取り込まれた各スイッチの入力情報（ＩＮ）は、データバス６５に入力される。

なお、図１１において、データバス６５を示す横軸上に表された六角形状の記号は、対応する情報がデータバス６５上にあることを示す。

次に、ドライブ回路７５への出力情報（ＯＴ１）がデータバス６５上に出力されると、ステップＳ２４の出力処理で第１出力ＷＲがフリップフロップ７６に出力される。そして、ＯＴ１は、フリップフロップ７６からドライブ回路７５を介して各種装置に出力され、対応する装置が動作を開始する。

また、ドライブ回路７７への出力情報（ＯＴ２）がデータバス６５上に出力されると、ステップＳ２４の出力処理で第２出力ＷＲがフリップフロップ７８に出力される。そして、ＯＴ２は、フリップフロップ７８からドライブ回路７７を介して各種装置に出力され、対応する装置が動作を開始する。

特図始動スイッチ５２からの検出信号が入力されると、つまり、始動口１６へ遊技球が入賞すると、乱数確定レジスタ１４０に１６ビットカウンタ１２０の乱数値（ＲＨ及びＲＬ）が一時的に記憶される。そして、ステップＳ２８のスイッチ監視処理で、乱数上位ＲＤがオンに設定され、乱数確定レジスタ１４０に記憶されたＲＨがデータバス６５に取り込まれる。続いて、乱数下位ＲＤがオンに設定され、乱数確定レジスタ１４０に記憶されたＲＬがデータバス６５に取り込まれる。

なお、特図始動スイッチ５２からの入力信号がなかった場合、つまり、始動口１６への遊技球の入賞がない場合は、データバス６５へ乱数値（ＲＨ及びＲＬ）は取り込まれない。

そして、ステップＳ２９で乱数の監視が再開されると（ｔ２）、乱数取込タイミング回路８７から出力される乱数取込信号がオンに設定され、続いて乱数上位ＲＤがオンに設定される。この乱数取込信号の入力のタイミングに、乱数確定レジスタ１４０にＲＨ及びＲＬが記憶される。その後、乱数上位ＲＤを受けて、乱数確定レジスタ１４０に記憶されているＲＨがデータバス６５に入力される。また、乱数上位ＲＤに続いて乱数下位ＲＤがオンに設定され、この乱数下位ＲＤを受けて、乱数確定レジスタ１４０に記憶されているＲＬがデータバス６５に入力される。

以上のようにＲＨ及びＲＬがデータバス６５に取り込まれると、乱数取込信号はオフの状態に戻る（ｔ４）。取り込まれたＲＨ及びＲＬは遊技用マイクロコンピュータ１１３の乱数監視回路８８に入力されて、正当性の判定に用いられる。

乱数取込信号がオフの状態に戻ってから所定時間が経過すると、再度乱数取込信号がオンに設定される。そして、ｔ３〜ｔ４と同様の処理が実行されて、次に生成された乱数値のＲＨ及びＲＬがデータバス６５に取り込まれる。

このようにして、次のタイマ割込処理が実行（ｔ５）されるまで、乱数値の取り込みが繰り返して実行され、１６ビットカウンタ１２０で生成された乱数値のＲＨ及びＲＬが順次データバス６５を介して乱数監視回路８８に入力される。そして、次のタイマ割込処理が実行されると（ｔ５）、ステップＳ２２で再び乱数の監視が停止される。

乱数監視回路８８は、入力されたＲＨ及びＲＬを照合して、全ての値（０〜６５５３５）が出力されているか否かの正当性の判定を行う。この場合、一定時間が経過しても全ての値が乱数監視回路８８に入力されない場合は、ＣＰＵコア８０は、いずれかの信号線において断線が発生していると判断して、遊技制御装置１００に接続された各種装置や従属制御装置との信号の入出力を不能化させる。

このように、タイマ割込処理においてデータの入出力処理（Ｓ２３〜Ｓ２８）が実行されていない間に乱数監視処理を実行することによって、遊技制御処理中でも乱数を監視できるので、例えば、電源投入時だけに乱数の監視をする構成よりも、より安全性が高い。

なお、今回開示した実施の形態は、全ての点で例示であって制限的なものではない。また、本発明の範囲は前述した発明の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び内容の範囲での全ての変更が含まれることが意図される。

以上のように、本発明に係る遊技機は、パチンコ遊技機、スロットマシン、コイン遊技機等の遊技機に適用することができる。

本発明の実施の形態の遊技機の構成を示す正面図である。 本発明の実施の形態の遊技機の背面図である。 本発明の実施の形態の遊技機の各制御装置の接続を示すブロック図である。 本発明の実施の形態の乱数発生に関する制御系のブロック図である。 本発明の実施の形態のデータの入出力に関する制御系のブロック図である。 本発明の実施の形態の遊技用マイクロコンピュータ（遊技用演算処理装置）のブロック図である。 本発明の実施の形態の遊技制御のメイン処理のフローチャートである。 本発明の実施の形態の遊技制御のタイマ割込処理のフローチャートである。 本発明の実施の形態のスイッチ監視処理の詳細を示すフローチャートである。 本発明の実施の形態の特別図柄ゲーム処理の詳細を示すフローチャートである。 本発明の実施の形態の乱数監視処理のタイミングチャートである。

符号の説明

１ 遊技機
６５ データバス
７４、１６０ ３ステートバッファ
７６、７８ フリップフロップ
８０ ＣＰＵコア
８８ 乱数監視回路
８９ 外部バスインターフェース
１００ 遊技制御装置
１１３ 遊技用マイクロコンピュータ
１２０ １６ビットカウンタ
１２１〜１２４ ４ビットカウンタ
１３０ 発振回路
１４０ 乱数確定レジスタ
１５０ 表示制御装置
２００ 装飾制御装置
３００ 音制御装置
４００ 排出制御装置
５５０ 発射制御装置

Claims (4)

1. 所定の始動条件の成立に基づいて補助遊技を実行し、前記補助遊技が特別な結果になる場合には遊技者に特典を付与する遊技制御装置を備える遊技機において、
   前記遊技制御装置は、
   遊技を制御するＣＰＵと、
   前記ＣＰＵとデータを入出力するデータバスと、
   前記データバスと前記遊技制御装置の外部に接続された装置との信号の入出力を中継する中継手段と、
   発振回路からのクロック信号に基づいてカウンタを更新する複数のカウンタ回路をカスケード接続して構成され、カウンタ値を生成するカウンタ値生成手段と、
   所定の信号の発生に基づいて前記カウンタ値生成手段から前記カウンタ値を取得して、前記データバスへ前記カウンタ値を伝達する伝達手段と、
   前記カウンタ値生成手段によって生成されるカウンタ値を前記データバスを介して取り込み、前記カウンタ値の正当性を判定する正当性判定手段と、を備え、
   前記ＣＰＵは、前記伝達手段から前記データバスを介して伝達された前記カウンタ値を取り込み、前記カウンタ値に基づいて前記補助遊技の結果を決定することを特徴とする遊技機。
2. 前記ＣＰＵ及び前記正当性判定手段は、共通の基板に実装されて遊技用演算処理装置を構成し、
   前記遊技用演算処理装置は、
   前記データバスから前記ＣＰＵ及び前記正当性判定手段の双方へデータを取り込むデータバス接続端子と、
   前記遊技用演算処理装置の固有情報を記憶する固有情報記憶手段と、を備え、
   前記固有情報は、前記遊技機の外部に接続された装置によって監視可能であることを特徴とする請求項１に記載の遊技機。
3. 前記正当性判定手段は、所定の時間内に前記データバスから取り込んだ前記カウンタ値に、所定の範囲の全ての値が含まれるか否かによって当該カウンタ値の正当性を判定することを特徴とする請求項１又は２に記載の遊技機。
4. 前記ＣＰＵは、所定時間毎に発生する割込信号に基づいて、前記中継手段を介して前記遊技制御装置の外部に接続された装置との間でデータを入出力し、
   前記正当性判定手段は、前記ＣＰＵが前記中継手段を介して前記遊技制御装置の外部に接続された装置との間でデータを入出力していないタイミングに前記データバスから前記カウンタ値を取り込んで、当該カウンタ値の正当性を判定することを特徴とする請求項１から３のいずれか一つに記載の遊技機。

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