JP2003159459A - 遊技機試験システム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 複数の遊技状態が同時に変化し得る遊技機を
試験する際に、状態信号をグループ化することなく遊技
状態の履歴を正確に記録する。 【解決手段】 遊技機試験システムは、実際に遊技が行
われる遊技機と、遊技機と接続される試験機とで構成さ
れる。遊技機には、遊技状態を示す状態信号を出力する
出力ポートが設けられる。試験機には、遊技機から出力
される全種類の状態信号が常時入力する入力ポート
（Ｐ）が設けられ、Ｐに入力する状態信号が一つでも変
化したときに、Ｐに入力する全種類の状態信号を取得し
て時系列順に記録する。出力ポートとＰの間に設けられ
るＩ／Ｆ基板には、出力ポートから出力される状態信号
を種類毎に一時的に記憶する第１ラッチ回路と、その第
１ラッチ回路に記憶した状態信号を所定の信号出力タイ
ミングで試験機に向かって出力するとともに、それら状
態信号のレベルを次の信号出力タイミングまで保持する
第２ラッチ回路が設けられる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】 本発明は、試験対象となる
遊技機において所定の試験時間だけ遊技を行い、その試
験時間内における遊技状態の履歴を記録する試験を行う
遊技機試験システムに関する。

【０００２】

【従来の技術】 例えば、遊技機の一種であるパチンコ
機では、所定の始動条件が成立すると図柄表示装置に図
柄が変動表示され、変動停止時の図柄の組合せが特定の
組合せとなると特別遊技状態（いわゆる、大当り状態）
に移行するものがある。大当り状態では、特定の入賞口
（例えば、大入賞口）が開放されてパチンコ球が入賞し
易い状態となり、遊技者には多くのパチンコ球が払出さ
れる。この大当り状態となるか否かの確率は、一般的に
は直前に大当り状態となったときの図柄の組合せによっ
て高確率状態（大当り状態となる確率が高い状態）と低
確率状態（大当り状態となる確率が低い状態）とに切替
えられるようになっている。したがって、この種のパチ
ンコ機において遊技者に払出されるパチンコ球の数は、
大当り状態となる確率や高確率状態となる確率等によっ
て決まることとなる。

【０００３】ところで、この種のパチンコ機では、遊技
者に払出されるパチンコ球の数が妥当な範囲内となるた
めの規則（例えば、大当り状態となる確率が所定の範囲
内であること，高確率状態となる確率が所定の範囲内で
あること等）が設けられている。このため、新機種に係
るパチンコ機を販売する際は、そのパチンコ機が規則を
遵守しているか否かを判定するため、そのパチンコ機で
所定の試験時間だけ実際に遊技を行い、その際の大当り
状態となる確率や、高確率状態となる確率等を調べる試
験が行われる。この試験を行うための従来の遊技機試験
システムについて図１１を参照して説明する。図１１に
示すように、従来の遊技機試験システムは、遊技機Ａ
と、遊技機Ａと接続され遊技機Ａの遊技状態の履歴を記
録する試験機Ｂにより構成される。遊技機Ａは、遊技機
Ａに設けられた各種電装装置を制御するＣＰＵ３００を
備える。ＣＰＵ３００には、出力ポート３０２ａ，３０
２ｂ，３０２ｃ，３０２ｄを介してコネクタ３０４が接
続されている。一方、試験機Ｂには、このコネクタ３０
４とハーネスａ，ｂ，ｃ，ｄ・・によって接続されるコ
ネクタ３０６が設けられる。このコネクタ３０６は、入
力ポート３０８ａ，３０８ｂ，３０８ｃ，３０８ｄを介
して試験機ＢのＣＰＵ３１０に接続されている。上記構
成において、遊技機ＡのＣＰＵ３００は、遊技機Ａの各
遊技状態〔大当り状態，高確率状態等〕を示す状態信号
を出力ポート３０２ａ，３０２ｂ，３０２ｃ，３０２ｄ
から試験機Ｂに向って出力する。出力ポート３０２ａ，
３０２ｂ，３０２ｃ，３０２ｄから出力された状態信号
は、コネクタ３０４，ハーネスａ，ｂ，ｃ，ｄ・・及び
コネクタ３０６を介して試験機Ｂの入力ポート３０８
ａ，３０８ｂ，３０８ｃ，３０８ｄに入力する。試験機
ＢのＣＰＵ３１０は、入力ポート３０８ａ，３０８ｂ，
３０８ｃ，３０８ｄに入力する状態信号を所定の時間間
隔でスキャンする。そして、入力ポート３０８ａ，３０
８ｂ，３０８ｃ，３０８ｄに入力する状態信号のいずれ
かの信号レベルが変化すると、ＣＰＵ３１０は入力ポー
ト３０８ａ，３０８ｂ，３０８ｃ，３０８ｄに入力する
全ての状態信号を取り込み時経列順に格納する。したが
って、試験機Ｂには、遊技機Ａの遊技状態が変化すると
（すなわち、状態信号の信号レベルが変化すると）、そ
の時点の遊技機の全ての遊技状態が時経列順に格納され
ることとなる。このため、試験機Ｂに格納された遊技状
態の履歴を調べることによって大当り状態となる確率等
を求め、その求めた確率が規則の範囲内であるか否かが
判定される。

【０００４】

【発明が解決しようとする課題】 上述したパチンコ機
においては、遊技中にパチンコ球が連続して遊技盤面に
向って発射されるため、遊技盤面上は多数のパチンコ球
が同時に流下する状態となる。このため、遊技盤面上を
流下する多数のパチンコ球が遊技盤面上に設けられた入
賞口やゲート等に同時に入賞する場合があり、この場合
にはパチンコ機の複数の遊技状態が同時に変化すること
がある。また、上述したパチンコ機では、規則によって
複数の遊技状態を同時に変化させなければならない場合
もある。例えば、大当たり状態中は低確率状態としなけ
ればならないという規則があるため、高確率状態で大当
たり状態となった場合には、通常遊技状態から大当たり
状態に変化すると同時に高確率状態から低確率状態に変
化することとなる。ここで、図１１を用いて説明した遊
技機試験システムの試験機Ｂは、入力ポート３０８ａ，
３０８ｂ，３０８ｃ，３０８ｄに入力する状態信号のい
ずれか一つの信号レベルが変化すると、そのときの全て
の状態信号が取り込み格納する。したがって、複数の遊
技状態が同時に変化したときに、ＣＰＵ３００（遊技機
Ａ）が仮に状態信号の出力レベルを一つずつ順に変化さ
せる（出力する）こととすると、試験機Ｂは状態信号が
変化する毎に状態信号を格納することとなる。このた
め、遊技機Ａに生じた現象（遊技状態の変化）としては
１回であるにも関わらず、試験機Ｂには複数回の現象
（複数回の遊技状態の変化）として記録されることとな
る。このために、従来の技術では、同時に変化し得る遊
技状態毎に状態信号をグループ化し、グループ化された
状態信号については同時に信号レベルを切替える処理が
必要となっていた。特に、このグループ化される状態信
号の種類は、機種や仕様等によって異なる場合が有り、
この場合には、それぞれの機種・仕様等に適合したプロ
グラムが必要となる。

【０００５】本発明は、上述した実情に鑑みてなされた
ものであり、その目的は、複数の遊技状態が同時に変化
し得る遊技機を試験する場合であっても、状態信号をグ
ループ化する等の処理を行うことなく遊技状態の履歴を
正確に記録できる技術を提供することである。

【０００６】

【課題を解決するための手段及び効果】 上記課題を解
決するため本願発明の遊技機試験システムは、遊技中に
複数の遊技状態が同時に変化し得る遊技機と、その遊技
機において所定の試験時間だけ遊技が行われる際に、そ
の試験時間内における遊技状態の履歴を記録する試験機
とを備える。遊技機には、遊技状態を示す状態信号を出
力する状態信号出力部が設けられ、その状態信号出力部
は、異なる種類の状態信号を複数回にわたって出力する
ことで全種類の状態信号を出力することができる。試験
機には、状態信号出力部から出力される全種類の状態信
号が常時入力する状態信号入力部と、その状態信号入力
部に入力する状態信号のいずれか１つの信号レベルが変
化したときに、状態信号入力部に入力する全種類の状態
信号を取得して時系列順に格納する状態履歴格納部とが
設けられる。そして、前記状態信号出力部と前記状態信
号入力部の間にはさらにインターフェース装置が配され
る。そのインターフェース装置には、状態信号出力部か
ら出力される状態信号を種類毎に一時的に記憶する状態
信号記憶部と、その状態信号記憶部に記憶した各状態信
号を所定の信号出力タイミングで状態信号入力部に向か
って出力するとともに、それら出力される状態信号の信
号レベルを次の信号出力タイミングまで保持する状態信
号保持部とを有する。

【０００７】上記のシステムでは、状態信号出力部から
出力される状態信号は、まず、インターフェース装置の
状態信号記憶部に種類毎に記憶される。状態信号記憶部
に記憶された状態信号は、所定の信号出力タイミングで
試験機の状態信号入力部に一斉に出力され、かつ、次の
信号出力タイミングまでその出力される状態信号の出力
レベルが保持される。したがって、同時に複数の遊技状
態が変化した場合に変化した遊技状態に係る状態信号を
複数回にわたって出力する場合でも、その状態信号はま
ずインターフェース装置の状態信号記憶部に種類毎に記
憶される。遊技機から状態信号が出力されている間は、
状態信号保持部が直前の信号出力タイミングにおける状
態信号の信号レベルを保持するため試験機に入力する信
号レベルは変化せず、試験機に状態信号が取り込まれる
ことは無い。そして、出力すべき状態信号を出力した後
のタイミングで、状態信号記憶部に記憶された状態信号
（複数の状態信号が変化している）を試験機に出力すれ
ば、試験機には複数の状態信号が同時に変化した状態で
取り込まれることとなる。よって、上記のシステムで
は、同時に変化する可能性がある遊技状態毎に状態信号
をグループ化する必要はなく、試験機には正確に遊技機
の遊技状態の履歴が記録される。

【０００８】前記状態信号出力部からは所定のビット数
単位で状態信号が出力されるとともに、前記遊技機には
制御信号を出力する制御信号出力部がさらに設けられ、
前記状態信号記憶部は、前記状態信号出力部に並列に接
続された複数のラッチ回路からなる第１ラッチ回路群
と、その第１ラッチ回路群のいずれか一つに前記制御信
号出力部から出力された制御信号を出力するデコーダ回
路とを備え、前記デコーダ回路から出力される制御信号
が入力したラッチ回路は、制御信号が入力したタイミン
グで前記状態信号出力部から出力される状態信号をラッ
チすることが好ましい。このような構成によると、状態
信号出力部から出力される状態信号はデコーダ回路によ
り選択されたラッチ回路にラッチされる。したがって、
状態信号出力部に並列に複数のラッチ回路を接続して
も、出力される状態信号の種類毎に異なるラッチ回路に
状態信号を保持することができる。よって、状態信号出
力部から１度に出力できる状態信号のビット数を全種類
の状態信号数より少なくすることができ、遊技機の状態
信号出力部を小型化することができる。

【０００９】前記状態信号保持部は、前記第１ラッチ回
路群の出力側に接続される第２ラッチ回路群を備え、そ
の第２ラッチ回路群は、第１ラッチ回路群を構成するラ
ッチ回路と同数のラッチ回路を有し、第１ラッチ回路群
の各ラッチ回路と第２ラッチ群の各クラッチ回路は、１
対１で直列に接続されていることが好ましい。このよう
な構成では、第１ラッチ回路群から出力された状態信号
は第２ラッチ回路群でラッチされ保持される。したがっ
て、第１ラッチ回路群に状態信号が複数回にわたって出
力されている間は、第２ラッチ回路群で直前の信号出力
タイミングにおける状態信号を保持することで、試験機
に入力する状態信号の信号レベルが変化することを防止
できる。

【００１０】前記遊技機には、第２制御信号を出力する
第２制御信号出力部がさらに設けられ、前記第２ラッチ
回路群の各ラッチ回路は、その出力側が前記状態信号入
力部に接続されるとともに前記第２制御信号出力部に接
続され、その第２制御信号出力部から第２制御信号が出
力されるタイミングで第１ラッチ回路群にラッチされて
いる状態信号をラッチすることが好ましい。このような
構成によると、第２ラッチ回路群から出力される状態信
号が遊技機から出力される制御信号によってコントロー
ルされるため、適切なタイミングで試験機に状態信号を
出力することができる。

【００１１】また、請求項１に記載の遊技機用試験シス
テムにおいては、前記状態信号出力部からはシリアル信
号形式で状態信号が出力され、前記状態信号記憶部は、
前記状態信号出力部に接続されたシフトレジスタを備え
ていることが好ましい。このような構成によると、状態
信号出力部から出力される状態信号（シリアル信号形
式）はシフトレジスタによって順に格納される。したが
って、状態信号出力部から予め決められた順序で状態信
号を出力すれば、シフトレジスタには状態信号の種類毎
に所定の順序で記憶される。また、状態信号出力部はシ
リアル信号を出力すれば良いため、状態信号出力部をよ
り小型化することができる。この場合には、前記状態信
号保持部は、前記シフトレジスタに接続されて、シフト
レジスタから出力される状態信号をラッチするラッチ回
路を備えていることが好ましい。このような構成による
と、簡易な回路によりシフトレジスタから出力される状
態信号を保持することができる。

【００１２】上記課題は請求項７に記載の発明によって
も解決することができる。すなわち、請求項７に記載の
発明は、遊技中に複数の遊技状態が同時に変化し得る遊
技機と、その遊技機において所定の試験時間だけ遊技が
行われる際に、その試験時間内における遊技状態の履歴
を記録する試験機とを備え、遊技機には、遊技状態を示
す状態信号を出力する状態信号出力部が設けられ、その
状態信号出力部は、異なる種類の状態信号を複数回にわ
たって出力することで全種類の状態信号を出力すること
ができ、試験機には、状態信号出力部から出力される全
種類の状態信号が常時入力する状態信号入力部と、その
状態信号入力部に入力する状態信号のいずれか１つの信
号レベルが変化したときに、状態信号入力部に入力する
全種類の状態信号を取得して時系列順に格納する状態履
歴格納部とが設けられた遊技機試験システムにおいて、
前記状態信号出力部と前記状態信号入力部の間に配され
るインターフェース装置である。このインターフェース
装置には、状態信号出力部から出力される状態信号を種
類毎に一時的に記憶する状態信号記憶部と、その状態信
号記憶部に記憶した各状態信号を所定の信号出力タイミ
ングで状態信号入力部に向かって出力するとともに、そ
れら出力される状態信号の信号レベルを次の信号出力タ
イミングまで保持する状態信号保持部とを有する。上記
のインターフェース装置を遊技機と試験機の間に配する
ことによって、請求項１に記載の発明と同様の作用効果
を奏することができる。

【００１３】上記課題は請求項８に記載の発明によって
も解決することができる。すなわち、請求項８に記載の
発明は、遊技処理を行う制御装置によって遊技状態が切
換えられるとともに、遊技結果によって複数の遊技状態
が同時に変化する遊技機である。この遊技機には、前記
制御装置に接続され、遊技状態を示す状態信号を出力す
る状態信号出力部と、その状態信号出力部から出力され
る状態信号を一時的に記憶する状態信号記憶部と、その
状態信号記憶部に記憶した状態信号を所定の信号出力タ
イミングで試験機に向かって出力するとともに、それら
出力される状態信号の信号レベルを次の信号出力タイミ
ングまで保持する状態信号保持部とを有する。上記の遊
技機では、遊技機側に状態信号記憶部と状態信号保持部
が設けられるため、制御装置から複数回にわたって出力
される状態信号は同時に試験機に入力する。これによっ
て、試験機には遊技状態の履歴が正確に記録される。な
お、この遊技機に設けられる状態信号記憶部と状態信号
保持部は、請求項２〜６に記載の構成を取ることができ
る。

【００１４】なお、状態信号記憶部と状態信号保持部は
試験機側に設けられても良い。すなわち、この試験機
は、遊技状態を示す状態信号を出力する遊技機と接続さ
れ、遊技機から出力される状態信号を時系列順に格納す
ることで所定の試験時間内における遊技状態の履歴を記
憶する。この試験機には、遊技機から出力される複数種
類の状態信号を種類毎に一時的に記憶する状態信号記憶
部と、その状態信号記憶部に記憶した各状態信号を所定
の信号出力タイミングで出力するとともに、それら出力
される状態信号の信号レベルを次の信号出力タイミング
まで保持する状態信号保持部と、その信号保持部から出
力される全種類の状態信号が常時入力する状態信号入力
部と、その状態信号入力部に入力する状態信号のいずれ
か１つの信号レベルが変化したときに、状態信号入力部
に入力する全種類の状態信号を取得して時系列順に格納
する状態履歴格納部とを有する。上記の試験機では、試
験機側に状態信号記憶部と状態信号保持部が設けられる
ことで、遊技機から状態信号がグループ化されて出力さ
れなくても、正確に遊技機の遊技状態の履歴を記録する
ことができる。

【００１５】上記課題は請求項９に記載の発明によって
も解決することができる。すなわち、請求項９に記載の
発明は、制御基板と、その制御基板に実装されて遊技処
理を実行する制御素子とを備え、制御素子で遊技処理が
実行されることで遊技状態が切換えられるとともに、遊
技結果によって複数の遊技状態が同時に切換えられる遊
技機である。この遊技機の制御基板には、遊技状態を示
す状態信号を出力するための出力端子が実装可能とされ
ており、その出力端子は、入力する状態信号を種類毎に
一時的に記憶し所定の出力タイミングで一斉に出力する
インターフェース装置が接続可能とされ、さらに、その
出力端子は制御基板に実装されることで制御素子に接続
される。また、この遊技機の制御素子には、前記出力端
子からインターフェース装置に状態信号を出力するため
の制御プログラムがインストール又はインストール可能
とされている。そして、その制御プログラムは、制御素
子を状態信号出力手段と、制御信号出力手段として機能
させる。すなわち、状態信号出力手段は、遊技状態が切
換えられたときに、少なくとも切換えられた遊技状態に
係る状態信号を前記出力端子からインターフェース装置
に出力して、インターフェース装置に状態信号を一時的
に記憶させる。制御信号出力手段は、前記手段によって
記憶された状態信号をインターフェース装置から一斉に
出力させるための制御信号をインターフェース装置に出
力する。

【００１６】上記の遊技機は、制御基板に状態信号を出
力するための出力端子を実装し、かつ、制御素子に制御
プログラムをインストールすることで試験用の遊技機と
して用いることができ、請求項１に記載の試験システム
と同様の作用効果を奏することができる。

【００１７】

【発明の実施の形態】 以下、本発明を具現化した一実
施形態に係るパチンコ機用試験システムについて図面を
参照して説明する。まず、試験システムに組み込まれる
試験用のパチンコ機について図１，図２を参照して説明
する。なお、試験用のパチンコ機は、遊技状態を示す状
態信号を試験機に出力するための機能が付加されている
点のみが市販されているパチンコ機と異なり、その他の
点については市販されているパチンコ機と同一の構成を
有している。すなわち、市販されているパチンコ機は、
試験用パチンコ機の制御基板に実装されている状態信号
を出力するための電子素子（後述する出力ポート），コ
ネクタ等が取り除かれたものである〔ただし、制御基板
自体は、試験用遊技機と市販されている遊技機で共通化
されており、基板上にプリントされている配線も同一と
なる。〕。したがって、以下の説明では市販されている
パチンコ機と同一の装置，部材に付いては、その詳細な
説明を省略する。図１は、本実施形態に係るパチンコ機
２の外観を示す正面図である。図１に示すように、パチ
ンコ機２には、上皿３０、下皿３２、ハンドル３４、ス
ピーカ３１、遊技盤２２が設けられている。上皿３０は
賞球の受け皿であり、下皿３２は上皿３０が賞球でオー
バーフローしたときに賞球を貯留する受け皿である。ハ
ンドル３４は、遊技者がパチンコ機２で遊技する際に操
作する部材である。スピーカ３１は、遊技状態に応じて
効果音等を発生する。

【００１８】遊技盤２２には、その中央に図柄表示装置
４が配設され、その下方には第１種始動口４４と大入賞
口４０が設けられている。第１種始動口４４には、始動
口センサ４２が設けられている。パチンコ球が第１種始
動口４４に入賞すると、始動口センサ４２がそのパチン
コ球を検出し、後述する図柄表示装置４が図柄変動を開
始する。また、パチンコ球が第１種始動口４４に入る
と、賞球が上皿３０に払出される。大入賞口４０には、
開閉蓋３８と、この開閉蓋３８を開閉駆動するソレノイ
ド２８が備えられている。この開閉蓋３８は、後述する
図柄変動が所定の図柄の組合せで停止すると所定時間
（例えば２０秒間）開放される（以下、開閉蓋３８が開
放される状態を大当り状態という）。開閉蓋３８が開放
されると、大入賞口４０にパチンコ球が入賞可能な状態
となり、大入賞口４０にパチンコ球が入賞すると上皿３
０に賞球が払出される。また、大入賞口４０には、Ｖゾ
ーン（図示省略）が設けられ、このＶゾーンにはＶゾー
ンセンサ３６が設けられている。開閉蓋３８が開放され
てＶゾーンにパチンコ球が入賞すると、Ｖゾーンセンサ
３６がそのパチンコ球を検出し、これに基づいて開閉蓋
３８が所定回数（最大１６回）開放される。

【００１９】図柄表示装置４は、液晶表示器からなる図
柄表示器６を有する。図柄表示器６には、３つの特別図
柄、すなわち、画面左側に左特別図柄（以下、単に左図
柄という）が、画面中央に中特別図柄（以下、単に中図
柄という）が、画面右側に右特別図柄（以下、単に右図
柄という）が表示される。本実施形態においては、左図
柄、中図柄、右図柄には０〜９の数字が用いられ、これ
らの図柄は、上述した第１種始動口４４にパチンコ球が
入賞すると変動を開始する。変動を開始した特別図柄
は、所定時間経過後に左図柄、右図柄、中図柄の順に変
動を停止し、変動停止時の図柄の組合せが所定の組合せ
（本実施形態では、７・７・７等のゾロ目）となると、
上述した大入賞口４０の開閉蓋３８が開放される。ま
た、本実施形態では、変動停止時の図柄の組合せが奇数
のゾロ目（例えば、１・１・１や３・３・３等）で大当
りとなった場合、大当りとなる確率の高い高確率状態
（いわゆる、確変状態）となる。高確率状態では、大当
りとなる確率が高くなると同時に、図柄表示器６に表示
される図柄変動は変動時間が短い変動パターンが優先的
に選択されるようになる（いわゆる、時間短縮状態）。
したがって、高確率状態では時間短縮によって図柄表示
器６に多くの図柄変動が表示され、かつ、各図柄変動が
大当りとなる確率が高くされるため、遊技者にとって有
利な遊技状態となる。なお、本実施形態のパチンコ機２
においては、特別図柄が奇数のゾロ目で大当りとなった
場合（高確率状態となる図柄の組合せで大当りになった
場合）でも大当り状態中は低確率状態とされ、大当たり
状態が終了し通常遊技状態に戻ったときに高確率状態に
切換えられる。

【００２０】次に、上述したパチンコ機２の制御系の構
成について図２を参照して説明する。図２に示すよう
に、パチンコ機２の制御系は、主としてメイン制御部５
０と表示制御部７０により構成される。なお、メイン制
御部５０，表示制御部７０は、いずれも基板上にプリン
ト配線を施し、プリント配線が施された基板（すなわ
ち、制御基板）に電子素子（ＣＰＵ，出力ポート）やコ
ネクタ等の部品を実装することで構成されている。メイ
ン制御部５０は、パチンコ機２の各装置の動作を統括的
に制御する制御装置であり、後述する表示制御部７０の
他に、払出処理を行う払出制御部（図示省略）、スピー
カから効果音やＢＧＭを発生させるための処理を行う音
制御部（図示省略）、遊技盤２２に装着されたランプの
点灯駆動処理を行うランプ制御部（図示省略）等が接続
されている。メイン制御部５０は、ＣＰＵ５４を中心
に、このＣＰＵ５４にバス６４を介して接続された入力
処理回路５２、ＲＯＭ５６、ＲＡＭ５８、通信制御回路
６０、駆動制御回路６２、試験機通信制御回路６６を備
える。ＣＰＵ５４は、ＲＯＭ５６に格納されている遊技
制御プログラムを実行してパチンコ機２で行われる遊技
を統括的に制御する遊技処理と、パチンコ機２の遊技状
態を示す状態信号を試験機２００（後述する）に出力す
る状態信号出力処理を行う。ＲＡＭ５８には、ＣＰＵ５
４が上記の処理を行う際に各種データや入出力信号が格
納される。ＣＰＵ５４で行われる遊技処理としては、例
えば、始動口センサ４２からの検出信号を受信すると抽
選を行い、その抽選の結果に基づいて図柄表示器５に図
柄を変動表示する処理や、その抽選の結果が大当たりで
あった場合に大入賞口４０を開閉する処理等がある。さ
らに、抽選の結果や所定の切替条件の成立に基づいて、
高確率状態と低確率状態とを切替えたり、時間短縮状態
と通常変動時間状態とを切替える処理を行う。なお、Ｃ
ＰＵ５４で行われる遊技処理については、既に市販され
公知となっているパチンコ機と同一であるため、これ以
上の詳細な説明は省略する。ＣＰＵ５４の状態信号出力
処理は、上述の遊技処理が実行されることでパチンコ機
２の遊技状態が切り替わる際に実行される。すなわち、
遊技処理により切替えられた遊技状態に対応する状態信
号の出力レベルを変化させ、その状態信号を試験機２０
０に出力する（状態信号出力処理の詳細な手順について
は後述する）。ここで、状態信号出力処理によってメイ
ン制御部５０から試験機２００に出力される状態信号の
一例を表１に示す。

【００２１】

【表１】

【００２２】表１において、大当り中信号はパチンコ機
２が大当り状態か否かを示す信号であり、大当り状態で
あると信号レベルはＨＩＧＨレベルとなり、大当り状態
でない（すなわち、通常遊技状態である）と信号レベル
はＬＯＷレベルとなる。高確率中信号は、パチンコ機２
が高確率状態か否かを示す信号であり、高確率状態であ
ると信号レベルはＨＩＧＨレベルとなり、高確率状態で
ない（すなわち、低確率状態である）と信号レベルはＬ
ＯＷレベルとなる。特別図柄時短中信号は、パチンコ機
２が時間短縮状態か否かを示す信号であり、時間短縮状
態であると信号レベルはＨＩＧＨレベルとなり、時間短
縮状態でない（すなわち、通常変動時間状態である）と
信号レベルはＬＯＷレベルとなる。ここで、上述した各
状態信号の信号レベルの切替えを具体的に説明するた
め、例えば、特別図柄が７・７・７（奇数のゾロ目）で
大当り状態となり、大当り状態から通常遊技状態に戻る
場合を考える。既に説明したように本実施形態では、特
別図柄が高確率状態となる図柄の組合せ（７・７・７）
で大当り状態となった場合においても大当り状態中は低
確率状態とされる。また、パチンコ機２が高確率状態に
切換えらえると同時に、パチンコ機２は時間短縮状態に
切換えられる。したがって、上述の例の場合、大当り状
態から通常遊技状態に戻るタイミングで、大当り中信号
がＨＩＧＨレベルからＬＯＷレベルに切替えられ、同時
に高確率中信号がＬＯＷレベルからＨＩＧＨレベルに切
替えられ、さらに、特別図柄時短中信号がＬＯＷレベル
からＨＩＧＨレベルに切替えられる。すなわち、これら
３つの信号の信号レベルは同時に切り替えられ、試験機
２００に出力されなければならないこととなる。

【００２３】入力処理回路５２は、始動口センサ４２、
Ｖゾーンセンサ３６等と接続され、これらのセンサから
出力された信号をメイン制御部５０内で処理可能なデー
タ形式に変換する。駆動制御回路５２は、ソレノイド２
８と接続され、ＣＰＵ５４から出力された信号に基づい
てソレノイド２８の開閉駆動を行う回路である。通信制
御回路６０は、表示制御部７０と接続され、表示制御部
７０にコマンドを送信するための回路である。試験機通
信制御回路６６は、インターフェース基板１００（以
下、単にＩ／Ｆ基板という）を介して試験機２００に接
続され、ＣＰＵ５４の状態信号出力処理によって出力さ
れる各状態信号をＩ／Ｆ基板１００に出力するための回
路である。

【００２４】表示制御部７０は、メイン制御部５０と同
様、ＣＰＵ７４を中心に、このＣＰＵ７４にバス８２を
介して接続されたＲＯＭ７６、ＲＡＭ７８、通信制御回
路７２、表示制御回路８０、試験機通信制御回路８４を
備える。ＣＰＵ７４は、ＲＯＭ７６に格納された制御プ
ログラムに従って動作し、メイン制御部５０から送信さ
れたコマンドデータに基づいて図柄表示器６に画像を表
示する表示制御処理（特別図柄の変動表示等）と、図柄
表示器６に特別図柄が変動中か否か等を示す状態信号を
試験機２００に出力する状態信号出力処理を行う。ＲＯ
Ｍ７６には、上記制御プログラムの他に表示用の全デー
タ（特別図柄、背景図等）が格納され、ＲＡＭ７８に
は、メイン制御部５０から送信されたコマンドデータ等
の各種データが上記制御プログラムの実行に応じて格納
される。ＣＰＵ７４で実行される状態信号出力処理は、
上述のメイン制御部５０（ＣＰＵ５４）で実行される状
態信号出力処理と同一の処理であり、出力される状態信
号の種類のみが異なる。ここで、表示制御部７０から試
験機２００に出力される状態信号の一例を表２に示す。

【００２５】

【表２】

【００２６】表２において、左図柄変動中信号（中図柄
変動中信号，右図柄変動中信号）は、左図柄（中図柄，
右図柄）が変動状態のときに出力される信号（すなわ
ち、変動状態のときにＨＩＧＨレベル）である。全図柄
変動中信号は、左図柄・中図柄・右図柄の全ての図柄が
変動中のときに出力される信号（全図柄が変動状態のと
きＨＩＧＨレベル）である。図柄確定信号は、左図柄・
中図柄・右図柄の各図柄が変動を停止して図柄が確定し
たときに所定時間出力される信号（所定時間だけＨＩＧ
Ｈレベルとされる信号）である。左図柄データ（中図柄
データ，右図柄データ）は、停止した図柄の種類（本実
施形態では０〜９のいずれかの数）を示す６ビットの信
号である。また、左図柄色データ（中図柄色データ，右
図柄色データ）は、上記左図柄データと同期して出力さ
れ、停止した図柄の色を示す２ビットのデータである。
なお、既に説明した内容から明らかなように、図柄変動
開始時には左図柄・中図柄・右図柄が同時に変動を開始
するため、上記の左図柄変動中信号、中柄変動中信号、
右図柄変動中信号並びに全図柄変動中信号は、図柄変動
の開始と同時に揃って試験機２００に出力されなければ
ならない（すなわち、信号レベルがＨＩＧＨレベルとさ
れなければならない）。さらに、各図柄データと各図柄
色データは、同時に試験機２００に出力されなければな
らない。

【００２７】通信制御回路７２はメイン制御部５０から
送信されたコマンドデータを受信するための回路であ
る。表示制御回路８０は表示用の画像データの作成や、
作成した画像データを図柄表示器６に出力するための回
路である。具体的には、表示制御回路８０は、ＣＰＵ７
４から出力されたコマンドを受信すると、まず、当該コ
マンドに応じた所定の表示用データをＲＯＭ７６から読
み込む。次に、ＲＯＭ７６から読み込んだ表示用データ
から図柄表示器６に所定の画像（背景図、特別図柄、キ
ャラクタ等）を表示するための画像データを作成し、そ
の画像データを図柄表示器６に出力する。これによっ
て、図柄表示器６には所定の画像（背景、特別図柄及び
キャラクタ等）が映し出されることとなる。また、試験
機通信制御回路８４は、メイン制御部５０に設けられた
試験機通信制御回路６６と同様の回路であり、Ｉ／Ｆ基
板１００を介して試験機２００に接続され、ＣＰＵ７４
の状態信号出力処理によって出力される各状態信号をＩ
／Ｆ基板１００（最終的には試験機２００）に出力する
ための回路である。

【００２８】次に、上述の試験用のパチンコ機２に接続
されるＩ／Ｆ基板１００と試験機２００の構成について
図３を参照して説明する。なお、上述の説明から明らか
なように、Ｉ／Ｆ基板１００（試験機２００）にはメイ
ン制御部５０と表示制御部７０の２つの制御部が接続さ
れる。しかしながら、メイン制御部５０と表示制御部７
０の違いによって、Ｉ／Ｆ基板１００及び試験機２００
の回路構成に相違はない。このため、以下の説明では、
メイン制御部５０とＩ／Ｆ基板１００及び試験機２００
が接続される場合の回路構成を説明する。図３に示すよ
うに、メイン制御部５０のＣＰＵ５４と接続された出力
ポート５７ａ，５７ｂ（試験機通信制御回路６６の一部
を構成）にはコネクタ５９（請求項でいう出力端子に相
当する）が接続されており、コネクタ５９はメイン制御
部５０が設けられる基板上に実装されている。出力ポー
ト５７ａは状態信号を出力するための電子部品であり、
出力ポート５７ｂは制御信号を出力するための電子部品
である。コネクタ５９と出力ポート５７ａとは、８ビッ
ト信号線（状態信号が出力される信号線）で接続され、
コネクタ５９と出力ポート５７ｂは、第１チップセレク
ト信号を出力するための複数本の第１制御信号線、第２
チップセレクト信号を出力するための１本の第２制御信
号線で接続されている。コネクタ５９の出力側は、８ビ
ット信号線、第１制御信号線、第２制御信号線によって
コネクタ１０２（Ｉ／Ｆ基板１００に設けられている）
が接続されている。

【００２９】コネクタ１０２の８ビット信号線の出力側
には、Ｉ／Ｆ基板１００に設けられた複数の第１ラッチ
回路１０６ａ，１０６ｂ，１０６ｃ・・（東芝製ＴＣ７
４ＨＣ２７３）が並列に接続される。これら第１ラッチ
回路１０６ａ，１０６ｂ，１０６ｃ・・の出力側には、
同じくＩ／Ｆ基板１００に設けられた第２ラッチ回路１
０８ａ，１０８ｂ，１０８ｃ・・（東芝製ＴＣ７４ＨＣ
２７３）が直列に接続される。そして、これら第２ラッ
チ回路１０８ａ，１０８ｂ，１０８ｃ・・の出力側は、
バッファ回路１１０ａ，１１０ｂ，１１０ｃ（東芝製Ｔ
ＣＤ４ＨＣ２４４）を介してコネクタ１１２（Ｉ／Ｆ基
板１００の出力側のコネクタ）に接続される。したがっ
て、コネクタ１１２からは、第２ラッチ回路１０８ａ，
１０８ｂ，１０８ｃ・・から出力される複数の８ビット
信号が出力されることとなる。また、コネクタ１０２の
第１制御信号線の出力側は、デコーダ回路１０４を介し
て第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・に
接続されている。さらに、コネクタ１０２の第２制御信
号線の出力側は、第２ラッチ回路１０８ａ，１０８ｂ，
１０８ｃ・・に並列に接続されている。

【００３０】上述したＩ／Ｆ基板１００の出力側のコネ
クタ１１２には、コネクタ２０２を介して入力ポート２
０４ａ，２０４ｂ，２０４ｃ・・が接続される。したが
って、試験機２００の入力ポート２０４ａ，２０４ｂ，
２０４ｃ・・には、第２ラッチ回路１０８ａ，１０８
ｂ，１０８ｃ・・から出力される複数の８ビット信号が
それぞれ入力する。入力ポート２０４ａ，２０４ｂ，２
０４ｃ・・には、試験機２００のＣＰＵ２０６（制御装
置）が接続されている。ＣＰＵ２０６は、入力ポート２
０４ａ，２０４ｂ，２０４ｃ・・に入力する状態信号の
いずれかの信号レベルが変化したときに、そのときに入
力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する
全ての状態信号を取り込んで時系列順に格納する処理を
行う。なお、試験機２００は、従来公知の試験機と何ら
変わりがなく、その他の構成については本発明と直接関
係がないため、ここではその説明を省略する。

【００３１】次に、上述のように構成される試験システ
ムにおいて、パチンコ機２の制御部から試験機２００に
状態信号を出力するための処理及び試験機２００による
状態信号の格納処理について図４及び図５を用いて説明
する。ここで、図４はパチンコ機２の制御部（メイン制
御部５０，表示制御部７０）で実行される状態信号出力
処理のフローチャートであり、図５は試験機２００で実
行される状態信号格納処理のフローチャートである。な
お、既に述べたように本実施形態では、メイン制御部５
０と表示制御部７０の２つの制御部から試験機２００に
状態信号が出力されるが、両制御部における状態信号出
力処理は同一であるため、以下の説明ではメイン制御部
５０から状態信号を出力する場合を例に説明する。

【００３２】まず、メイン制御部５０で実行される状態
信号出力処理について説明する。状態信号出力処理で
は、まず、図４に示すようにＣＰＵ５４は、パチンコ機
２の遊技状態に変化があったか否かを判定する（Ｓ１
０）。具体的には、ＣＰＵ５４が並列処理している遊技
処理によってパチンコ機２の遊技状態が切替えられたか
否かを判定する。例えば、図柄表示器６に表示される図
柄変動が大当りとなる場合には、その図柄変動の終了と
同時にパチンコ機２は大当り状態に切替えられる。した
がって、図柄変動が終了しパチンコ機２が大当り状態に
切替えられたときは、上記ステップＳ１０の判定はＹＥ
Ｓとされる。パチンコ機２の遊技状態が変化していない
場合〔ステップＳ１０でＮＯの場合〕には、そのまま状
態信号出力処理を終了し、パチンコ機２の遊技状態が変
化している場合〔ステップＳ１０でＹＥＳの場合〕に
は、ＣＰＵ５４は試験機２００に出力する状態信号を順
に作成する（Ｓ１２）。具体的には、ＣＰＵ５４は、メ
イン制御部５０から出力される全ての状態信号（変化し
ていない遊技状態を示す状態信号を含む）を決められた
順序で作成する。なお、既に説明したように、ＣＰＵ５
４からＩ／Ｆ基板１００には８ビット信号線によって状
態信号が出力される。したがって、ステップＳ１２では
試験機２００に出力される全ての状態信号を８ビット単
位で、かつ、決められた順序で作成する。ステップＳ１
２によって状態信号が作成されると、次に、作成された
８ビット単位毎の状態信号を決められた順に一つだけ選
択して出力ポート５７ａにセットする（Ｓ１４）。これ
によって、出力ポート５７ａにセットされた状態信号
が、Ｉ／Ｆ基板１００の各第１ラッチ回路１０６ａ，１
０６ｂ，１０６ｃ・・に入力することとなる（図３参
照）。出力ポート５７ａに状態信号がセットされると、
次に、ＣＰＵ５４は、Ｉ／Ｆ基板１００の第１ラッチ回
路１０６ａ，１０６ｂ，１０６ｃ・・のいずれか一つに
第１チップセレクト信号を出力する（Ｓ１６）。これに
よって、第１チップセレクト信号が入力した第１ラッチ
回路は、当該第１チップセレクト信号が入力した時点
で、入力している状態信号をラッチする。したがって、
ＣＰＵ５４は出力ポート５７ａにセットする状態信号の
種類と、第１チップセレクト信号を出力する第１ラッチ
回路を制御することで、第１ラッチ回路毎に決められた
種類の状態信号をラッチさせることができる。なお、第
１ラッチ回路に状態信号がラッチされると、これによっ
て当該第１ラッチ回路に接続されている第２ラッチ回路
に入力する状態信号の状態が変化することとなる（ただ
し、第１ラッチ回路でラッチされた状態信号が変化した
遊技状態に係る状態信号でない場合には変化しない）。
第１チップセレクト信号が出力されると、次に、全ての
状態信号を出力したか否かが判断される（Ｓ１８）。す
なわち、ステップＳ１２で作成された状態信号を全て出
力したか否かが判断される。全ての状態信号が出力され
ていない場合〔ステップＳ１８でＮＯの場合〕には、ス
テップＳ１４に戻ってステップＳ１４からの処理が繰り
返される。これによって、ステップＳ１２で作成された
全ての状態信号が決められた第１ラッチ回路にラッチさ
れることとなる。全ての状態信号が出力された場合〔ス
テップＳ１８でＹＥＳの場合〕には、次に、ＣＰＵ５４
は各第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・
に第２チップセレクト信号を出力する（Ｓ２０）。これ
により、各第２ラッチ回路１０８ａ，１０８ｂ，１０８
ｃ・・は、入力する状態信号（すなわち、第１ラッチ回
路１０６ａ，１０６ｂ，１０６ｃ・・から出力される状
態信号）を同一のタイミングでラッチする。第２ラッチ
回路１０８ａ，１０８ｂ，１０８ｃ・・で状態信号がラ
ッチされると、そのラッチされた状態信号がそれぞれ試
験機２００の入力ポート２０４ａ，２０４ｂ，２０４ｃ
・・に入力することとなる。

【００３３】次に、試験機２００のＣＰＵ２０６による
状態信号の格納処理について図５を参照して説明する。
図５に示すように、まず、ＣＰＵ２０６は入力ポート２
０４ａ，２０４ｂ，２０４ｃ・・に入力する状態信号を
所定時間毎に監視し、入力ポート２０４ａ，２０４ｂ，
２０４ｃ・・に入力する状態信号に変化があったか否か
を判定する（Ｓ２２）。すなわち、第２ラッチ回路１０
８ａ，１０８ｂ，１０８ｃ・・から出力される状態信号
に変化があったか否かを判定する。入力ポート２０４
ａ，２０４ｂ，２０４ｃ・・に入力する状態信号に変化
がない場合〔ステップＳ２２でＮＯの場合〕には、その
まま状態信号格納処理を終了し、入力ポート２０４ａ，
２０４ｂ，２０４ｃ・・に入力する状態信号に変化があ
る場合〔ステップＳ２２でＮＯの場合〕には、ステップ
Ｓ２４に進む。ステップＳ２４に進むと、ＣＰＵ２０６
は入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力
する全ての状態信号（すなわち、第２ラッチ回路１０８
ａ，１０８ｂ，１０８ｃ・・のそれぞれから出力される
状態信号）を取り込み（Ｓ２４）、次いで、ステップＳ
２４で取り込んだ全ての状態信号をＲＡＭの所定のアド
レスに時系列順に格納する（Ｓ２６）。したがって、試
験機２００のＲＡＭには、遊技状態が変化する毎に入力
ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する全
ての状態信号が格納され、この格納された状態信号の履
歴から大当り状態となる確率や高確率状態となる確率が
求められる。

【００３４】上述の説明から明らかなように、パチンコ
機２の遊技状態が変化すると、全ての状態信号が８ビッ
ト単位で複数回にわたってメイン制御部５０からＩ／Ｆ
基板２００に出力され、出力された状態信号はＩ／Ｆ基
板２００の第１ラッチ回路１０６ａ，１０６ｂ，１０６
ｃ・・のいずれかにラッチされる。状態信号が第１ラッ
チ回路１０６ａ，１０６ｂ，１０６ｃ・・にラッチされ
ると、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・
・から第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・
・にラッチされた状態信号が出力される。しかしなが
ら、メイン制御部５０からＩ／Ｆ基板２００に状態信号
が出力されている間（すなわち、第１ラッチ回路１０６
ａ，１０６ｂ，１０６ｃ・・に状態信号がラッチされて
いる間）は、第２ラッチ回路１０８ａ，１０８ｂ，１０
８ｃ・・は直前にラッチした状態信号を保持するため、
第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・から
出力される状態信号は変化しない。したがって、試験機
２００に入力する状態信号の信号レベルが変わることな
く、全ての状態信号をメイン制御部５０からＩ／Ｆ基板
２００に出力することができる。上述のようにしてメイ
ン制御部５０から出力された状態信号がＩ／Ｆ基板２０
０の第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・
でラッチされると、第２ラッチ回路１０８ａ，１０８
ｂ，１０８ｃ・・のそれぞれにメイン制御部５０から出
力された第２チップセレクト信号が同一のタイミングで
入力する。このため、第１ラッチ回路１０６ａ，１０６
ｂ，１０６ｃ・・から出力される各状態信号が第２ラッ
チ回路１０８ａ，１０８ｂ，１０８ｃ・・に同一タイミ
ングでラッチされる。したがって、試験機２００の入力
ポート２０４ａ，２０４ｂ，２０４ｃ・・には、第１ラ
ッチ回路１０６ａ，１０６ｂ，１０６ｃ・・にラッチさ
れていた状態信号が同一タイミングで入力し、試験機２
００に取り込まれることとなる。すなわち、メイン制御
部５０から複数回にわたって出力された状態信号が、Ｉ
／Ｆ基板１００を介することで試験機２００に同一タイ
ミング（第２チップセレクト信号を出力するタイミン
グ）で入力し取り込まれることとなる。

【００３５】上述したＩ／Ｆ基板１００（第１ラッチ回
路と第２ラッチ回路）の作用を図６，図７のタイミング
チャートを用いて具体的に説明する。図６はメイン制御
部５０から一つの第１ラッチ回路に信号（１番目の信号
ＡＡＨ，２番目の信号５５Ｈ）が出力される場合におい
て、当該第１ラッチ回路と、当該第１ラッチ回路に接続
された第２ラッチ回路にラッチされるデータの時間的変
化を示す図であり、図７はメイン制御部から３回にわた
って状態信号が出力され、出力された状態信号がＩ／Ｆ
基板１００にラッチされるタイミングと、試験機２００
に取り込まれるタイミングを示す図である。まず、図６
を参照して２つのラッチ回路の作用を説明する。図６の
最上段に示すように、メイン制御部５０の出力ポート５
７ａにセットされる信号がＡＡＨから５５Ｈとなると、
第１ラッチ回路に入力する信号はＡＡＨから５５Ｈとな
る。ただし、入力する信号が５５Ｈとなっても第１セレ
クト信号（図中、上から２段目に示される）が第１ラッ
チ回路に入力するまでは、第１ラッチ回路から出力され
る信号（図中、上から３段目に示される）はＡＡＨで維
持され、第１セレクト信号が入力するタイミングで５５
Ｈとなる。第１ラッチ回路から出力される信号が５５Ｈ
でラッチされると第２ラッチ回路には信号５５Ｈが入力
する。しかしながら、第２チップセレクト信号（図中、
上から４段目に示される）が第２ラッチ回路に入力する
までは第２ラッチ回路から出力される信号（図中、最下
段に示される）はＡＡＨで維持され、第２チップセレク
ト信号が入力するタイミングで５５Ｈとなる。したがっ
て、第１ラッチ回路と第２ラッチ回路を直列に接続し、
各ラッチ回路に出力するチップセレクト信号の出力タイ
ミングを制御することで、第２ラッチ回路から出力され
る信号の状態を変えることなく、第１ラッチ回路に信号
をラッチさせることができる。

【００３６】次に、図７を参照してメイン制御部５０か
ら出力される状態信号が試験機２００に取り込まれると
きの試験システムの作用を説明する。なお、具体的に説
明するため、図柄変動が７・７・７で大当りとなり、当
該大当り遊技状態が終了したときに出力される状態信号
を例に説明する。既に説明したように、図柄変動が７・
７・７で大当りとなったときの当該大当り状態が終了す
ると（大当り状態から通常遊技状態となると）、パチン
コ機２は低確率状態から高確率状態となり、さらに通常
変動時間状態から時間短縮状態となる。したがって、大
当り中信号，高確率中信号，特別図柄時短中信号の３つ
の信号の信号レベルは同時に変化することとなる。図７
には、これら３つの信号がグループ化されること無く３
回にわたって出力されるものとして、Ｉ／Ｆ基板１００
のラッチタイミングと、試験機２００での状態信号の取
り込みタイミングを示している。図７に示すように、ま
ず、通常遊技状態であることを示す状態信号（大当り中
信号）がメイン制御部５０から出力され、その出力され
た状態信号は１番目の第１チップセレクト信号が出力さ
れるタイミングで第１ラッチ回路１０６ａにラッチされ
る。次に、高確率状態であることを示す状態信号（高確
率中信号）がメイン制御部５０から出力され、その出力
された状態信号は２番目の第１チップセレクト信号が出
力されるタイミングで第１ラッチ回路１０６ｂにラッチ
される。最後に、時間短縮状態であることを示す状態信
号（特別図柄時短中信号）がメイン制御部５０から出力
され、その出力された状態信号は３番目の第１チップセ
レクト信号が出力されるタイミングで第１ラッチ回路１
０６ｃにラッチされる。なお、メイン制御部５０から状
態信号が出力されている間は、第２チップセレクト信号
は出力されておらず、試験機２００に入力する状態信号
の信号レベルには変化がない。上述したようにしてメイ
ン制御部５０から出力された状態信号がＩ／Ｆ基板１０
０の各ラッチ回路１０６ａ，１０６ｂ，１０６ｃにラッ
チされると、次に第２チップセレクト信号が出力される
（図７では３番目の第１チップセレクト信号と略同時に
出力されている）。第２チップセレクト信号が出力され
ると、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃに
ラッチされている信号が第２ラッチ回路１０８ａ，１０
８ｂ，１０８ｃにラッチされ、試験機２００に同一タイ
ミングで入力する。試験機２００に状態信号が入力する
と、その入力する状態信号の信号レベルは変化している
ため、試験機２００は、これら３つの状態信号を同時に
取り込みＲＡＭに記憶することとなる。なお、表示制御
部７０も、上述したメイン制御部５０と同様に試験機２
００にＩ／Ｆ基板１００を介して接続され、また、メイ
ン制御部５０と同様に状態信号が出力される。したがっ
て、表示制御部７０から出力される状態信号も、時系列
順に試験機２００に取込まれることとなる。

【００３７】以上説明したように、本実施形態では、複
数の遊技状態が同時に変化し、変化した遊技状態に係る
状態信号がグループ化されずに複数回にわたってメイン
制御部５０から出力される場合でも、変化した遊技状態
に係る状態信号は同一タイミングで試験機２００に入力
し、試験機２００に取込まれることとなる。このため、
パチンコ機２の遊技状態の履歴を正確に記録することが
できる。また、本実施形態では、メイン制御部５０から
複数回にわたって全種類の状態信号を出力するため、メ
イン制御部５０に設けられる出力端子（状態信号を出力
する端子）の数を状態信号の数より少なくされている。
このため、メイン制御部５０に状態信号を出力するため
のコネクタを小さくすることができ、メイン制御部５０
を小型化することができる。

【００３８】（第２実施形態） 次に、本発明の第２実
施形態に係るパチンコ機用試験システムについて図８〜
図１０を参照して説明する。ここで、図８は第２実施形
態に係るパチンコ機用試験システムの回路構成を示す図
であり、図９はパチンコ機の制御部で行われる状態信号
出力処理の手順を示すフローチャートであり、図１０は
Ｉ／Ｆ基板に配されるシフトレジスタの作用を模式的に
示す図である。なお、第２実施形態に係る試験システム
では、(1)状態信号がシリアル信号としてパチンコ機か
ら出力される点、(2)シリアル信号として出力される状
態信号をシフトレジスタを用いて一時的に記憶する点、
の２点において第１実施形態と異なり、他の点について
は同一の構成を有する。したがって、以下の説明では第
１実施形態と異なる点を中心に説明する。

【００３９】まず、図８を参照してパチンコ機用試験シ
ステムの回路構成を説明する。図８に示すように、第２
実施形態においてもパチンコ機の制御部９０と試験機２
００はＩ／Ｆ基板１２０を介して接続される。しかしな
がら、第２実施形態においては、制御部９０（詳しく
は、ＣＰＵ９２）からシリアル信号の形式で状態信号が
出力されるため、ＣＰＵ９２はシリアルＩ／Ｆ回路９４
を介してＩ／Ｆ基板１２０に接続される。また、ＣＰＵ
９２からは、シリアルＩ／Ｆ回路９４を介してＩ／Ｆ基
板１２０に向かってクロック信号が出力される。さらに
は、ＣＰＵ９２からは、出力ポート９５を介してＩ／Ｆ
基板１２０に向かってチップセレクト信号が出力され
る。

【００４０】Ｉ／Ｆ基板１２０には、図８に示すよう
に、ＣＰＵ９２から出力される状態信号を一時的に記憶
するシフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・
と、これらのシフトレジスタ１２４ａ，１２４ｂ，１２
４ｃ・・と試験機２００の入力ポート２０４ａ，２０４
ｂ，２０４ｃ・・との間には、ラッチ回路１２６ａ，１
２６ｂ，１２６ｃ・・と、バッファ回路１２８ａ，１２
８ｂ，１２８ｃ・・とが設けられる。なお、Ｉ／Ｆ基板
１２０に設けられるラッチ回路１２６ａ，１２６ｂ，１
２６ｃ・・は第１実施形態における第２ラッチ回路１０
８ａ，１０８ｂ，１０８ｃ・・と同一の構成・機能を有
し、Ｉ／Ｆ基板１２０に設けられるバッファ回路１２８
ａ，１２８ｂ，１２８ｃ・・は第１実施形態におけるバ
ッファ回路１１０ａ，１１０ｂ，１１０ｃ・・と同一の
構成・機能を有する。したがって、以下の説明ではシフ
トレジスタ１２４ａ，１２４ｂ，１２４ｃ・・について
主に説明する。

【００４１】図８に示すように、シフトレジスタ１２４
ａ，１２４ｂ，１２４ｃ・・は汎用の電子素子（東芝製
ＴＣ７４ＨＣ１６４）であり、１段目のシフトレジスタ
１２４ａにはＣＰＵ９２から出力された状態信号が入力
するようになっている。１段目のシフトレジスタ１２４
ａには２段目のシフトレジスタ１２４ｂが接続され、２
段目のシフトレジスタ１２４ｂには３段目のシフトレジ
スタ１２４ｃが接続され、以下同様に上段のシフトレジ
スタには下段のシフトレジスタが接続されている。これ
によって、１段目のシフトレジスタ１２４ａに入力した
状態信号が、順に下段のシフトレジスタ１２４ｂ，１２
４ｃにシフトされて記憶されるようになっている（シフ
トレジスタ１２４ａ，１２４ｂ・・の作用については後
で詳述する。）。また、これら各シフトレジスタ１２４
ａ，１２４ｂ，１２４ｃ・・には、ＣＰＵ９２から出力
されるクロック信号が入力するようになっている。した
がって、各シフトレジスタ１２４ａ，１２４ｂ，１２４
ｃ・・には同一タイミングでクロック信号が入力し、各
シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・の同
期がとられている。さらに、各シフトレジスタ１２４
ａ，１２４ｂ，１２４ｃ・・は、８ビットの信号を出力
する出力端子を備え、各出力端子にはラッチ回路１２６
ａ，１２６ｂ，１２６ｃ・・が接続されている。各ラッ
チ回路１２６ａ，１２６ｂ，１２６ｃには、ＣＰＵ９２
から出力されるチップセレクト信号が入力するようにな
っている。

【００４２】次に、パチンコ機のＣＰＵ９２で実行され
る状態信号出力処理について図９を参照して説明する。
図９から明らかなように、第２実施形態における状態信
号出力処理も第１実施形態における状態信号出力処理
（図４参照）と略同様に行われる。すなわち、まず、遊
技状態に変化が有るか否かを判断し、変化があった場合
に状態信号を出力する。しかしながら、第２実施形態に
係るＣＰＵ９２は、出力すべき全ての状態信号（シリア
ル信号形式）をクロック信号に同期させて予め決められ
た順序で出力するだけで、シフトレジスタ１２４ａ，１
２４ｂ，１２４ｃ・・には順に状態信号が記憶される。
したがって、第２実施形態においては、第１実施形態で
必要とされた第１チップセレクト信号の出力処理（図４
のステップＳ１６の処理）が不要になる点で異なる。全
ての状態信号が出力された後は、第１実施形態と同様に
チップセレクト信号がラッチ回路１２６ａ，１２６ｂ，
１２６ｃ・・に出力されることで、シフトレジスタ１２
４ａ，１２４ｂ，１２４ｃ・・に記憶されている状態信
号が同一タイミングで試験機２００の入力ポート２０４
ａ，２０４ｂ，２０４ｃ・・に入力することとなる。

【００４３】最後に、上述のように構成されるパチンコ
機用試験システムの作用（シフトレジスタ）の作用につ
いて図１０を参照して説明する。図１０は、ＣＰＵ９２
から状態信号（シリアルデータ）が１，０，１，０，
１，１，０，１・・と出力されるときのシフトレジスタ
に格納される信号の時間的変化を示している。図１０に
示すように、ＣＰＵ９２はクロック信号（上段に示す信
号）に同期して、状態信号を１，０，１，０，１，１，
０，１・・と出力する。ＣＰＵ９２から１番目の状態信
号（すなわち、‘１’）が出力され１段目のシフトレジ
スタ１２４ａに入力すると、その入力した状態信号はシ
フトレジスタ１２４ａの１番目の出力端子ＱＡの出力信
号として記憶される。次に、２番目の状態信号（すなわ
ち、‘０’）が出力されシフトレジスタ１２４ａに入力
すると、その入力した状態信号が１番目の出力端子ＱＡ
の出力信号として記憶され、先に記憶していた状態信号
は２番目の出力端子ＱＢの出力信号として記憶される。
以下、同様にして新たな状態信号が入力すると、記憶し
ている状態信号がシフトされて記憶される。そして、１
段目のシフトレジスタ１２４ａの出力端子の数（８個）
を超えて状態信号が入力すると、さらに２段目のシフト
レジスタ１２４ｂにシフトして記憶される。全ての状態
信号が出力されシフトレジスタ１２４ａ，１２４ｂ，１
２４ｃ・・に記憶されると、チップセレクト信号（図
中、下から２番目の信号）が出力される。これによっ
て、シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・
に記憶されている状態信号がラッチ回路１２６ａ，１２
６ｂ，１２６ｃ・・にラッチされ、バッファ回路１２８
ａ，１２８ｂ，１２８ｃ・・の出力が変化する。これに
よって、試験機２００では状態信号を取り込む処理が行
われ、遊技状態が記憶装置に格納されることとなる。

【００４４】上述の説明から明らかなように、第２実施
形態に係る試験システムにおいても、パチンコ機と試験
機との間にＩ／Ｆ基板を介装することで、試験機に入力
する状態信号のレベルを変えることなくパチンコ機の制
御部から複数回にわたって状態信号を出力し、かつ、そ
の出力された状態信号を同一タイミングで試験機に出力
することができる。このため、パチンコ機の遊技状態の
履歴を正確に記録することができる。また、第２実施形
態では、パチンコ機からシリアル信号の形式で状態信号
が出力されるため、出力端子の数を大幅に少なくするこ
とができる。このため、これらの電子素子を実装するた
めのスペースが小さくなり、制御基板の小型化に大きく
寄与する。

【００４５】以上、本発明の好適ないくつかの実施形態
について詳細に説明したが、これらは例示に過ぎず、本
発明は当業者の知識に基づいて種々の変更、改良を施し
た形態で実施することができる。例えば、下記に説明す
る幾つかの形態で実施することも可能である。

【００４６】（１）遊技機の制御部（上述した実施形態
では、メイン制御部５０と表示制御部７０）には、出力
される状態信号の数と同数の出力端子（コネクタ）が設
けられる。試験機の制御部にも、遊技機の制御部に設け
られた出力端子と同数の入力端子（コネクタ）が設けら
れる。そして、遊技機の出力端子と試験機の入力端子が
１対１で接続され、各出力端子と入力端子の間には状態
信号記憶回路（例えば、第１実施形態における第１ラッ
チ回路）と状態信号保持回路（例えば、第１実施形態に
おける第２ラッチ回路）が配される。このような構成に
よっても、遊技機の遊技状態の履歴を正確に記録するこ
とができる。なお、このような形態では、変化があった
遊技状態に関わる状態信号のみを出力するように構成し
ても良い。すなわち、遊技側の出力端子と試験機側の入
力端子が１対１で接続されるため、変化の無かった遊技
状態に係る状態信号は改めて出力する（すなわち、出力
ポートにセットする）必要がないためである。したがっ
て、遊技機の状態信号の出力処理に要する負担を少なく
することができる。

【００４７】（２）上述した第２実施形態では、Ｉ／Ｆ
基板にシフトレジスタとラッチ回路を設けたが、このよ
うな形態とは異なり、シフトレジスタとラッチ回路の機
能を併せ持ったＩＣ素子（東芝製；ＴＣ７４ＨＣ５９
５）を使うこともできる。このようなＩＣ素子を用いる
ことで、Ｉ／Ｆ基板を小型化することができる。

【００４８】なお、本明細書または図面に説明した技術
要素は、単独であるいは各種の組み合わせによって技術
的有用性を発揮するものであり、出願時請求項記載の組
み合わせに限定されるものではない。また、本明細書ま
たは図面に例示した技術は複数の目的を同時に達成する
ものであり、そのうちの一つの目的を達成すること自体
で技術的有用性を持つものである。

【図面の簡単な説明】

【図１】 実施形態に係る試験用パチンコ機の外観を示
す正面図。

【図２】 図１に示す試験用パチンコ機の制御部の構成
を示すブロック図。

【図３】 試験用パチンコ機と試験機を接続するＩ／Ｆ
基板の回路構成を示すブロック図。

【図４】 パチンコ機の制御部で実行される状態信号出
力処理の手順を示すフローチャート。

【図５】 試験機の制御部で実行される状態信号取込処
理の手順を示すフローチャート。

【図６】 第１ラッチ回路と、第１ラッチ回路に直列に
接続された第２ラッチ回路から出力されるデータの時系
列的な変化を模式的にに示す図。

【図７】 試験用パチンコ機から出力される状態信号が
Ｉ／Ｆ基板の第１ラッチ回路にラッチされるタイミング
と、試験機に取り込まれるタイミングを併せて示すタイ
ミングチャート。

【図８】 本発明の第２実施形態に係るＩ／Ｆ基板の回
路構成を示すブロック図。

【図９】 第２実施形態に係る状態信号出力処理の手順
を示すフローチャート。。

【図１０】 試験用パチンコ機から出力される信号がシ
フトレジスタに順に記憶されていく様子を模式的に示す
図。

【図１１】 従来の遊技機用試験システムの構成を示す
ブロック図。

【符号の説明】

２ ・・パチンコ機 ４ ・・図柄表示装置 ６ ・・図柄表示器 ５０・・メイン制御部 ７０・・表示制御部 １００・・Ｉ／Ｆ基板 ２００・・試験機

───────────────────────────────────────────────────── フロントページの続き (72)発明者 柘植 浩志 愛知県西春日井郡西春町大字沖村字西ノ川 １番地 株式会社大万内 Ｆターム(参考） 2C088 CA30 DA21

Claims (11)

【特許請求の範囲】
1. 【請求項１】 遊技中に複数の遊技状態が同時に変化し
   得る遊技機と、その遊技機において所定の試験時間だけ
   遊技が行われる際に、その試験時間内における遊技状態
   の履歴を記録する試験機とを備えた遊技機試験システム
   であって、 遊技機には、遊技状態を示す状態信号を出力する状態信
   号出力部が設けられ、その状態信号出力部は、異なる種
   類の状態信号を複数回にわたって出力することで全種類
   の状態信号を出力することができ、 試験機には、状態信号出力部から出力される全種類の状
   態信号が常時入力する状態信号入力部と、その状態信号
   入力部に入力する状態信号のいずれか１つの信号レベル
   が変化したときに、状態信号入力部に入力する全種類の
   状態信号を取得して時系列順に格納する状態履歴格納部
   とが設けられ、 前記状態信号出力部と前記状態信号入力部の間にはさら
   にインターフェース装置が配され、 そのインターフェース装置には、状態信号出力部から出
   力される状態信号を種類毎に一時的に記憶する状態信号
   記憶部と、その状態信号記憶部に記憶した各状態信号を
   所定の信号出力タイミングで状態信号入力部に向かって
   出力するとともに、それら出力される状態信号の信号レ
   ベルを次の信号出力タイミングまで保持する状態信号保
   持部とを有することを特徴とする遊技機試験システム。
2. 【請求項２】 前記状態信号出力部からは所定のビット
   数単位で状態信号が出力されるとともに、前記遊技機に
   は制御信号を出力する制御信号出力部がさらに設けら
   れ、 前記状態信号記憶部は、前記状態信号出力部に並列に接
   続された複数のラッチ回路からなる第１ラッチ回路群
   と、その第１ラッチ回路群のいずれか一つに前記制御信
   号出力部から出力された制御信号を出力するデコーダ回
   路とを備え、 前記デコーダ回路から出力される制御信号が入力したラ
   ッチ回路は、当該制御信号が入力したタイミングで前記
   状態信号出力部から出力される状態信号をラッチするこ
   とを特徴とする請求項１に記載の遊技機試験システム。
3. 【請求項３】 前記状態信号保持部は、前記第１ラッチ
   回路群の出力側に接続される第２ラッチ回路群を備え、
   その第２ラッチ回路群は、第１ラッチ回路群を構成する
   ラッチ回路と同数のラッチ回路を有し、第１ラッチ回路
   群の各ラッチ回路と第２ラッチ群の各クラッチ回路は、
   １対１で直列に接続されていることを特徴とする請求項
   ２に記載の遊技機試験システム。
4. 【請求項４】 遊技機には、第２制御信号を出力する第
   ２制御信号出力部がさらに設けられ、前記第２ラッチ回
   路群の各ラッチ回路は、その出力側が前記状態信号入力
   部に接続されるとともに前記第２制御信号出力部と接続
   され、その第２制御信号出力部から第２制御信号が出力
   されるタイミングで第１ラッチ回路群にラッチされてい
   る状態信号をラッチすることを特徴とする請求項３に記
   載の遊技機試験システム。
5. 【請求項５】 前記状態信号出力部からはシリアル信号
   形式で状態信号が出力され、前記状態信号記憶部は、前
   記状態信号出力部に接続されたシフトレジスタを備えて
   いることを特徴とする請求項１に記載の遊技機試験シス
   テム。
6. 【請求項６】 前記状態信号保持部は、前記シフトレジ
   スタに接続されて、シフトレジスタから出力される状態
   信号をラッチするラッチ回路を備えていることを特徴と
   する請求項５に記載の遊技機試験システム。
7. 【請求項７】 遊技中に複数の遊技状態が同時に変化し
   得る遊技機と、その遊技機において所定の試験時間だけ
   遊技が行われる際に、その試験時間内における遊技状態
   の履歴を記録する試験機とを備え、遊技機には、遊技状
   態を示す状態信号を出力する状態信号出力部が設けら
   れ、その状態信号出力部は、異なる種類の状態信号を複
   数回にわたって出力することで全種類の状態信号を出力
   することができ、試験機には、状態信号出力部から出力
   される全種類の状態信号が常時入力する状態信号入力部
   と、その状態信号入力部に入力する状態信号のいずれか
   １つの信号レベルが変化したときに、状態信号入力部に
   入力する全種類の状態信号を取得して時系列順に格納す
   る状態履歴格納部とが設けられた遊技機試験システムに
   おいて、前記状態信号出力部と前記状態信号入力部の間
   に配されるインターフェース装置であって、 状態信号出力部から出力される状態信号を種類毎に一時
   的に記憶する状態信号記憶部と、 その状態信号記憶部に記憶した各状態信号を所定の信号
   出力タイミングで状態信号入力部に向かって出力すると
   ともに、それら出力される状態信号の信号レベルを次の
   信号出力タイミングまで保持する状態信号保持部と、を
   有することを特徴とするインターフェース装置。
8. 【請求項８】 遊技処理を行う制御装置によって遊技状
   態が切換えられるとともに、遊技結果によって複数の遊
   技状態が同時に変化する遊技機であって、 前記制御装置に接続され、遊技状態を示す状態信号を出
   力する状態信号出力部と、 その状態信号出力部から出力される状態信号を一時的に
   記憶する状態信号記憶部と、 その状態信号記憶部に記憶した状態信号を所定の信号出
   力タイミングで試験機に向かって出力するとともに、そ
   れら出力される状態信号の信号レベルを次の信号出力タ
   イミングまで保持する状態信号保持部とを有することを
   特徴とする遊技機。
9. 【請求項９】 制御基板と、その制御基板に実装されて
   遊技処理を実行する制御素子とを備え、制御素子で遊技
   処理が実行されることで遊技状態が切換えられるととも
   に、遊技結果によって複数の遊技状態が同時に切換えら
   れる遊技機であって、 前記制御基板には、遊技状態を示す状態信号を出力する
   ための出力端子が実装可能とされており、その出力端子
   は、入力する状態信号を種類毎に一時的に記憶するとと
   もに所定の出力タイミングで一斉に出力するインターフ
   ェース装置が接続可能で、かつ、制御基板に実装される
   ことで前記制御素子に接続され、 前記制御素子には、前記出力端子からインターフェース
   装置に状態信号を出力するための制御プログラムがイン
   ストール又はインストール可能とされており、その制御
   プログラムによって制御素子は、 遊技状態が切換えられたときに、少なくとも切換えられ
   た遊技状態に係る状態信号を前記出力端子からインター
   フェース装置に出力して、インターフェース装置に状態
   信号を一時的に記憶させる手段、 前記手段によって記憶された状態信号をインターフェー
   ス装置から一斉に出力させるための制御信号をインター
   フェース装置に出力する手段、として機能することを特
   徴とする遊技機。
10. 【請求項１０】 前記インターフェース装置は、前記出
    力端子に並列に接続された複数のラッチ回路からなるラ
    ッチ回路群を有し、 前記制御プログラムによって制御素子は、出力端子から
    出力される状態信号をラッチするラッチ回路を前記ラッ
    チ回路群の中から選択する第２制御信号を出力する手段
    としてさらに機能することを特徴とする請求項９に記載
    の遊技機。
11. 【請求項１１】 前記インターフェース装置は、前記出
    力端子に接続されたシフトレジスタを有し、前記制御プ
    ログラムによって制御素子は、全種類の状態信号を予め
    決められた順序で出力することを特徴とする請求項９に
    記載の遊技機。