JP4353351B2 - 遊技機試験システム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、試験対象となる遊技機において所定の試験時間だけ遊技を行い、その試験時間内における遊技状態の履歴を記録する試験を行う遊技機試験システムに関する。
【０００２】
【従来の技術】
例えば、遊技機の一種であるパチンコ機では、所定の始動条件が成立すると図柄表示装置に図柄が変動表示され、変動停止時の図柄の組合せが特定の組合せとなると特別遊技状態（いわゆる、大当り状態）に移行するものがある。大当り状態では、特定の入賞口（例えば、大入賞口）が開放されてパチンコ球が入賞し易い状態となり、遊技者には多くのパチンコ球が払出される。この大当り状態となるか否かの確率は、一般的には直前に大当り状態となったときの図柄の組合せによって高確率状態（大当り状態となる確率が高い状態）と低確率状態（大当り状態となる確率が低い状態）とに切替えられるようになっている。したがって、この種のパチンコ機において遊技者に払出されるパチンコ球の数は、大当り状態となる確率や高確率状態となる確率等によって決まることとなる。
【０００３】
ところで、この種のパチンコ機では、遊技者に払出されるパチンコ球の数が妥当な範囲内となるための規則（例えば、大当り状態となる確率が所定の範囲内であること，高確率状態となる確率が所定の範囲内であること等）が設けられている。このため、新機種に係るパチンコ機を販売する際は、そのパチンコ機が規則を遵守しているか否かを判定するため、そのパチンコ機で所定の試験時間だけ実際に遊技を行い、その際の大当り状態となる確率や、高確率状態となる確率等を調べる試験が行われる。この試験を行うための従来の遊技機試験システムについて図１１を参照して説明する。
図１１に示すように、従来の遊技機試験システムは、遊技機Ａと、遊技機Ａと接続され遊技機Ａの遊技状態の履歴を記録する試験機Ｂにより構成される。遊技機Ａは、遊技機Ａに設けられた各種電装装置を制御するＣＰＵ３００を備える。ＣＰＵ３００には、出力ポート３０２ａ，３０２ｂ，３０２ｃ，３０２ｄを介してコネクタ３０４が接続されている。一方、試験機Ｂには、このコネクタ３０４とハーネスａ，ｂ，ｃ，ｄ・・によって接続されるコネクタ３０６が設けられる。このコネクタ３０６は、入力ポート３０８ａ，３０８ｂ，３０８ｃ，３０８ｄを介して試験機ＢのＣＰＵ３１０に接続されている。
上記構成において、遊技機ＡのＣＰＵ３００は、遊技機Ａの各遊技状態〔大当り状態，高確率状態等〕を示す状態信号を出力ポート３０２ａ，３０２ｂ，３０２ｃ，３０２ｄから試験機Ｂに向って出力する。出力ポート３０２ａ，３０２ｂ，３０２ｃ，３０２ｄから出力された状態信号は、コネクタ３０４，ハーネスａ，ｂ，ｃ，ｄ・・及びコネクタ３０６を介して試験機Ｂの入力ポート３０８ａ，３０８ｂ，３０８ｃ，３０８ｄに入力する。試験機ＢのＣＰＵ３１０は、入力ポート３０８ａ，３０８ｂ，３０８ｃ，３０８ｄに入力する状態信号を所定の時間間隔でスキャンする。そして、入力ポート３０８ａ，３０８ｂ，３０８ｃ，３０８ｄに入力する状態信号のいずれかの信号レベルが変化すると、ＣＰＵ３１０は入力ポート３０８ａ，３０８ｂ，３０８ｃ，３０８ｄに入力する全ての状態信号を取り込み時経列順に格納する。
したがって、試験機Ｂには、遊技機Ａの遊技状態が変化すると（すなわち、状態信号の信号レベルが変化すると）、その時点の遊技機の全ての遊技状態が時経列順に格納されることとなる。このため、試験機Ｂに格納された遊技状態の履歴を調べることによって大当り状態となる確率等を求め、その求めた確率が規則の範囲内であるか否かが判定される。
【０００４】
【発明が解決しようとする課題】
上述したパチンコ機においては、遊技中にパチンコ球が連続して遊技盤面に向って発射されるため、遊技盤面上は多数のパチンコ球が同時に流下する状態となる。このため、遊技盤面上を流下する多数のパチンコ球が遊技盤面上に設けられた入賞口やゲート等に同時に入賞する場合があり、この場合にはパチンコ機の複数の遊技状態が同時に変化することがある。また、上述したパチンコ機では、規則によって複数の遊技状態を同時に変化させなければならない場合もある。例えば、大当たり状態中は低確率状態としなければならないという規則があるため、高確率状態で大当たり状態となった場合には、通常遊技状態から大当たり状態に変化すると同時に高確率状態から低確率状態に変化することとなる。
ここで、図１１を用いて説明した遊技機試験システムの試験機Ｂは、入力ポート３０８ａ，３０８ｂ，３０８ｃ，３０８ｄに入力する状態信号のいずれか一つの信号レベルが変化すると、そのときの全ての状態信号が取り込み格納する。したがって、複数の遊技状態が同時に変化したときに、ＣＰＵ３００（遊技機Ａ）が仮に状態信号の出力レベルを一つずつ順に変化させる（出力する）こととすると、試験機Ｂは状態信号が変化する毎に状態信号を格納することとなる。このため、遊技機Ａに生じた現象（遊技状態の変化）としては１回であるにも関わらず、試験機Ｂには複数回の現象（複数回の遊技状態の変化）として記録されることとなる。
このために、従来の技術では、同時に変化し得る遊技状態毎に状態信号をグループ化し、グループ化された状態信号については同時に信号レベルを切替える処理が必要となっていた。特に、このグループ化される状態信号の種類は、機種や仕様等によって異なる場合が有り、この場合には、それぞれの機種・仕様等に適合したプログラムが必要となる。
【０００５】
本発明は、上述した実情に鑑みてなされたものであり、その目的は、複数の遊技状態が同時に変化し得る遊技機を試験する場合であっても、状態信号をグループ化する等の処理を行うことなく遊技状態の履歴を正確に記録できる技術を提供することである。
【０００６】
【課題を解決するための手段及び効果】
上記課題を解決するため本願発明の遊技機試験システムは、遊技中に複数の遊技状態が同時に変化し得る遊技機と、その遊技機において所定の試験時間だけ遊技が行われる際に、その試験時間内における遊技状態の履歴を記録する試験機とを備える。
遊技機は、遊技状態が変化したタイミングにおける遊技機の遊技状態を示す所定のビット数単位の複数種類の状態信号を種類毎に作成するＣＰＵと、ＣＰＵで作成された状態信号を出力する状態信号出力ポートと、第１制御信号を出力する第１制御信号出力ポートと、第２制御信号を出力する第２制御信号出力ポートを有する。ＣＰＵは、作成した状態信号を種類毎に順に状態信号出力ポートに出力することを繰り返すことで全種類の状態信号を状態信号出力ポートから出力させ、各状態信号が状態信号出力ポートから出力される毎に第１制御信号出力ポートから第１制御信号を出力させ、前記全種類の状態信号が出力されると第２制御信号出力ポートから第２制御信号を出力させる。試験機は、状態信号出力ポートから出力される全種類の状態信号が常時入力する状態信号入力ポートと、その状態信号入力ポートに入力する状態信号のいずれか１つの信号レベルが変化したときに、状態信号入力ポートに入力する全種類の状態信号を取得して時系列順に格納する状態履歴格納部を有する。
そして、前記状態信号出力ポートと前記状態信号入力ポートの間にはさらにインターフェース装置が配される。そのインターフェース装置は、状態信号出力ポートに並列に接続された複数のラッチ回路を有する第１ラッチ回路群と、第１ラッチ回路群のいずれか一つに第１制御信号出力ポートから出力された第１制御信号を出力するデコーダ回路と、第１ラッチ回路群の各ラッチ回路の出力側に１対１で直列に接続されるとともに第２制御信号出力ポートと接続され、状態信号入力ポートに状態信号を出力する複数のラッチ回路を有する第２ラッチ回路群を有する。
第１ラッチ回路群は、その各ラッチ回路がデコーダ回路から出力される第１制御信号が入力したタイミングで状態信号出力ポートから順に出力される状態信号を種類毎にラッチすることによって、状態信号出力ポートから出力される全種類の状態信号をラッチする。
第２ラッチ回路群は、その各ラッチ回路が第２制御信号出力ポートから第２制御信号が出力されるタイミングで第１ラッチ回路群の中の直列に接続されているラッチ回路にラッチされている状態信号をラッチするとともに状態信号入力ポートに状態信号を出力する。
【０００８】
このような構成によると、状態信号出力部から出力される状態信号はデコーダ回路により選択されたラッチ回路にラッチされる。したがって、状態信号出力部に並列に複数のラッチ回路を接続しても、出力される状態信号の種類毎に異なるラッチ回路に状態信号を保持することができる。よって、状態信号出力部から１度に出力できる状態信号のビット数を全種類の状態信号数より少なくすることができ、遊技機の状態信号出力部を小型化することができる。
【０００９】
このような構成では、第１ラッチ回路群から出力された状態信号は第２ラッチ回路群でラッチされ保持される。したがって、第１ラッチ回路群に状態信号が複数回にわたって出力されている間は、第２ラッチ回路群で直前の信号出力タイミングにおける状態信号を保持することで、試験機に入力する状態信号の信号レベルが変化することを防止できる。
【００１０】
このような構成によると、第２ラッチ回路群から出力される状態信号が遊技機から出力される制御信号によってコントロールされるため、適切なタイミングで試験機に状態信号を出力することができる。
【００１３】
上記課題は請求項２に記載の発明によっても解決することができる。
すなわち、請求項２に記載の発明は、遊技処理を行う制御装置によって遊技状態が切換えられるとともに、遊技結果によって複数の遊技状態が同時に変化する遊技機である。
この遊技機は、遊技状態が変化したタイミングにおける遊技機の遊技状態を示す所定のビット数単位の複数種類の状態信号を種類毎に作成するＣＰＵと、ＣＰＵに接続され、ＣＰＵで作成された状態信号を出力する状態信号出力部と、第１制御信号を出力する第１制御信号出力部と、第２制御信号を出力する第２制御信号出力部と、状態信号出力部に並列に接続された複数のラッチ回路からなる第１ラッチ回路群と、その第１ラッチ回路群のいずれか一つに第１制御信号出力部から出力された第１制御信号を出力するデコーダ回路と、第１ラッチ回路群の各ラッチ回路の出力側に１対１で直列に接続されるとともに第２制御信号出力部と接続され、状態信号入力部に状態信号を出力する複数のラッチ回路を有する第２ラッチ回路群を備える。
ＣＰＵは、作成した状態信号を種類毎に順に状態信号出力部に出力することを繰り返すことで全種類の状態信号を状態信号出力部から出力させ、各状態信号が状態信号出力部から出力される毎に第１制御信号出力部から第１制御信号を出力させ、前記全種類の状態信号が出力されると第２制御信号出力部から第２制御信号を出力させる。
第１ラッチ回路群は、その各ラッチ回路がデコーダ回路から出力される第１制御信号が入力したタイミングで状態信号出力部から順に出力される状態信号を種類毎にラッチすることで、状態信号出力部から出力される全種類の状態信号をラッチする。
第２ラッチ回路群は、その各ラッチ回路が第２制御信号出力部から第２制御信号が出力されるタイミングで第１ラッチ回路群の中の直列に接続されているラッチ回路にラッチされている状態信号をラッチするとともに状態信号入力部に状態信号を出力する。
【００１５】
上記課題は請求項３に記載の発明によっても解決することができる。
すなわち、請求項３に記載の発明は、制御基板と、その制御基板に実装されて遊技処理を実行する制御素子とを備え、制御素子で遊技処理が実行されることで遊技状態が切換えられるとともに、遊技結果によって複数の遊技状態が同時に切換えられる遊技機である。
この遊技機の制御基板には、遊技状態を示す状態信号を出力するための出力端子が実装可能とされており、その出力端子は、並列に接続された複数のラッチ回路からなる第１ラッチ回路群と、その第１ラッチ回路群のいずれか一つに第１制御信号を出力するデコーダ回路と第１ラッチ回路群の各ラッチ回路の出力側に１対１で直列に接続されるとともに、第２制御信号出力部と接続されるラッチ回路を有する第２ラッチ回路群を備えるインターフェース装置が接続可能で、かつ、制御基板に実装されることで前記制御素子に接続される。
また、この遊技機の制御素子には、前記出力端子からインターフェース装置に状態信号を出力するための制御プログラムがインストール又はインストール可能とされている。そして、制御プログラムによって制御素子は、複数の遊技状態が同時に切換えられたときに、遊技状態が変化したタイミングにおける遊技機の遊技状態を示す所定のビット数単位の複数種類の状態信号を種類毎に作成する状態信号作成手段と、デコーダ回路を介して第１ラッチ回路群のいずれかのラッチ回路に第１制御信号を出力する第１制御信号出力手段と、状態信号作成手段で作成された複数種類の状態信号を種類毎に順に出力することを繰り返して複数の状態信号を前記出力端子からインターフェース装置の第１ラッチ回路群に出力して、第１ラッチ回路群の第１制御信号が出力されたラッチ回路に状態信号をラッチさせるラッチ手段と、ラッチ手段によって第１ラッチ回路群にラッチされた状態信号を第２ラッチ回路群に一斉に出力させるための第２制御信号を第２ラッチ回路群に出力する第２制御信号出力手段と、ラッチ手段によって複数種類の状態信号の各状態信号が出力される毎に第１制御信号出力手段から第１制御信号を出力させるとともに、ラッチ手段によって前記複数種類の状態信号の全てが出力されると第２制御信号出力手段から第２制御信号を出力させる信号出力制御手段として機能させる。
【００１６】
上記の遊技機は、制御基板に状態信号を出力するための出力端子を実装し、かつ、制御素子に制御プログラムをインストールすることで試験用の遊技機として用いることができ、請求項１に記載の試験システムと同様の作用効果を奏することができる。
【００１７】
【発明の実施の形態】
以下、本発明を具現化した一実施形態に係るパチンコ機用試験システムについて図面を参照して説明する。まず、試験システムに組み込まれる試験用のパチンコ機について図１，図２を参照して説明する。
なお、試験用のパチンコ機は、遊技状態を示す状態信号を試験機に出力するための機能が付加されている点のみが市販されているパチンコ機と異なり、その他の点については市販されているパチンコ機と同一の構成を有している。すなわち、市販されているパチンコ機は、試験用パチンコ機の制御基板に実装されている状態信号を出力するための電子素子（後述する出力ポート），コネクタ等が取り除かれたものである〔ただし、制御基板自体は、試験用遊技機と市販されている遊技機で共通化されており、基板上にプリントされている配線も同一となる。〕。したがって、以下の説明では市販されているパチンコ機と同一の装置，部材に付いては、その詳細な説明を省略する。
図１は、本実施形態に係るパチンコ機２の外観を示す正面図である。図１に示すように、パチンコ機２には、上皿３０、下皿３２、ハンドル３４、スピーカ３１、遊技盤２２が設けられている。上皿３０は賞球の受け皿であり、下皿３２は上皿３０が賞球でオーバーフローしたときに賞球を貯留する受け皿である。ハンドル３４は、遊技者がパチンコ機２で遊技する際に操作する部材である。スピーカ３１は、遊技状態に応じて効果音等を発生する。
【００１８】
遊技盤２２には、その中央に図柄表示装置４が配設され、その下方には第１種始動口４４と大入賞口４０が設けられている。
第１種始動口４４には、始動口センサ４２が設けられている。パチンコ球が第１種始動口４４に入賞すると、始動口センサ４２がそのパチンコ球を検出し、後述する図柄表示装置４が図柄変動を開始する。また、パチンコ球が第１種始動口４４に入ると、賞球が上皿３０に払出される。
大入賞口４０には、開閉蓋３８と、この開閉蓋３８を開閉駆動するソレノイド２８が備えられている。この開閉蓋３８は、後述する図柄変動が所定の図柄の組合せで停止すると所定時間（例えば２０秒間）開放される（以下、開閉蓋３８が開放される状態を大当り状態という）。開閉蓋３８が開放されると、大入賞口４０にパチンコ球が入賞可能な状態となり、大入賞口４０にパチンコ球が入賞すると上皿３０に賞球が払出される。また、大入賞口４０には、Ｖゾーン（図示省略）が設けられ、このＶゾーンにはＶゾーンセンサ３６が設けられている。開閉蓋３８が開放されてＶゾーンにパチンコ球が入賞すると、Ｖゾーンセンサ３６がそのパチンコ球を検出し、これに基づいて開閉蓋３８が所定回数（最大１６回）開放される。
【００１９】
図柄表示装置４は、液晶表示器からなる図柄表示器６を有する。図柄表示器６には、３つの特別図柄、すなわち、画面左側に左特別図柄（以下、単に左図柄という）が、画面中央に中特別図柄（以下、単に中図柄という）が、画面右側に右特別図柄（以下、単に右図柄という）が表示される。本実施形態においては、左図柄、中図柄、右図柄には０〜９の数字が用いられ、これらの図柄は、上述した第１種始動口４４にパチンコ球が入賞すると変動を開始する。変動を開始した特別図柄は、所定時間経過後に左図柄、右図柄、中図柄の順に変動を停止し、変動停止時の図柄の組合せが所定の組合せ（本実施形態では、７・７・７等のゾロ目）となると、上述した大入賞口４０の開閉蓋３８が開放される。
また、本実施形態では、変動停止時の図柄の組合せが奇数のゾロ目（例えば、１・１・１や３・３・３等）で大当りとなった場合、大当りとなる確率の高い高確率状態（いわゆる、確変状態）となる。高確率状態では、大当りとなる確率が高くなると同時に、図柄表示器６に表示される図柄変動は変動時間が短い変動パターンが優先的に選択されるようになる（いわゆる、時間短縮状態）。したがって、高確率状態では時間短縮によって図柄表示器６に多くの図柄変動が表示され、かつ、各図柄変動が大当りとなる確率が高くされるため、遊技者にとって有利な遊技状態となる。
なお、本実施形態のパチンコ機２においては、特別図柄が奇数のゾロ目で大当りとなった場合（高確率状態となる図柄の組合せで大当りになった場合）でも大当り状態中は低確率状態とされ、大当たり状態が終了し通常遊技状態に戻ったときに高確率状態に切換えられる。
【００２０】
次に、上述したパチンコ機２の制御系の構成について図２を参照して説明する。図２に示すように、パチンコ機２の制御系は、主としてメイン制御部５０と表示制御部７０により構成される。なお、メイン制御部５０，表示制御部７０は、いずれも基板上にプリント配線を施し、プリント配線が施された基板（すなわち、制御基板）に電子素子（ＣＰＵ，出力ポート）やコネクタ等の部品を実装することで構成されている。
メイン制御部５０は、パチンコ機２の各装置の動作を統括的に制御する制御装置であり、後述する表示制御部７０の他に、払出処理を行う払出制御部（図示省略）、スピーカから効果音やＢＧＭを発生させるための処理を行う音制御部（図示省略）、遊技盤２２に装着されたランプの点灯駆動処理を行うランプ制御部（図示省略）等が接続されている。
メイン制御部５０は、ＣＰＵ５４を中心に、このＣＰＵ５４にバス６４を介して接続された入力処理回路５２、ＲＯＭ５６、ＲＡＭ５８、通信制御回路６０、駆動制御回路６２、試験機通信制御回路６６を備える。
ＣＰＵ５４は、ＲＯＭ５６に格納されている遊技制御プログラムを実行してパチンコ機２で行われる遊技を統括的に制御する遊技処理と、パチンコ機２の遊技状態を示す状態信号を試験機２００（後述する）に出力する状態信号出力処理を行う。ＲＡＭ５８には、ＣＰＵ５４が上記の処理を行う際に各種データや入出力信号が格納される。
ＣＰＵ５４で行われる遊技処理としては、例えば、始動口センサ４２からの検出信号を受信すると抽選を行い、その抽選の結果に基づいて図柄表示器５に図柄を変動表示する処理や、その抽選の結果が大当たりであった場合に大入賞口４０を開閉する処理等がある。さらに、抽選の結果や所定の切替条件の成立に基づいて、高確率状態と低確率状態とを切替えたり、時間短縮状態と通常変動時間状態とを切替える処理を行う。なお、ＣＰＵ５４で行われる遊技処理については、既に市販され公知となっているパチンコ機と同一であるため、これ以上の詳細な説明は省略する。
ＣＰＵ５４の状態信号出力処理は、上述の遊技処理が実行されることでパチンコ機２の遊技状態が切り替わる際に実行される。すなわち、遊技処理により切替えられた遊技状態に対応する状態信号の出力レベルを変化させ、その状態信号を試験機２００に出力する（状態信号出力処理の詳細な手順については後述する）。ここで、状態信号出力処理によってメイン制御部５０から試験機２００に出力される状態信号の一例を表１に示す。
【００２１】
【表１】

【００２２】
表１において、大当り中信号はパチンコ機２が大当り状態か否かを示す信号であり、大当り状態であると信号レベルはＨＩＧＨレベルとなり、大当り状態でない（すなわち、通常遊技状態である）と信号レベルはＬＯＷレベルとなる。高確率中信号は、パチンコ機２が高確率状態か否かを示す信号であり、高確率状態であると信号レベルはＨＩＧＨレベルとなり、高確率状態でない（すなわち、低確率状態である）と信号レベルはＬＯＷレベルとなる。特別図柄時短中信号は、パチンコ機２が時間短縮状態か否かを示す信号であり、時間短縮状態であると信号レベルはＨＩＧＨレベルとなり、時間短縮状態でない（すなわち、通常変動時間状態である）と信号レベルはＬＯＷレベルとなる。
ここで、上述した各状態信号の信号レベルの切替えを具体的に説明するため、例えば、特別図柄が７・７・７（奇数のゾロ目）で大当り状態となり、大当り状態から通常遊技状態に戻る場合を考える。既に説明したように本実施形態では、特別図柄が高確率状態となる図柄の組合せ（７・７・７）で大当り状態となった場合においても大当り状態中は低確率状態とされる。また、パチンコ機２が高確率状態に切換えらえると同時に、パチンコ機２は時間短縮状態に切換えられる。したがって、上述の例の場合、大当り状態から通常遊技状態に戻るタイミングで、大当り中信号がＨＩＧＨレベルからＬＯＷレベルに切替えられ、同時に高確率中信号がＬＯＷレベルからＨＩＧＨレベルに切替えられ、さらに、特別図柄時短中信号がＬＯＷレベルからＨＩＧＨレベルに切替えられる。すなわち、これら３つの信号の信号レベルは同時に切り替えられ、試験機２００に出力されなければならないこととなる。
【００２３】
入力処理回路５２は、始動口センサ４２、Ｖゾーンセンサ３６等と接続され、これらのセンサから出力された信号をメイン制御部５０内で処理可能なデータ形式に変換する。駆動制御回路５２は、ソレノイド２８と接続され、ＣＰＵ５４から出力された信号に基づいてソレノイド２８の開閉駆動を行う回路である。通信制御回路６０は、表示制御部７０と接続され、表示制御部７０にコマンドを送信するための回路である。試験機通信制御回路６６は、インターフェース基板１００（以下、単にＩ／Ｆ基板という）を介して試験機２００に接続され、ＣＰＵ５４の状態信号出力処理によって出力される各状態信号をＩ／Ｆ基板１００に出力するための回路である。
【００２４】
表示制御部７０は、メイン制御部５０と同様、ＣＰＵ７４を中心に、このＣＰＵ７４にバス８２を介して接続されたＲＯＭ７６、ＲＡＭ７８、通信制御回路７２、表示制御回路８０、試験機通信制御回路８４を備える。
ＣＰＵ７４は、ＲＯＭ７６に格納された制御プログラムに従って動作し、メイン制御部５０から送信されたコマンドデータに基づいて図柄表示器６に画像を表示する表示制御処理（特別図柄の変動表示等）と、図柄表示器６に特別図柄が変動中か否か等を示す状態信号を試験機２００に出力する状態信号出力処理を行う。ＲＯＭ７６には、上記制御プログラムの他に表示用の全データ（特別図柄、背景図等）が格納され、ＲＡＭ７８には、メイン制御部５０から送信されたコマンドデータ等の各種データが上記制御プログラムの実行に応じて格納される。
ＣＰＵ７４で実行される状態信号出力処理は、上述のメイン制御部５０（ＣＰＵ５４）で実行される状態信号出力処理と同一の処理であり、出力される状態信号の種類のみが異なる。ここで、表示制御部７０から試験機２００に出力される状態信号の一例を表２に示す。
【００２５】
【表２】

【００２６】
表２において、左図柄変動中信号（中図柄変動中信号，右図柄変動中信号）は、左図柄（中図柄，右図柄）が変動状態のときに出力される信号（すなわち、変動状態のときにＨＩＧＨレベル）である。全図柄変動中信号は、左図柄・中図柄・右図柄の全ての図柄が変動中のときに出力される信号（全図柄が変動状態のときＨＩＧＨレベル）である。図柄確定信号は、左図柄・中図柄・右図柄の各図柄が変動を停止して図柄が確定したときに所定時間出力される信号（所定時間だけＨＩＧＨレベルとされる信号）である。左図柄データ（中図柄データ，右図柄データ）は、停止した図柄の種類（本実施形態では０〜９のいずれかの数）を示す６ビットの信号である。また、左図柄色データ（中図柄色データ，右図柄色データ）は、上記左図柄データと同期して出力され、停止した図柄の色を示す２ビットのデータである。
なお、既に説明した内容から明らかなように、図柄変動開始時には左図柄・中図柄・右図柄が同時に変動を開始するため、上記の左図柄変動中信号、中柄変動中信号、右図柄変動中信号並びに全図柄変動中信号は、図柄変動の開始と同時に揃って試験機２００に出力されなければならない（すなわち、信号レベルがＨＩＧＨレベルとされなければならない）。さらに、各図柄データと各図柄色データは、同時に試験機２００に出力されなければならない。
【００２７】
通信制御回路７２はメイン制御部５０から送信されたコマンドデータを受信するための回路である。表示制御回路８０は表示用の画像データの作成や、作成した画像データを図柄表示器６に出力するための回路である。具体的には、表示制御回路８０は、ＣＰＵ７４から出力されたコマンドを受信すると、まず、当該コマンドに応じた所定の表示用データをＲＯＭ７６から読み込む。次に、ＲＯＭ７６から読み込んだ表示用データから図柄表示器６に所定の画像（背景図、特別図柄、キャラクタ等）を表示するための画像データを作成し、その画像データを図柄表示器６に出力する。これによって、図柄表示器６には所定の画像（背景、特別図柄及びキャラクタ等）が映し出されることとなる。
また、試験機通信制御回路８４は、メイン制御部５０に設けられた試験機通信制御回路６６と同様の回路であり、Ｉ／Ｆ基板１００を介して試験機２００に接続され、ＣＰＵ７４の状態信号出力処理によって出力される各状態信号をＩ／Ｆ基板１００（最終的には試験機２００）に出力するための回路である。
【００２８】
次に、上述の試験用のパチンコ機２に接続されるＩ／Ｆ基板１００と試験機２００の構成について図３を参照して説明する。なお、上述の説明から明らかなように、Ｉ／Ｆ基板１００（試験機２００）にはメイン制御部５０と表示制御部７０の２つの制御部が接続される。しかしながら、メイン制御部５０と表示制御部７０の違いによって、Ｉ／Ｆ基板１００及び試験機２００の回路構成に相違はない。このため、以下の説明では、メイン制御部５０とＩ／Ｆ基板１００及び試験機２００が接続される場合の回路構成を説明する。
図３に示すように、メイン制御部５０のＣＰＵ５４と接続された出力ポート５７ａ，５７ｂ（試験機通信制御回路６６の一部を構成）にはコネクタ５９（請求項でいう出力端子に相当する）が接続されており、コネクタ５９はメイン制御部５０が設けられる基板上に実装されている。出力ポート５７ａは状態信号を出力するための電子部品であり、出力ポート５７ｂは制御信号を出力するための電子部品である。コネクタ５９と出力ポート５７ａとは、８ビット信号線（状態信号が出力される信号線）で接続され、コネクタ５９と出力ポート５７ｂは、第１チップセレクト信号を出力するための複数本の第１制御信号線、第２チップセレクト信号を出力するための１本の第２制御信号線で接続されている。コネクタ５９の出力側は、８ビット信号線、第１制御信号線、第２制御信号線によってコネクタ１０２（Ｉ／Ｆ基板１００に設けられている）が接続されている。
【００２９】
コネクタ１０２の８ビット信号線の出力側には、Ｉ／Ｆ基板１００に設けられた複数の第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・（東芝製ＴＣ７４ＨＣ２７３）が並列に接続される。これら第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・の出力側には、同じくＩ／Ｆ基板１００に設けられた第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・（東芝製ＴＣ７４ＨＣ２７３）が直列に接続される。そして、これら第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・の出力側は、バッファ回路１１０ａ，１１０ｂ，１１０ｃ（東芝製ＴＣＤ４ＨＣ２４４）を介してコネクタ１１２（Ｉ／Ｆ基板１００の出力側のコネクタ）に接続される。したがって、コネクタ１１２からは、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・から出力される複数の８ビット信号が出力されることとなる。
また、コネクタ１０２の第１制御信号線の出力側は、デコーダ回路１０４を介して第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・に接続されている。さらに、コネクタ１０２の第２制御信号線の出力側は、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・に並列に接続されている。
【００３０】
上述したＩ／Ｆ基板１００の出力側のコネクタ１１２には、コネクタ２０２を介して入力ポート２０４ａ，２０４ｂ，２０４ｃ・・が接続される。したがって、試験機２００の入力ポート２０４ａ，２０４ｂ，２０４ｃ・・には、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・から出力される複数の８ビット信号がそれぞれ入力する。
入力ポート２０４ａ，２０４ｂ，２０４ｃ・・には、試験機２００のＣＰＵ２０６（制御装置）が接続されている。ＣＰＵ２０６は、入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する状態信号のいずれかの信号レベルが変化したときに、そのときに入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する全ての状態信号を取り込んで時系列順に格納する処理を行う。
なお、試験機２００は、従来公知の試験機と何ら変わりがなく、その他の構成については本発明と直接関係がないため、ここではその説明を省略する。
【００３１】
次に、上述のように構成される試験システムにおいて、パチンコ機２の制御部から試験機２００に状態信号を出力するための処理及び試験機２００による状態信号の格納処理について図４及び図５を用いて説明する。ここで、図４はパチンコ機２の制御部（メイン制御部５０，表示制御部７０）で実行される状態信号出力処理のフローチャートであり、図５は試験機２００で実行される状態信号格納処理のフローチャートである。
なお、既に述べたように本実施形態では、メイン制御部５０と表示制御部７０の２つの制御部から試験機２００に状態信号が出力されるが、両制御部における状態信号出力処理は同一であるため、以下の説明ではメイン制御部５０から状態信号を出力する場合を例に説明する。
【００３２】
まず、メイン制御部５０で実行される状態信号出力処理について説明する。状態信号出力処理では、まず、図４に示すようにＣＰＵ５４は、パチンコ機２の遊技状態に変化があったか否かを判定する（Ｓ１０）。具体的には、ＣＰＵ５４が並列処理している遊技処理によってパチンコ機２の遊技状態が切替えられたか否かを判定する。例えば、図柄表示器６に表示される図柄変動が大当りとなる場合には、その図柄変動の終了と同時にパチンコ機２は大当り状態に切替えられる。したがって、図柄変動が終了しパチンコ機２が大当り状態に切替えられたときは、上記ステップＳ１０の判定はＹＥＳとされる。
パチンコ機２の遊技状態が変化していない場合〔ステップＳ１０でＮＯの場合〕には、そのまま状態信号出力処理を終了し、パチンコ機２の遊技状態が変化している場合〔ステップＳ１０でＹＥＳの場合〕には、ＣＰＵ５４は試験機２００に出力する状態信号を順に作成する（Ｓ１２）。具体的には、ＣＰＵ５４は、メイン制御部５０から出力される全ての状態信号（変化していない遊技状態を示す状態信号を含む）を決められた順序で作成する。なお、既に説明したように、ＣＰＵ５４からＩ／Ｆ基板１００には８ビット信号線によって状態信号が出力される。したがって、ステップＳ１２では試験機２００に出力される全ての状態信号を８ビット単位で、かつ、決められた順序で作成する。
ステップＳ１２によって状態信号が作成されると、次に、作成された８ビット単位毎の状態信号を決められた順に一つだけ選択して出力ポート５７ａにセットする（Ｓ１４）。これによって、出力ポート５７ａにセットされた状態信号が、Ｉ／Ｆ基板１００の各第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・に入力することとなる（図３参照）。
出力ポート５７ａに状態信号がセットされると、次に、ＣＰＵ５４は、Ｉ／Ｆ基板１００の第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・のいずれか一つに第１チップセレクト信号を出力する（Ｓ１６）。これによって、第１チップセレクト信号が入力した第１ラッチ回路は、当該第１チップセレクト信号が入力した時点で、入力している状態信号をラッチする。したがって、ＣＰＵ５４は出力ポート５７ａにセットする状態信号の種類と、第１チップセレクト信号を出力する第１ラッチ回路を制御することで、第１ラッチ回路毎に決められた種類の状態信号をラッチさせることができる。なお、第１ラッチ回路に状態信号がラッチされると、これによって当該第１ラッチ回路に接続されている第２ラッチ回路に入力する状態信号の状態が変化することとなる（ただし、第１ラッチ回路でラッチされた状態信号が変化した遊技状態に係る状態信号でない場合には変化しない）。
第１チップセレクト信号が出力されると、次に、全ての状態信号を出力したか否かが判断される（Ｓ１８）。すなわち、ステップＳ１２で作成された状態信号を全て出力したか否かが判断される。
全ての状態信号が出力されていない場合〔ステップＳ１８でＮＯの場合〕には、ステップＳ１４に戻ってステップＳ１４からの処理が繰り返される。これによって、ステップＳ１２で作成された全ての状態信号が決められた第１ラッチ回路にラッチされることとなる。
全ての状態信号が出力された場合〔ステップＳ１８でＹＥＳの場合〕には、次に、ＣＰＵ５４は各第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・に第２チップセレクト信号を出力する（Ｓ２０）。これにより、各第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・は、入力する状態信号（すなわち、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・から出力される状態信号）を同一のタイミングでラッチする。第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・で状態信号がラッチされると、そのラッチされた状態信号がそれぞれ試験機２００の入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力することとなる。
【００３３】
次に、試験機２００のＣＰＵ２０６による状態信号の格納処理について図５を参照して説明する。図５に示すように、まず、ＣＰＵ２０６は入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する状態信号を所定時間毎に監視し、入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する状態信号に変化があったか否かを判定する（Ｓ２２）。すなわち、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・から出力される状態信号に変化があったか否かを判定する。
入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する状態信号に変化がない場合〔ステップＳ２２でＮＯの場合〕には、そのまま状態信号格納処理を終了し、入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する状態信号に変化がある場合〔ステップＳ２２でＮＯの場合〕には、ステップＳ２４に進む。ステップＳ２４に進むと、ＣＰＵ２０６は入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する全ての状態信号（すなわち、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・のそれぞれから出力される状態信号）を取り込み（Ｓ２４）、次いで、ステップＳ２４で取り込んだ全ての状態信号をＲＡＭの所定のアドレスに時系列順に格納する（Ｓ２６）。
したがって、試験機２００のＲＡＭには、遊技状態が変化する毎に入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力する全ての状態信号が格納され、この格納された状態信号の履歴から大当り状態となる確率や高確率状態となる確率が求められる。
【００３４】
上述の説明から明らかなように、パチンコ機２の遊技状態が変化すると、全ての状態信号が８ビット単位で複数回にわたってメイン制御部５０からＩ／Ｆ基板２００に出力され、出力された状態信号はＩ／Ｆ基板２００の第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・のいずれかにラッチされる。状態信号が第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・にラッチされると、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・から第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・にラッチされた状態信号が出力される。
しかしながら、メイン制御部５０からＩ／Ｆ基板２００に状態信号が出力されている間（すなわち、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・に状態信号がラッチされている間）は、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・は直前にラッチした状態信号を保持するため、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・から出力される状態信号は変化しない。したがって、試験機２００に入力する状態信号の信号レベルが変わることなく、全ての状態信号をメイン制御部５０からＩ／Ｆ基板２００に出力することができる。
上述のようにしてメイン制御部５０から出力された状態信号がＩ／Ｆ基板２００の第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・でラッチされると、第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・のそれぞれにメイン制御部５０から出力された第２チップセレクト信号が同一のタイミングで入力する。このため、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・から出力される各状態信号が第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・に同一タイミングでラッチされる。したがって、試験機２００の入力ポート２０４ａ，２０４ｂ，２０４ｃ・・には、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃ・・にラッチされていた状態信号が同一タイミングで入力し、試験機２００に取り込まれることとなる。すなわち、メイン制御部５０から複数回にわたって出力された状態信号が、Ｉ／Ｆ基板１００を介することで試験機２００に同一タイミング（第２チップセレクト信号を出力するタイミング）で入力し取り込まれることとなる。
【００３５】
上述したＩ／Ｆ基板１００（第１ラッチ回路と第２ラッチ回路）の作用を図６，図７のタイミングチャートを用いて具体的に説明する。図６はメイン制御部５０から一つの第１ラッチ回路に信号（１番目の信号ＡＡＨ，２番目の信号５５Ｈ）が出力される場合において、当該第１ラッチ回路と、当該第１ラッチ回路に接続された第２ラッチ回路にラッチされるデータの時間的変化を示す図であり、図７はメイン制御部から３回にわたって状態信号が出力され、出力された状態信号がＩ／Ｆ基板１００にラッチされるタイミングと、試験機２００に取り込まれるタイミングを示す図である。
まず、図６を参照して２つのラッチ回路の作用を説明する。図６の最上段に示すように、メイン制御部５０の出力ポート５７ａにセットされる信号がＡＡＨから５５Ｈとなると、第１ラッチ回路に入力する信号はＡＡＨから５５Ｈとなる。ただし、入力する信号が５５Ｈとなっても第１セレクト信号（図中、上から２段目に示される）が第１ラッチ回路に入力するまでは、第１ラッチ回路から出力される信号（図中、上から３段目に示される）はＡＡＨで維持され、第１セレクト信号が入力するタイミングで５５Ｈとなる。第１ラッチ回路から出力される信号が５５Ｈでラッチされると第２ラッチ回路には信号５５Ｈが入力する。しかしながら、第２チップセレクト信号（図中、上から４段目に示される）が第２ラッチ回路に入力するまでは第２ラッチ回路から出力される信号（図中、最下段に示される）はＡＡＨで維持され、第２チップセレクト信号が入力するタイミングで５５Ｈとなる。
したがって、第１ラッチ回路と第２ラッチ回路を直列に接続し、各ラッチ回路に出力するチップセレクト信号の出力タイミングを制御することで、第２ラッチ回路から出力される信号の状態を変えることなく、第１ラッチ回路に信号をラッチさせることができる。
【００３６】
次に、図７を参照してメイン制御部５０から出力される状態信号が試験機２００に取り込まれるときの試験システムの作用を説明する。なお、具体的に説明するため、図柄変動が７・７・７で大当りとなり、当該大当り遊技状態が終了したときに出力される状態信号を例に説明する。
既に説明したように、図柄変動が７・７・７で大当りとなったときの当該大当り状態が終了すると（大当り状態から通常遊技状態となると）、パチンコ機２は低確率状態から高確率状態となり、さらに通常変動時間状態から時間短縮状態となる。したがって、大当り中信号，高確率中信号，特別図柄時短中信号の３つの信号の信号レベルは同時に変化することとなる。図７には、これら３つの信号がグループ化されること無く３回にわたって出力されるものとして、Ｉ／Ｆ基板１００のラッチタイミングと、試験機２００での状態信号の取り込みタイミングを示している。
図７に示すように、まず、通常遊技状態であることを示す状態信号（大当り中信号）がメイン制御部５０から出力され、その出力された状態信号は１番目の第１チップセレクト信号が出力されるタイミングで第１ラッチ回路１０６ａにラッチされる。次に、高確率状態であることを示す状態信号（高確率中信号）がメイン制御部５０から出力され、その出力された状態信号は２番目の第１チップセレクト信号が出力されるタイミングで第１ラッチ回路１０６ｂにラッチされる。最後に、時間短縮状態であることを示す状態信号（特別図柄時短中信号）がメイン制御部５０から出力され、その出力された状態信号は３番目の第１チップセレクト信号が出力されるタイミングで第１ラッチ回路１０６ｃにラッチされる。なお、メイン制御部５０から状態信号が出力されている間は、第２チップセレクト信号は出力されておらず、試験機２００に入力する状態信号の信号レベルには変化がない。
上述したようにしてメイン制御部５０から出力された状態信号がＩ／Ｆ基板１００の各ラッチ回路１０６ａ，１０６ｂ，１０６ｃにラッチされると、次に第２チップセレクト信号が出力される（図７では３番目の第１チップセレクト信号と略同時に出力されている）。第２チップセレクト信号が出力されると、第１ラッチ回路１０６ａ，１０６ｂ，１０６ｃにラッチされている信号が第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃにラッチされ、試験機２００に同一タイミングで入力する。試験機２００に状態信号が入力すると、その入力する状態信号の信号レベルは変化しているため、試験機２００は、これら３つの状態信号を同時に取り込みＲＡＭに記憶することとなる。
なお、表示制御部７０も、上述したメイン制御部５０と同様に試験機２００にＩ／Ｆ基板１００を介して接続され、また、メイン制御部５０と同様に状態信号が出力される。したがって、表示制御部７０から出力される状態信号も、時系列順に試験機２００に取込まれることとなる。
【００３７】
以上説明したように、本実施形態では、複数の遊技状態が同時に変化し、変化した遊技状態に係る状態信号がグループ化されずに複数回にわたってメイン制御部５０から出力される場合でも、変化した遊技状態に係る状態信号は同一タイミングで試験機２００に入力し、試験機２００に取込まれることとなる。このため、パチンコ機２の遊技状態の履歴を正確に記録することができる。
また、本実施形態では、メイン制御部５０から複数回にわたって全種類の状態信号を出力するため、メイン制御部５０に設けられる出力端子（状態信号を出力する端子）の数を状態信号の数より少なくされている。このため、メイン制御部５０に状態信号を出力するためのコネクタを小さくすることができ、メイン制御部５０を小型化することができる。
【００３８】
（第２実施形態） 次に、本発明の第２実施形態に係るパチンコ機用試験システムについて図８〜図１０を参照して説明する。ここで、図８は第２実施形態に係るパチンコ機用試験システムの回路構成を示す図であり、図９はパチンコ機の制御部で行われる状態信号出力処理の手順を示すフローチャートであり、図１０はＩ／Ｆ基板に配されるシフトレジスタの作用を模式的に示す図である。
なお、第２実施形態に係る試験システムでは、(1)状態信号がシリアル信号としてパチンコ機から出力される点、(2)シリアル信号として出力される状態信号をシフトレジスタを用いて一時的に記憶する点、の２点において第１実施形態と異なり、他の点については同一の構成を有する。したがって、以下の説明では第１実施形態と異なる点を中心に説明する。
【００３９】
まず、図８を参照してパチンコ機用試験システムの回路構成を説明する。図８に示すように、第２実施形態においてもパチンコ機の制御部９０と試験機２００はＩ／Ｆ基板１２０を介して接続される。しかしながら、第２実施形態においては、制御部９０（詳しくは、ＣＰＵ９２）からシリアル信号の形式で状態信号が出力されるため、ＣＰＵ９２はシリアルＩ／Ｆ回路９４を介してＩ／Ｆ基板１２０に接続される。また、ＣＰＵ９２からは、シリアルＩ／Ｆ回路９４を介してＩ／Ｆ基板１２０に向かってクロック信号が出力される。さらには、ＣＰＵ９２からは、出力ポート９５を介してＩ／Ｆ基板１２０に向かってチップセレクト信号が出力される。
【００４０】
Ｉ／Ｆ基板１２０には、図８に示すように、ＣＰＵ９２から出力される状態信号を一時的に記憶するシフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・と、これらのシフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・と試験機２００の入力ポート２０４ａ，２０４ｂ，２０４ｃ・・との間には、ラッチ回路１２６ａ，１２６ｂ，１２６ｃ・・と、バッファ回路１２８ａ，１２８ｂ，１２８ｃ・・とが設けられる。
なお、Ｉ／Ｆ基板１２０に設けられるラッチ回路１２６ａ，１２６ｂ，１２６ｃ・・は第１実施形態における第２ラッチ回路１０８ａ，１０８ｂ，１０８ｃ・・と同一の構成・機能を有し、Ｉ／Ｆ基板１２０に設けられるバッファ回路１２８ａ，１２８ｂ，１２８ｃ・・は第１実施形態におけるバッファ回路１１０ａ，１１０ｂ，１１０ｃ・・と同一の構成・機能を有する。したがって、以下の説明ではシフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・について主に説明する。
【００４１】
図８に示すように、シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・は汎用の電子素子（東芝製ＴＣ７４ＨＣ１６４）であり、１段目のシフトレジスタ１２４ａにはＣＰＵ９２から出力された状態信号が入力するようになっている。１段目のシフトレジスタ１２４ａには２段目のシフトレジスタ１２４ｂが接続され、２段目のシフトレジスタ１２４ｂには３段目のシフトレジスタ１２４ｃが接続され、以下同様に上段のシフトレジスタには下段のシフトレジスタが接続されている。これによって、１段目のシフトレジスタ１２４ａに入力した状態信号が、順に下段のシフトレジスタ１２４ｂ，１２４ｃにシフトされて記憶されるようになっている（シフトレジスタ１２４ａ，１２４ｂ・・の作用については後で詳述する。）。
また、これら各シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・には、ＣＰＵ９２から出力されるクロック信号が入力するようになっている。したがって、各シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・には同一タイミングでクロック信号が入力し、各シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・の同期がとられている。
さらに、各シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・は、８ビットの信号を出力する出力端子を備え、各出力端子にはラッチ回路１２６ａ，１２６ｂ，１２６ｃ・・が接続されている。各ラッチ回路１２６ａ，１２６ｂ，１２６ｃには、ＣＰＵ９２から出力されるチップセレクト信号が入力するようになっている。
【００４２】
次に、パチンコ機のＣＰＵ９２で実行される状態信号出力処理について図９を参照して説明する。図９から明らかなように、第２実施形態における状態信号出力処理も第１実施形態における状態信号出力処理（図４参照）と略同様に行われる。すなわち、まず、遊技状態に変化が有るか否かを判断し、変化があった場合に状態信号を出力する。
しかしながら、第２実施形態に係るＣＰＵ９２は、出力すべき全ての状態信号（シリアル信号形式）をクロック信号に同期させて予め決められた順序で出力するだけで、シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・には順に状態信号が記憶される。したがって、第２実施形態においては、第１実施形態で必要とされた第１チップセレクト信号の出力処理（図４のステップＳ１６の処理）が不要になる点で異なる。
全ての状態信号が出力された後は、第１実施形態と同様にチップセレクト信号がラッチ回路１２６ａ，１２６ｂ，１２６ｃ・・に出力されることで、シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・に記憶されている状態信号が同一タイミングで試験機２００の入力ポート２０４ａ，２０４ｂ，２０４ｃ・・に入力することとなる。
【００４３】
最後に、上述のように構成されるパチンコ機用試験システムの作用（シフトレジスタ）の作用について図１０を参照して説明する。図１０は、ＣＰＵ９２から状態信号（シリアルデータ）が１，０，１，０，１，１，０，１・・と出力されるときのシフトレジスタに格納される信号の時間的変化を示している。
図１０に示すように、ＣＰＵ９２はクロック信号（上段に示す信号）に同期して、状態信号を１，０，１，０，１，１，０，１・・と出力する。ＣＰＵ９２から１番目の状態信号（すなわち、‘１’）が出力され１段目のシフトレジスタ１２４ａに入力すると、その入力した状態信号はシフトレジスタ１２４ａの１番目の出力端子ＱＡの出力信号として記憶される。次に、２番目の状態信号（すなわち、‘０’）が出力されシフトレジスタ１２４ａに入力すると、その入力した状態信号が１番目の出力端子ＱＡの出力信号として記憶され、先に記憶していた状態信号は２番目の出力端子ＱＢの出力信号として記憶される。以下、同様にして新たな状態信号が入力すると、記憶している状態信号がシフトされて記憶される。そして、１段目のシフトレジスタ１２４ａの出力端子の数（８個）を超えて状態信号が入力すると、さらに２段目のシフトレジスタ１２４ｂにシフトして記憶される。全ての状態信号が出力されシフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・に記憶されると、チップセレクト信号（図中、下から２番目の信号）が出力される。これによって、シフトレジスタ１２４ａ，１２４ｂ，１２４ｃ・・に記憶されている状態信号がラッチ回路１２６ａ，１２６ｂ，１２６ｃ・・にラッチされ、バッファ回路１２８ａ，１２８ｂ，１２８ｃ・・の出力が変化する。これによって、試験機２００では状態信号を取り込む処理が行われ、遊技状態が記憶装置に格納されることとなる。
【００４４】
上述の説明から明らかなように、第２実施形態に係る試験システムにおいても、パチンコ機と試験機との間にＩ／Ｆ基板を介装することで、試験機に入力する状態信号のレベルを変えることなくパチンコ機の制御部から複数回にわたって状態信号を出力し、かつ、その出力された状態信号を同一タイミングで試験機に出力することができる。このため、パチンコ機の遊技状態の履歴を正確に記録することができる。
また、第２実施形態では、パチンコ機からシリアル信号の形式で状態信号が出力されるため、出力端子の数を大幅に少なくすることができる。このため、これらの電子素子を実装するためのスペースが小さくなり、制御基板の小型化に大きく寄与する。
【００４５】
以上、本発明の好適ないくつかの実施形態について詳細に説明したが、これらは例示に過ぎず、本発明は当業者の知識に基づいて種々の変更、改良を施した形態で実施することができる。例えば、下記に説明する幾つかの形態で実施することも可能である。
【００４６】
（１）遊技機の制御部（上述した実施形態では、メイン制御部５０と表示制御部７０）には、出力される状態信号の数と同数の出力端子（コネクタ）が設けられる。試験機の制御部にも、遊技機の制御部に設けられた出力端子と同数の入力端子（コネクタ）が設けられる。そして、遊技機の出力端子と試験機の入力端子が１対１で接続され、各出力端子と入力端子の間には状態信号記憶回路（例えば、第１実施形態における第１ラッチ回路）と状態信号保持回路（例えば、第１実施形態における第２ラッチ回路）が配される。このような構成によっても、遊技機の遊技状態の履歴を正確に記録することができる。
なお、このような形態では、変化があった遊技状態に関わる状態信号のみを出力するように構成しても良い。すなわち、遊技側の出力端子と試験機側の入力端子が１対１で接続されるため、変化の無かった遊技状態に係る状態信号は改めて出力する（すなわち、出力ポートにセットする）必要がないためである。したがって、遊技機の状態信号の出力処理に要する負担を少なくすることができる。
【００４７】
（２）上述した第２実施形態では、Ｉ／Ｆ基板にシフトレジスタとラッチ回路を設けたが、このような形態とは異なり、シフトレジスタとラッチ回路の機能を併せ持ったＩＣ素子（東芝製；ＴＣ７４ＨＣ５９５）を使うこともできる。このようなＩＣ素子を用いることで、Ｉ／Ｆ基板を小型化することができる。
【００４８】
なお、本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図１】 実施形態に係る試験用パチンコ機の外観を示す正面図。
【図２】 図１に示す試験用パチンコ機の制御部の構成を示すブロック図。
【図３】 試験用パチンコ機と試験機を接続するＩ／Ｆ基板の回路構成を示すブロック図。
【図４】 パチンコ機の制御部で実行される状態信号出力処理の手順を示すフローチャート。
【図５】 試験機の制御部で実行される状態信号取込処理の手順を示すフローチャート。
【図６】 第１ラッチ回路と、第１ラッチ回路に直列に接続された第２ラッチ回路から出力されるデータの時系列的な変化を模式的にに示す図。
【図７】 試験用パチンコ機から出力される状態信号がＩ／Ｆ基板の第１ラッチ回路にラッチされるタイミングと、試験機に取り込まれるタイミングを併せて示すタイミングチャート。
【図８】 本発明の第２実施形態に係るＩ／Ｆ基板の回路構成を示すブロック図。
【図９】 第２実施形態に係る状態信号出力処理の手順を示すフローチャート。。
【図１０】 試験用パチンコ機から出力される信号がシフトレジスタに順に記憶されていく様子を模式的に示す図。
【図１１】 従来の遊技機用試験システムの構成を示すブロック図。
【符号の説明】
２ ・・パチンコ機
４ ・・図柄表示装置
６ ・・図柄表示器
５０・・メイン制御部
７０・・表示制御部
１００・・Ｉ／Ｆ基板
２００・・試験機

Claims (3)

1. 遊技中に複数の遊技状態が同時に変化し得る遊技機と、その遊技機において所定の試験時間だけ遊技が行われる際に、その試験時間内における遊技状態の履歴を記録する試験機とを備えた遊技機試験システムであって、
   遊技機は、
   遊技状態が変化したタイミングにおける遊技機の遊技状態を示す所定のビット数単位の複数種類の状態信号を種類毎に作成するＣＰＵと、
   ＣＰＵで作成された状態信号を出力する状態信号出力ポートと、
   第１制御信号を出力する第１制御信号出力ポートと、
   第２制御信号を出力する第２制御信号出力ポート、
   を有しており、
   ＣＰＵは、作成した状態信号を種類毎に順に状態信号出力ポートに出力することを繰り返すことで全種類の状態信号を状態信号出力ポートから出力させ、各状態信号が状態信号出力ポートから出力される毎に第１制御信号出力ポートから第１制御信号を出力させ、前記全種類の状態信号が出力されると第２制御信号出力ポートから第２制御信号を出力させ、
   試験機は、
   状態信号出力ポートから出力される全種類の状態信号が常時入力する状態信号入力ポートと、
   その状態信号入力ポートに入力する状態信号のいずれか１つの信号レベルが変化したときに、状態信号入力ポートに入力する全種類の状態信号を取得して時系列順に格納する状態履歴格納部、
   を有しており、
   前記状態信号出力ポートと前記状態信号入力ポートの間にはさらにインターフェース装置が配され、
   そのインターフェース装置は、
   状態信号出力ポートに並列に接続された複数のラッチ回路を有する第１ラッチ回路群と、
   第１ラッチ回路群のいずれか一つに第１制御信号出力ポートから出力された第１制御信号を出力するデコーダ回路と、
   第１ラッチ回路群の各ラッチ回路の出力側に１対１で直列に接続されるとともに第２制御信号出力ポートと接続され、状態信号入力ポートに状態信号を出力する複数のラッチ回路を有する第２ラッチ回路群、
   を有しており、
   第１ラッチ回路群は、その各ラッチ回路がデコーダ回路から出力される第１制御信号が入力したタイミングで状態信号出力ポートから順に出力される状態信号を種類毎にラッチすることによって、状態信号出力ポートから出力される全種類の状態信号をラッチし、
   第２ラッチ回路群は、その各ラッチ回路が第２制御信号出力ポートから第２制御信号が出力されるタイミングで第１ラッチ回路群の中の直列に接続されているラッチ回路にラッチされている状態信号をラッチするとともに状態信号入力ポートに状態信号を出力することを特徴とする遊技機試験システム。
2. 遊技処理を行う制御装置によって遊技状態が切換えられるとともに、遊技結果によって複数の遊技状態が同時に変化する遊技機であって、
   遊技状態が変化したタイミングにおける遊技機の遊技状態を示す所定のビット数単位の複数種類の状態信号を種類毎に作成するＣＰＵと、
   ＣＰＵに接続され、ＣＰＵで作成された状態信号を出力する状態信号出力部と、
   第１制御信号を出力する第１制御信号出力部と、
   第２制御信号を出力する第２制御信号出力部と、
   状態信号出力部に並列に接続された複数のラッチ回路からなる第１ラッチ回路群と、
   第１ラッチ回路群のいずれか一つに第１制御信号出力部から出力された第１制御信号を出力するデコーダ回路と、
   第１ラッチ回路群の各ラッチ回路の出力側に１対１で直列に接続されるとともに第２制御信号出力部と接続され、状態信号入力部に状態信号を出力する複数のラッチ回路を有する第２ラッチ回路群、
   を備え、
   ＣＰＵは、作成した状態信号を種類毎に順に状態信号出力部に出力することを繰り返すことで全種類の状態信号を状態信号出力部から出力させ、各状態信号が状態信号出力部から出力される毎に第１制御信号出力部から第１制御信号を出力させ、前記全種類の状態信号が出力されると第２制御信号出力部から第２制御信号を出力させ、
   第１ラッチ回路群は、その各ラッチ回路がデコーダ回路から出力される第１制御信号が入力したタイミングで状態信号出力部から順に出力される状態信号を種類毎にラッチすることによって、状態信号出力部から出力される全種類の状態信号をラッチし、
   第２ラッチ回路群は、その各ラッチ回路が第２制御信号出力部から第２制御信号が出力されるタイミングで第１ラッチ回路群の中の直列に接続されているラッチ回路にラッチされている状態信号をラッチするとともに状態信号入力部に状態信号を出力することを特徴とする遊技機。
3. 制御基板と、その制御基板に実装されて遊技処理を実行する制御素子とを備え、制御素子で遊技処理が実行されることで遊技状態が切換えられるとともに、遊技結果によって複数の遊技状態が同時に切換えられる遊技機であって、
   前記制御基板には、遊技状態を示す状態信号を出力するための出力端子が実装可能とされており、その出力端子は、並列に接続された複数のラッチ回路からなる第１ラッチ回路群と、第１ラッチ回路群のいずれか一つに第１制御信号を出力するデコーダ回路と、第１ラッチ回路群の各ラッチ回路の出力側に１対１で直列に接続されるラッチ回路を有する第２ラッチ回路群を備えるインターフェース装置が接続可能で、かつ、制御基板に実装されることで前記制御素子に接続され、
   前記制御素子には、前記出力端子からインターフェース装置に状態信号を出力するための制御プログラムがインストール又はインストール可能とされており、
   その制御プログラムによって制御素子は、
   複数の遊技状態が同時に切換えられたときに、遊技状態が変化したタイミングにおける遊技機の遊技状態を示す所定のビット数単位の複数種類の状態信号を種類毎に作成する状態信号作成手段と、
   デコーダ回路を介して第１ラッチ回路群のいずれかのラッチ回路に第１制御信号を出力する第１制御信号出力手段と、
   状態信号作成手段で作成された複数種類の状態信号を種類毎に順に出力することを繰り返して複数種類の状態信号を前記出力端子からインターフェース装置の第１ラッチ回路群に出力して、第１ラッチ回路群の第１制御信号が出力されたラッチ回路に状態信号をラッチさせるラッチ手段と、
   ラッチ手段によって第１ラッチ回路群にラッチされた状態信号を第２ラッチ回路群に一斉に出力させるための第２制御信号を第２ラッチ回路群に出力する第２制御信号出力手段と、
   ラッチ手段によって前記複数種類の状態信号の各状態信号が出力される毎に第１制御信号出力手段から第１制御信号を出力させるとともに、ラッチ手段によって前記複数種類の状態信号の全てが出力されると第２制御信号出力手段から第２制御信号を出力させる信号出力制御手段、
   として機能することを特徴とする遊技機。

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