JP4517192B2 - 遊技機 - Google Patents

Description

本発明は、遊技の進行状況に応じた演出動作を行うことができる遊技機に関する。

（背景技術の概要）
この種の遊技機に関する背景技術として、可変表示装置を備えた弾球遊技機が挙げられる（例えば、特許文献１参照。）。この公知の弾球遊技機は、遊技の進行に伴い３つの回転ドラムを回転させてドラム表面の図柄を変動表示させる一方、その停止時に３つの図柄の組み合わせを表示することで、図柄表示による演出を行うことができる。

（背景技術の構成）
公知の弾球遊技機は、主制御基板となる遊技制御回路基板により遊技動作の基本的な制御を行うとともに、サブ基板となる回転ドラム制御基板により上記の回転ドラムの作動を制御する構成となっている。

また回転ドラム制御基板は、回転ドラム駆動用のステッピングモータやドラム点灯表示用のドラムランプ等にパラレル配線を通じて接続されており、その基板上に配置されているモータドライブ回路やドラムランプ回路から、それぞれパラレル形式で駆動信号が出力されるものとなっている。
特開平１１−１９２９８号公報（第５−６頁、図４、図５）

（第１課題）
ところで、この種の遊技機は抽選演出を盛り上げるため、図柄の変動表示や効果音の出力、ランプの点滅・発光等により多彩な演出表現をする各種演出装置を標準的に装備している。

このうち、図柄の変動表示による演出方法としては、例えば液晶表示装置を用いて画像を表示する方法が一般的であるが、なかには駆動源にステッピングモータを用いた回転ドラム表示装置を用いたり、あるいは、駆動源にステッピングモータを用いた可動体装置を液晶表示装置と組み合わせて用いたりすることで、演出方法の差別化を図った遊技機がある。

一般的に、ステッピングモータを駆動制御するには、ＣＰＵのタイマ割込処理によって１ステップ分の駆動パルスを作成する方法が用いられる。この駆動パルスの発生周期は、ＣＰＵのタイマ割込周期で決定されるため、ステッピングモータを高速に回転させたい場合には、その分、ＣＰＵによるタイマ割込処理の周期を短くする必要がある。その上、同じＣＰＵを用いて音の出力やランプの点滅・発光等の駆動制御を１つのタイマ割込処理内で処理するとなると、それだけ高速な処理能力がＣＰＵに要求される。

このことは、仕様に見合った高速型のＣＰＵを選定すれば、実現は可能である。しかしながら近年、流行の移り変わりの速さとともに遊技機のライフサイクルが一層短くなる傾向にあり、各遊技機メーカーとも、他の競合メーカーに遅れをとらないために開発工程の短縮化を優先課題としている。

ところが、音の出力やランプの点滅・発光等の動作を制御する回路やプログラムに変更がないにもかかわらず、仕様に見合ったＣＰＵの選定から設計をしていたのでは、遊技機の開発に余計な時間を要し、それだけ開発競争に後れをとることになる。

そこで本発明は、遊技機のライフサイクルの短縮化に対応するべく、開発工程の短縮化を課題としてなされたものである。

（第２課題）
公知の弾球遊技機では、サブ基板となる回転ドラム制御基板とステッピングモータ、ドラムランプ等の負荷をパラレル配線で接続しているため、配線本数が多く、その取り回しも容易でない。そこへさらに演出動作を制御するため音出力回路やＬＥＤランプ駆動回路、情報出力回路等の配置を回転ドラム制御基板に移し替えたとすると、これら回路から各制御対象（音響機器、ＬＥＤ、装飾ランプ等）につながるパラレル配線が加わるため、サブ基板となる回転ドラム制御基板に付属する配線が一層複雑化する。

このような配線の複雑化を避けるには、サブ基板からの出力データをシリアル形式に変更し、要所にシリアル配線を用いたデータ伝送を採り入れる手法が一般的である。この場合、配線数を減らして取り回しの困難性を回避することができると考えられる。

しかしながら、シリアル形式でデータを出力する場合、全ての制御データを転送するために所定期間かけてデータを送る必要があるため、遊技機内で発生するノイズの影響によって伝送中のデータが書き換えられるおそれがある。この場合、負荷側に設けられたパラレル変換回路には、本来のデータと違ってノイズにより書き換えられたデータが記憶されるため、サブ制御基板が指示したとおりに負荷を正常に駆動できなくなってしまう。

そこで本発明は、シリアルデータを伝送する手法により配線関係を簡略化するとともに、遊技機特有のノイズ環境に影響されることなく確実なデータの授受を可能とする技術の提供を課題とする。

（解決手段１）
上記の第１課題を解決するため、本発明の遊技機は、遊技動作を制御するメイン制御基板と、前記メイン制御基板に接続されて演出動作を制御するサブ制御基板と、前記サブ制御基板に接続され、前記演出動作を実行するべく作動するステッピングモータを駆動する負荷駆動基板とを備えており、前記メイン制御基板は、遊技の進行に伴い前記サブ制御基板に対してメインコマンドを出力するメインＣＰＵを有しており、前記サブ制御基板は、前記メインＣＰＵからのメインコマンドに基づいて前記負荷駆動基板に対してサブコマンドを出力する第１ＣＰＵと、前記第１ＣＰＵから出力されるサブコマンドに基づいて、所定の定期割込処理ごとに前記ステッピングモータを１ステップ駆動するための駆動パルスを出力する第２ＣＰＵとを有している。

サブ制御基板で実行するべき処理の構成上、メイン処理ループを基幹として演出動作の制御を行い、その間に一定周期で定期割込処理を入れながら制御対象となるステッピングモータを駆動する態様が好ましいといえる。この場合、サブ制御基板は第１ＣＰＵと第２ＣＰＵとで処理を分け、遊技動作の基本的な制御に関するメインコマンドの出力を第１ＣＰＵが受け持ち、ステッピングモータの駆動制御に関する駆動パルスの出力を第２ＣＰＵが受け持つことができる。このため、第２ＣＰＵが駆動パルスの出力周期に合わせて定期割込処理を実行できることから、例えば以下の有用性を発揮することができる。

（１）第２ＣＰＵで行う定期割込処理をステッピングモータの駆動パルスの出力に特化させることで、ステッピングモータを用いたドラム、リール等による演出動作（繊細な図柄変動や高速変動等）に適した駆動パルスの出力処理を行うことができる。

（２）上記のステッピングモータとは別の演出要素（例えば、ＬＥＤ・ランプ、音響機器、液晶表示器等）については、これらを第１ＣＰＵによる制御配下に置くことができるので、ステッピングモータの制御に特化させた第２ＣＰＵの定期割込処理の中では、その他の演出動作体に用いる処理を実行する必要がない。

したがって本発明では、液晶表示器や音響装置、発光装置等の演出要素に合わせてステッピングモータによる演出表示を採用する場合であっても、遊技機の開発工程において特に高速なＣＰＵを選定する必要がなく、それだけ遊技機の開発工程を短縮化することができる。

（解決手段２）
上記の解決手段１において、前記第１および第２ＣＰＵは、それぞれ所定の制御周期で繰り返されるメイン処理の途中で前記定期割込処理を実行し、前記第１ＣＰＵは、前記メイン処理において前記サブコマンドを作成する一方、この作成した前記サブコマンドを前記定期割込処理において前記第２ＣＰＵに出力するものであり、前記第２ＣＰＵは、前記メイン処理において前記駆動パルスを作成し、前記メイン処理を複数回繰り返して実行する過程にて、前回作成した前記駆動パルスの内容と今回作成した前記駆動パルスの内容とが同じであっても、前記定期割込処理において前記駆動パルスの出力を毎回行うことができる。

通常、第２ＣＰＵがメイン処理を繰り返し実行する過程で、毎回作成した駆動パルスの内容に変化がなければ、その受け取り先となる駆動ユニットに対して同じ内容の駆動パルスを毎回出力する必要はないが、サブ制御基板から負荷駆動基板へのデータ伝送過程でノイズの介入が生じることも考えられる。このため解決手段２では、特に駆動パルスの内容に変化がない場合であっても、これを敢えて毎回出力することにより、その受け取り先の負荷駆動基板でデータ上の誤認識が生じていた場合は、これを直ちに正しいデータに復旧させることができる。したがって、駆動パルスの内容とステッピングモータの実際の動作に顕著な不整合が生じることがなく、遊技者に違和感を覚えさせる事態が回避される。

（解決手段３）
上記の解決手段２において、前記第２ＣＰＵは、前記第１ＣＰＵよりも短周期で前記定期割込処理を実行可能であることが好ましい。

この場合、第２ＣＰＵによる駆動パルスの出力周期がより短縮化されるため、ステッピングモータの高速回転を容易に実現することができる。

（解決手段４）
上記の解決手段１から３において、前記サブ制御基板は、前記駆動パルスをシリアルデータ形式で出力し、前記負荷駆動基板は、前記サブ制御基板から出力されるシリアルデータ形式の前記駆動パルスを電界効果トランジスタにより受け取り、これをパラレルデータ形式に変換して前記ステッピングモータを駆動する態様であってもよい。

この場合、電界効果トランジスタ（ＦＥＴ）による優れたスイッチング特性（ターンオン／ターンオフ応答速度）により、シリアルデータの受信を正確に行うことができる。

（解決手段５）
あるいは、上記の解決手段４において、前記サブ制御基板は、シリアルデータ形式の前記駆動パルスの出力を電界効果トランジスタにより行う出力回路をさらに有する態様がより好ましい。

この場合、シリアルデータの受け取り先に加えて、その出力元であるサブ制御基板においても出力特性が向上するため、サブ制御基板と負荷駆動基板との間で好適にデータの授受を実行することが可能になる。

（解決手段６）
また本発明の遊技機は別途独立の構成により、上記の第２課題に対応する。すなわち本発明の遊技機は、遊技の進行状況に応じて所定の演出動作を実行する演出動作体と、前記演出動作体による演出動作を制御するための演出指令信号をシリアルデータ形式で出力するサブ制御基板と、前記サブ制御基板からシリアルデータ形式の演出指令信号を受け取り、これをパラレルデータ形式に変換して前記演出動作体の駆動に必要な給電動作を行う負荷駆動基板とを備えており、前記サブ制御基板は、所定の制御周期で繰り返されるメイン処理において前記演出指令信号を作成する一方、前記メイン処理中の定期割込処理において前記演出指令信号を出力し、前記メイン処理を複数回繰り返して実行する過程にて、前回作成した前記演出指令信号の内容と今回作成した前記演出指令信号の内容とが同じであっても、前記定期割込処理において前記演出指令信号の出力を毎回行うことができる。

通常、サブ制御基板がメイン処理を繰り返し実行する過程で、毎回作成した演出指令信号の内容に変化がなければ、その受け取り先となる負荷駆動基板に対して同じ内容の指令信号を毎回出力する必要はないが、上記のように演出指令信号の伝送過程でノイズの介入が生じ、そこでデータが書き換えられることも考えられる。このため、本発明では特に演出指令信号の内容に変化がない場合であっても、これを敢えて毎回出力することにより、その受け取り先の負荷駆動基板で誤認識が生じていた場合は、これを直ちに正しい指令信号に復旧させることができる。したがって、演出指令信号の内容と実際の演出動作体の動作に顕著な不整合が生じることがなく、遊技者に違和感を覚えさせる事態が回避される。

（解決手段７）
上記の解決手段６において、前記負荷駆動基板は、前記演出指令信号の受け取りを電界効果トランジスタにより行う入力回路を有するものであってもよい。

電界効果トランジスタ（ＦＥＴ）は、バイポーラトランジスタに比較してスイッチング特性（ターンオン／ターンオフ応答速度）に優れるため、正確なシリアルデータ伝送によって各演出動作体を正しく作動させることができる。

（解決手段８）
あるいは上記の解決手段７において、サブ制御基板は、演出指令信号の出力を電界効果トランジスタにより行う出力回路をさらに有する態様であってもよい。この場合、シリアルデータの受け取り先に加えて、その出力元であるサブ制御基板においても出力特性が向上するため、より好適にデータの授受を実行することが可能になる。

（その他の解決手段）
また、上記の解決手段７，８において電界効果トランジスタの閾値を比較的高く設定することにより、ノイズによる影響を受けにくい入出力回路を容易に構築することができる。

本発明の遊技機は、演出動作体を用いた演出効果を大きく高めることができる。

以下、本発明をパチンコ機に適用した実施形態について、次に掲げる項目に沿って各対応図面を参照しながら説明する。

１．センター役物装置（図１）
２．ドラムユニット（図２）
２−１．ドラム
２−２．ステッピングモータ
２−３．ＬＥＤ基板
３．負荷駆動基板（図３）
４．制御系の第１実施例（図３）
４−１．サブ制御基板の構成
４−２．負荷駆動基板
４−３．パラレルデータの出力
４−４．シリアルデータの伝送
４−５．その他の信号
５．制御対象の区分
５−１．第１ＣＰＵの処理（図４，図５）
５−２．第２ＣＰＵの処理（図６，図７）
５−３．制御対象の区分けによる利点
５−４．ノイズによる影響の回避
６．制御系の第２実施例（図８）
６−１．第１，第２ＣＰＵの処理
６−２．制御系の動作特性（図９）
６−２−１．ターンオフによる影響の例
６−２−２．入力ＦＥＴによる遅延の回避
６−２−３．ノイズによる影響の回避
６−３．出力ＦＥＴ
７．その他の実施形態についての言及

（１．センター役物装置）
図１は、パチンコ機の遊技盤（図示されていない）に適用されるセンター役物装置１４と、このセンター役物装置１４とともに演出的な表示を行うための装置類を具体的に示している。ここでは遊技盤の板材や主要な構成部品が省略されているが、遊技盤の裏側には、センター役物装置１４の背後に液晶表示器１６およびドラムユニット１８が配設されている。このうち液晶表示器１６は中央に位置し、その左右両側に１つずつドラムユニット１８が位置している。さらに、液晶表示器１６の背後に表示制御ユニット２０が配設されており、この表示制御ユニット２０は液晶表示器１６およびドラムユニット１８の後側に沿うようにして位置付けられている。

液晶表示器１６の前面には表示画面１６ａが形成されており、液晶表示器１６がセンター役物装置１４に組み合わされた状態で、その中央の領域内に表示画面１６ａが位置付けられるものとなっている。

またドラムユニット１８は、上下方向に配列された３つのドラム（詳しく図示されていない）を有しており、これら３つのドラムは、いずれもドラムユニット１８の前面側にて視認可能となっている。ドラムユニット１８がセンター役物装置１４に組み合わされると、表示画面１６ａの左右でそれぞれ３つの装飾図柄が視認されるように位置付けられる。

（２．ドラムユニット）
図２は、ドラムユニット１８を分解した状態で示している。ここでは正面からみて右側に位置するドラムユニット１８を取り上げているが、左側のドラムユニット１８についても同様または対称の構成となっている。

（２−１．ドラム）
上記のように、各ドラムユニット１８は３つのドラム１８ａを有している。これらドラム１８ａは水平軸線の周りに回転可能となっており、ドラムユニット１８内で上下３段をなして配列されている。個々のドラム１８ａには、その外周面に図柄表示帯（参照符号なし）が貼付されており、この図柄表示帯には例えば、多種類に着色された数字の「７」をデザインした装飾図柄が付されている。なお、装飾図柄はドラム１８ａの周方向に複数（例えば５つ）配列されている。

（２−２．ステッピングモータ）
ドラムユニット１８はまた、３つのドラム１８ａにそれぞれ対応して３つのステッピングモータ１８ｂを備えている。ドラムユニット１８の側面（この例では右側面）はモータベース１８ｃに覆われており、３つのステッピングモータ１８ｂはモータベース１８ｃの外側面に宛われるようにして上下３段をなして配置される。

ドラムユニット１８は、ドラム１８ａおよびステッピングモータ１８ｂを用いて可動体による表示動作を実現可能であるが、ドラムユニット１８はさらに発光装飾を行うための装置を有している。

（２−３．ＬＥＤ基板）
ドラムユニット１８による発光装飾は、個々のドラム１８ａの内側から透過光を発して装飾図柄を点灯表示させるためのものであり、このためドラムユニット１８には、光源となるＬＥＤ基板１８ｄが内蔵されている。ＬＥＤ基板１８ｄは各ドラム１８ａに対応して３セット用意されており、これらは一体型のランプハウジング１８ｅにそれぞれ収容される。ランプハウジング１８ｅはその上下および後方をケーシング１８ｆに覆われており、このケーシング１８ｆもまたランプハウジング１８ｅと一体的に成形されている。

また、個々のランプハウジング１８ｅの前面にそれぞれ光拡散板１８ｇが取り付けられており、この光拡散板１８ｇは前方に向けて凸となるように湾曲している。３つのランプハウジング１８ｅはさらに、その前面をクリアカバー１８ｈにより覆われるものとなっており、各ドラム１８ａの装飾図柄はこのクリアカバー１８ｈを透かして視認される。なお、クリアカバー１８ｈはその上下にてケーシング１８ｆに固定される。

（３．負荷駆動基板）
またドラムユニット１８は基板ボックス１８ｉを有しており、この基板ボックス１８ｉはケーシング１８ｆの背面側に取り付けられる。基板ボックス１８ｉ内には駆動ユニットとなる負荷駆動基板２２が内蔵されており、この負荷駆動基板２２には上記のステッピングモータ１８ｂやＬＥＤ基板１８ｄ等に対する給電動作を行うための駆動回路が形成されている。なお、負荷駆動基板２２の構成についてはさらに後述する。

（４．制御系の第１実施例）
図３は、第１実施例となる制御系の構成を概略的に示している。この第１実施例は、サブ制御基板３２にて２つのＣＰＵ（第１，第２ＣＰＵ）を用い、特に第１ＣＰＵが第２ＣＰＵに指示を与えることで、この指示に基づいて第２ＣＰＵがセンター役物装置１４を構成する左右のドラムユニット１８の駆動負荷（ドラム駆動用のステッピングモータ１８ｂやドラムバックライト用ＬＥＤ、当りライン表示用ＬＥＤ等）を制御するものである。

通常、パチンコ機における遊技動作はメイン制御基板３０により制御され、遊技の進行に伴う演出動作の制御はサブ制御基板３２により制御される。これらメイン制御基板３０およびサブ制御基板３２は、遊技盤の裏側に配設されており、各基板にはＣＰＵやＲＯＭ、ＲＡＭ等の各種電子部品が実装されている。

サブ制御基板３２は、メイン制御基板３０のメインＣＰＵ（図示していない）から送信される指令信号（例えば図柄の変動パターン信号）に基づき、上記の液晶表示器１６やドラムユニット１８等による演出動作を制御する。ここでの指令信号（変動パターン信号）は、始動入賞口への入賞を契機とした図柄の変動表示および停止時の図柄表示態様を指示するものであり、このためサブ制御基板３２は、指示された態様で図柄を表示させるように液晶表示器１６およびドラムユニット１８の作動を制御する。

さらに、サブ制御基板３２にはワープ通路の入球スイッチ２８が接続（入力側）されているほか、演出動作体としてのスピーカ３４やＬＥＤ基板２６等が接続（出力側）されており、これら演出動作体もまたサブ制御基板３２から制御信号を受け取ってそれぞれの演出動作を行う。なお、ワープ通路への入口はセンター役物装置１４の上部に形成されており、入球スイッチ２８はセンター役物装置１４の上縁部に内蔵されている。スピーカ３４は演出上の効果音や音声を出力するためのものであり、その作動は液晶表示器１６やドラムユニット１８による演出動作に合わせて制御されている。なお図３には示されていないが、サブ制御基板３２には枠装飾用または盤面装飾用のＬＥＤ基板や、センター役物装置１４の装飾ランプとなるＬＥＤ基板もまた同様に接続されている。

（４−１．サブ制御基板の構成）
サブ制御基板３２には、制御指令部となる２つのＣＰＵ（以下、「第１ＣＰＵ」、「第２ＣＰＵ」とそれぞれ呼称する。）３６，３８が実装されており、これら第１ＣＰＵ３６および第２ＣＰＵ３８が協働して演出動作体による演出動作を制御している。

具体的には、先ず第１ＣＰＵ３６はメイン制御基板３０から送信される指令信号を受け取り、これに基づいて上記のＬＥＤ基板２６や液晶表示器１６、スピーカ３４等による演出動作を制御することができる。このためサブ制御基板３２には、さらに出力トランジスタ４０やＶＤＰ４２、音源ＩＣ４４、アンプ４６等の回路素子が実装されており、それぞれ対応する回路素子を通じてＬＥＤ基板２６や液晶表示器１６、スピーカ３４等が駆動されている。

一方の第２ＣＰＵ３８は、第１ＣＰＵ３６から指令信号を受け取り、これに基づいてドラムユニット１８の作動を制御する役割を果たしている。第１実施例では第１ＣＰＵ３６の配下に第２ＣＰＵ３８が位置しており、ドラムユニット１８の負荷駆動基板２２に対して第２ＣＰＵ３８からの信号のみが入力される構成となっている。このため負荷駆動基板２２は、第２ＣＰＵ３８から受け取った信号に基づいてステッピングモータ１８ｂやＬＥＤ基板１８ｄ等を駆動するものとなっている。

なお第１実施例では、第２ＣＰＵ３８から出力される信号のうち、ステッピングモータ１８ｂの駆動信号がパラレルデータ形式で、ＬＥＤ基板１８ｄの駆動信号がシリアルデータ形式で出力される。

（４−２．負荷駆動基板）
負荷駆動基板２２は左右のドラムユニット１８にそれぞれ設けられているが、図３にはこのうち一方の負荷駆動基板２２の構成が概略的に示されている。また図３では簡略化して示されているが、既に説明したように左右のドラムユニット１８にはステッピングモータ１８ｂおよびＬＥＤ基板１８ｄ（バックライト用と当りライン表示用を含む）が３セットずつ装備されている。ＬＥＤ基板１８ｄが有する複数のＬＥＤ素子やステッピングモータ１８ｂの複数の極（励磁コイル）への駆動パルスは、負荷駆動基板２２から必要なビット数分（バックライト３個×３ビット＝９ビット，当りライン３本＝３ビット，モータ３個×４ビット＝１２ビット，計２４ビット／１ユニット）のパラレル配線を通じて行われている。

（４−３．パラレルデータの出力）
サブ制御基板３２から負荷駆動基板２２へは、出力トランジスタ４８を介してステッピングモータ１８ｂの各相に対応する信号が出力される。そして、負荷駆動基板２２からステッピングモータ１８ｂへは、サブ制御基板３２から出力された信号が直接駆動信号として出力される。

後述するように、ステッピングモータ１８ｂを駆動するための各相への信号は、第２ＣＰＵ３８が１ｍｓごとに実行するタイマ割込処理において作成および出力される。

（４−４．シリアルデータの伝送）
上記のようなシリアルデータ形式による指令信号の伝送を行うため、サブ制御基板３２には出力ＦＥＴ４８が実装されており、また負荷駆動基板２２には入力ＦＥＴ（例えば２ＳＫ１０６２）５０が実装されている。

より具体的には、サブ制御基板３２の第２ＣＰＵ３８からは、各種制御対象に対する指令信号がシリアルデータで出力されるとともに、同期用のクロック信号（例えば２５０ｋＨｚ）および出力制御信号が合わせて出力されている。これら出力信号はサブ制御基板３２の出力ＦＥＴ４８を通じて負荷駆動基板２２に伝送され、そこで入力ＦＥＴ５０により受け取られる。

負荷駆動基板２２には、データ形式の変換を行うシリアル／パラレルＩＣ５２が実装されており、上記の入力ＦＥＴ５０により受け取られたシリアルデータ形式の指令信号は、シリアル／パラレルＩＣ５２にてパラレル変換される。なお負荷駆動基板２２には、全ての制御対象（バックライト用および当りライン表示用を含むＬＥＤ基板１８ｄ）で必要となるビット数をカバーするために複数（図示の例では２個×８ビット＝１６ビット）のシリアル／パラレルＩＣ５２が実装されている。これらシリアル／パラレルＩＣ５２はカスケード接続されており、その接続順にシリアルデータを受け渡しすることができる。また、これらシリアル／パラレルＩＣ５２には、入力ＦＥＴ５０からクロック信号および出力制御信号がそれぞれ分配されている。

なお負荷駆動基板２２は、シリアル／パラレルＩＣ５２によりパラレル変換したデータと、サブ制御基板３２から受け取ったパラレルデータとを出力トランジスタ５３を通じてＬＥＤ基板１８ｄまたはステッピングモータ１８ｂの動作電流として出力することができる。

（４−５．その他の信号）
ドラムユニット１８には、個々のステッピングモータ１８ｂにそれぞれインデックスセンサ５４が付設されており、このインデックスセンサ５４から負荷駆動基板２２にインデックス信号が入力されている。このインデックス信号は負荷駆動基板２２を通じてサブ制御基板３２にフィードバックされ、そして入力トランジスタ５８を通じて第２ＣＰＵ３８に入力される。また、上記の入球スイッチ２８からの検出信号は、入力トランジスタ６０を通じて第１ＣＰＵ３６に入力されている。

（５．制御対象の区分）
例えば、サブ制御基板３２の制御対象となる演出動作体を液晶表示器１６、枠装飾用または盤面装飾用のＬＥＤ基板、ワープ通路用のＬＥＤ基板、その他のＬＥＤ基板（センター役物装置１４に内蔵されているもの）およびドラムユニット１８として規定すると、これら演出動作体は大きく２つの制御対象に区分けされている。このような制御対象の区分けは、サブ制御基板３２において第１ＣＰＵ３６または第２ＣＰＵ３８のどちらが制御を担当するかの違いに基づくものであり、具体的には、第２ＣＰＵ３８が担当する制御対象がドラムユニット１８（ステッピングモータ１８ｂおよびＬＥＤ基板１８ｄ）であり、第１ＣＰＵ３６が担当する制御対象がそれ以外の液晶表示器１６および各種ＬＥＤ基板として区分けされている。以下、サブ制御基板３２による演出動作の制御について、第１ＣＰＵ３６と第２ＣＰＵ３８とに分けて説明する。

（５−１．第１ＣＰＵの処理）
図４は、第１ＣＰＵ３６が行うメイン処理の手順を示している。このメイン処理では、電源投入後の初期化処理（ステップＳ１０）を実行した後は、内部タイマ割込発生フラグ（２ｍｓ）を順次カウントし（ステップＳ１１〜Ｓ１３）、そのカウント数が８回に達するごとに解析処理（ステップＳ１４）および作成処理（ステップＳ１５）を実行するループから構成されている。

上記の解析処理（ステップＳ１４）では、メインコマンドとしてメイン制御基板３０から送信される指令信号（変動パターン信号）の解析と、入力信号である入球スイッチ２８からの検出信号の解析が行われる。また作成処理（ステップＳ１５）では、出力コマンドとして例えば、第２ＣＰＵ３８への指令やＶＤＰ４２および音源ＩＣ４４への指令が作成され、また出力データとして例えば、ＬＥＤ基板（枠装飾用またはパネル装飾用）の点灯信号が作成される。

次に図５は、第１ＣＰＵ３６が行うタイマ割込処理（２ｍｓ）の手順を示している。このタイマ割込処理では、先ず２ｍｓタイマ割込発生フラグをＯＮにした（ステップＳＡ２１）後、続いて入力信号の入力処理（ステップＳＡ２２）および出力コマンドと出力データの出力処理（ステップＳＡ２３）が行われる。

図５のタイマ割込処理を第１ＣＰＵ３６が実行することにより、装飾用ＬＥＤ基板や液晶表示器１６、スピーカ３４等の制御対象は２ｍｓの割込周期でその動作を制御されることになる。

この他に、第１ＣＰＵ３６が行う処理として例えば外部割込処理があり、この外部割込処理では、メイン制御基板３０からメインコマンドが出力されると、随時これを第１ＣＰＵ３６にて割込受信する処理が行われる（図示省略）。

（５−２．第２ＣＰＵの処理）
図６は、第２ＣＰＵ３８が行うメイン処理の手順を示している。このメイン処理では、電源投入後の初期化処理（ステップＳ１００）を実行した後、内部タイマ割込発生フラグ（１ｍｓ）を順次カウントし（ステップＳ１０１〜Ｓ１０３）、そのカウント数が１６回に達するごとに解析処理（ステップＳ１０４）および作成処理（ステップＳ１０５）を実行するループから構成されている。

第２ＣＰＵ３８による解析処理（ステップＳ１０４）では、第１ＣＰＵ３６からの出力コマンドの解析と、入力信号であるモータインデックス信号の解析が行われる。また作成処理（ステップＳ１０５）では、出力データとしてステッピングモータ１８ｂの駆動パルス（第１実施例ではパラレルデータ）およびＬＥＤ基板１８ｄの点灯信号（シリアルデータ）が作成されるほか、上記のクロック信号および出力制御信号が作成される。

次に図７は、第２ＣＰＵ３８が行うタイマ割込処理（１ｍｓ）の手順を示している。このタイマ割込処理では、１ｍｓタイマ割込発生フラグをＯＮにした（ステップＳＢ２１）後、続いて入力信号の入力処理（ステップＳＢ２２）および出力データの出力処理（ステップＳＢ２３）が行われる。

図７のタイマ割込処理を第２ＣＰＵ３８が実行することにより、ステッピングモータ１８ｂやＬＥＤ基板１８ｄ等の制御対象は１ｍｓの割込周期でその作動を制御されることになる。

具体的には、図６中のステップＳ１０５で作成された出力データは、図７中の出力処理（ステップＳＢ２３）においてシリアル送信またはパラレル送信される。

第１実施例において、第２ＣＰＵ３８は２５０ｋＨｚの同期クロックを出力するとともに、その同期クロックに基づいて右上・右中・右下バックライトデータ、右上・右中・右下当りラインデータ、および左上・左中・左下バックライトデータ、左上・左中・左下当りラインデータ、１ドラムユニット当り１２ビット（計２４ビット）のデータを出力する。これに加えて第１実施例では、片方のドラムユニットについて４ビット分の空きデータ（例えばｈｉｇｈ）を調整出力するため、合計して２８ビットのデータを順次出力する。

このとき同期クロックが２５０ｋＨｚであるから、１ビット当りの送信期間は４μｓ／ビットであり、計２８ビットのデータ送信期間は４μｓ／ビット×２８ビット＝１１２μｓである。負荷駆動基板２２に送信されたシリアルデータは、シリアル／パラレルＩＣ５２に順次入力されてパラレルデータに変換される。

シリアル／パラレルＩＣ５２は、８ビットのシフトレジスタで構成されており、同期クロックに基づいて変換されたパラレルデータが順次シフトされる。８ビットを超えるシリアルデータが入力されると、その超えた分のシリアルデータは、カスケード接続された次のシリアル／パラレルＩＣ５２に入力され、ここでも同様にして全２８ビットのデータがシフトされる。そして、最初の１ビット目のデータが出力されてから１１２μｓ後に出力制御信号（ラッチ信号）が第２ＣＰＵ３８から出力され、４ビットの空きデータを除く２４ビットのパラレルデータに変換されたＬＥＤ駆動信号が出力トランジスタ５３を通じてＬＥＤ１８ｄに、またステッピングモータ１８ｂの駆動信号（１２ビットパラレルデータ）が負荷駆動基板２２を介して直接ステッピングモータ１８ｂに一斉に出力される。

前記した出力処理では、前回作成した駆動信号と今回作成した駆動信号とが同じ内容であっても、毎回のタイマ割込処理で必ず駆動信号が出力されるものとなっている。したがって、ＬＥＤ１８ｄとステッピングモータ１８ｂとを駆動する信号が毎回１ｍｓごとに負荷駆動基板２２から出力されることになる。

本実施例では、例えば１２０ステップ角の小型のステッピングモータ１８ｂを採用している。特に低速回転時にきめ細かな回転動作（ドラムの繊細な動き）を実現するため、ステッピングモータ１８ｂは１−２相励磁で駆動されている。

したがって、１−２相励磁でステッピングモータ１８ｂが駆動される場合は見かけ上のステップ角が半分であることから、これを１ステップ駆動するための駆動パルスを第２ＣＰＵ３８が１ｍｓごとに実行するタイマ割込処理内で生成および出力することにより、最高速２５０ｒｐｍ（２５０ｍｉｎ^−１）の回転速度でドラムを回すことができる。

例えば、仕様により最高速５００ｒｐｍ（５００ｍｉｎ^−１）の回転速度でドラムを回すことが要求される場合は、第２ＣＰＵ３８のタイマ割込処理の実行周期を０．５ｍｓに設定することで対応する。

なお同様に、第２ＣＰＵ３８が行う処理として例えば外部割込処理があり、この外部割込処理では、第１ＣＰＵ３６から出力コマンドが送信されると、随時これを第２ＣＰＵ３８にて割込受信する処理が行われる（図示省略）。

また、第１ＣＰＵ３６が制御するＶＤＰ４２は、１６ｍｓごとに液晶表示器１６に画像を表示している。そのため第１ＣＰＵ３６は、１６ｍｓごとに実行するメイン処理の中で画像を表示するための情報を作成し、この情報を最初の割込処理のタイミングでＶＤＰ４２に設定する。

また第２ＣＰＵ３８は、第１ＣＰＵ３６が制御するＶＤＰ４２（液晶表示器１６）や音源ＩＣ４４（スピーカ３４）、出力トランジスタ４０（装飾用ＬＥＤ２６）等と演出上の同期をとるために、同じように１６ｍｓを基準同期として動作している。

（５−３．制御対象の区分けによる利点）
第１実施例では、サブ制御基板３２の制御対象が２つに区分けされており、これら制御対象が第１ＣＰＵ３６および第２ＣＰＵ３８によって別々に制御される態様であることから、例えば以下の利点を見出すことができる。

（１）ステッピングモータ１８ｂの高速回転を容易に実現することができる。
すなわち、第２ＣＰＵ３８ではドラムユニット１８の駆動制御に特化した処理を行うことが可能であるため、ステッピングモータ１８ｂを１ステップ駆動させるのに要する駆動パルスの出力周期を短縮することにより、所望の高速回転を実現することができる。具体的には、上記のタイマ割込処理によってステッピングモータ１８ｂの駆動パルスを出力する場合、その割込周期を可能な限り短縮することで（この例では１ｍｓ）、ステッピングモータ１８ｂの繊細な回転動作や高速回転に好適した駆動パルスの生成および出力を行うことができる。

（２）ステッピングモータ１８ｂの駆動に適したタイマ割込処理の手順を合理的に構築することができる。
例えば、図５の第１ＣＰＵ３６によるタイマ割込処理の手順（ステップＳＡ２１〜ＳＡ２３）に要する時間は１ｍｓ以上であるため、これらを図７の第２ＣＰＵ３８によるタイマ割込処理（１ｍｓ）に組み込むことは不可能である。その一方で、図７の第２ＣＰＵ３８によるタイマ割込処理の手順（ステップＳＢ２１〜ＳＢ２３）に要する時間は１ｍｓ以下であるため、これらを図５の第１ＣＰＵ３６によるタイマ割込処理（２ｍｓ）中に組み込み、トータルで６つの処理手順（ステップＳＡ２１〜ＳＡ２３，ＳＢ２１〜ＳＢ２３）とすることは可能であるが、このような組み立てをした場合は、結果的にステッピングモータ１８ｂの駆動パルス周期が長くなるため、所望の回転速度を実現できなくなる。

これに対し、第１実施例では第１ＣＰＵ３６と第２ＣＰＵ３８とでタイマ割込処理の周期を異ならせているため、それぞれの処理手順を目的に応じて最適に組み立てることができる。

（５−４．ノイズによる影響の回避）
第１実施例では、サブ制御基板３２の第２ＣＰＵ３８は、前回作成した駆動信号と今回作成した駆動信号とが同じ内容であっても、毎回のタイマ割込処理で必ず実行される。

すなわち、サブ制御基板３２から負荷駆動基板２２へのデータの伝送過程でノイズの介入が生じることが考えられるが、駆動信号が毎回出力されることで、駆動負荷をいち早く正常な状態に復帰させることができる。

（６．制御系の第２実施例）
次に、制御系の第２実施例について説明する。図８は、制御系の第２実施例を示している。上記の第１実施例は、左右のドラムユニット１８に付属するドラムバックライト用のＬＥＤや当りライン表示用のＬＥＤの発光制御をシリアルデータによって行うものであったが、この第２実施例は、ＬＥＤ基板１８ｄの発光制御に加え、ステッピングモータ１８ｂの駆動制御もシリアルデータよって行うものである。

図３に示される第１実施例では、ステッピングモータ１８ｂの駆動パルス信号が第２ＣＰＵ３８から負荷駆動基板２２へパラレルデータ形式で送信されていたが、第２実施例ではステッピングモータ１８ｂの駆動パルス信号がシリアルデータ形式で送信される。

第２実施例についても、ＬＥＤ素子の数や励磁コイルの数が仕様により増減したとき、それに応じてサブ制御基板を作り直さなければならなくなる事態を回避するため、サブ制御基板３２と負荷駆動基板２２との間を全てシリアル配線で接続するものとし、サブ制御基板３２についてはプログラム変更によって各種の仕様に対応できるようにしている。

第２実施例では、制御対象にステッピングモータ１８ｂが追加された分のビット数をカバーするため、３個×８ビット＝２４ビット）のシリアル／パラレルＩＣ５２が実装されている。その他の構成は第１実施例と同じであるため、既に説明済みの構成要素については同一の符号を付し、ここでは重複した説明を省略する。

なお、サブ制御基板３２と負荷駆動基板２２との間を全てパラレル配線で接続すると、制御対象となるＬＥＤ素子の数が仕様により増減したとき、それに応じた配線数や端子数が必要となり、そのために高価なサブ制御基板を作り直さなければならない。このような事態を回避するため、サブ制御基板３２と負荷駆動基板２２との間をシリアル配線で接続するものとし、サブ制御基板３２から負荷駆動基板２２への指令信号の伝送をシリアルデータ形式で行い、サブ制御基板３２についてはプログラム変更によって各種の仕様に対応できるようにしている。

（６−１．第１，第２ＣＰＵの処理）
第２実施例においても、第１ＣＰＵ３６は第１実施例と同様のメイン処理（図４）および定期割込処理（図５）を実行することができ、また第２ＣＰＵ３８も第１実施例と同様のメイン処理（図６）および定期割込処理（図７）を実行することができる。これら処理の内容は既に説明済みであるため、ここでは第１実施例との相違点を説明する。

（１）第２ＣＰＵ３８はメイン処理（図６）のステップＳ１０５において、出力データとしてステッピングモータ１８ｂの駆動パルスおよびＬＥＤ基板１８ｄの点灯信号がともにシリアルデータ形式で作成される。

（２）第２実施例では、第２ＣＰＵ３８は１ドラムユニット当り２４ビット、計４８ビットのシリアルデータを順次送信する。すなわち、第１実施例で説明した右上・右中・右下バックライトデータ、右上・右中・右下当りラインデータ、および左上・左中・左下バックライトデータ、左上・左中・左下当りラインデータ（１２ビット）に加えて、右上・右中・右下モータ励磁信号データ（１２ビット）が追加されている。また第１実施例では、片方のドラムユニットについて４ビット分の空きデータを調整出力していたが、第２実施例では空きデータを使用していないため、両方の合計は４８ビットでよい。

（３）第２実施例の場合、計４８ビットのデータ送信期間は４μｓ／ビット×４８ビット＝１９２μｓである。これら全４８ビットのシリアルデータは、カスケード接続されたシリアル／パラレルＩＣ５２に順次入力されて第１実施例と同様にシフトされ、そして、最初の１ビット目のデータが出力されてから１９２μｓ後に出力制御信号（ラッチ信号）が第２ＣＰＵ３８から出力され、４８ビットのパラレルデータに変換されたＬＥＤ駆動信号およびステッピングモータ駆動信号が一斉に出力トランジスタ５３を通じてＬＥＤ１８ｄとステッピングモータ１８ｂに出力される。

（６−２．制御系の動作特性）
次に、制御系の動作特性について説明する。以下の動作特性は第２実施例の制御系についてのものであるが、第１実施例についても共通である。

図９は、サブ制御基板３２から負荷駆動基板２２へ伝送される各種データの時間的変化の例を示している。なお、図は順次シリアル送信される４８ビットデータのうち、古いデータ８ビット分（先頭部分）について示したものである。

上記のように、サブ制御基板３２から負荷駆動基板２２へのデータ出力は、第２ＣＰＵ３８のタイマ割込処理（１ｍｓ）が実行される度に出力ＦＥＴ４８を通じて行われる。一方、負荷駆動基板２２でのデータ受け取りは、入力ＦＥＴ５０を通じて各シリアル／パラレルＩＣ５２にて行われる。

例えばシリアルデータＤｉ，Ｄｏについて、ある時刻ｔ０において入力ＦＥＴ５０に入力されるシリアルデータＤｉがハイレベル（Ｈ）からローレベル（Ｌ）に切り替わると（いわゆる立ち下がり）、これを受けて入力ＦＥＴ５０からシリアル／パラレルＩＣ５２に出力されるシリアルデータＤｏがハイレベルに切り替わる（Ｌ→Ｈ）。このとき、入力ＦＥＴ５０について一般的なバイポーラトランジスタのスイッチング特性を当てはめたと仮定すると、シリアルデータＤｉの切り替わりに対し、シリアルデータＤｏの変化（いわゆる立ち上がり）には、ある程度のターンオフ時間Ｔｏを反映した遅延が現れる。なお図１２では、説明の便宜のためターンオフ時の遅延のみを考慮するものとし、ターンオン時の遅延については省略している。

同様にクロック信号Ｃｉについても、ある時刻ｔ１において入力ＦＥＴ５０に入力されるクロック信号Ｃｉがハイレベル（Ｈ）からローレベル（Ｌ）に切り替わると、これを受けてクロック信号Ｃｏがシリアル／パラレルＩＣ５２に出力されるが、この間にもターンオフ時間Ｔｏを反映した遅延が現れている。

したがって、クロック信号Ｃｉが入力される時刻ｔ１においてシリアルデータＤｉがハイレベルであったとすると、これがシリアル／パラレルＩＣ５２でシフトされるまでにターンオフ時間Ｔｏ分の遅延が生じることになる。

（６−２−１．ターンオフによる影響の例）
第１，第２実施例では、１つのシリアル／パラレルＩＣ５２で８ビット長のシリアルデータＤｉをシフトしているが、例えば時刻ｔ１から時刻ｔ８までに出力された８ビット長のシリアルデータＤｉに対し、これをシフトしてパラレルデータ（ＨＬＬＬＨＨＨＨ）に変換するまでにはターンオフ時間Ｔｏ分の遅延が生じる。

このとき遅延の影響が大きく現れると、時刻ｔ８より後の時刻ｔｓ（最初の１ビット目のデータが出力されてから１９２μｓ後）で出力制御信号Ｓｉの入力（Ｌ→Ｈ）によりラッチが掛かったとしても、この時点（時刻ｔｓ）では未だ８ビット目のシリアルデータＤｉ（Ｈ）が有効にシフトされていない。この場合、ラッチした時点（時刻ｔｓ）でシリアル／パラレルＩＣ５２が受け取っているデータは、時刻ｔ８より前の８ビットデータ（ＬＬＬＨＨＨＨＬ）であり、本来なら時刻ｔ１〜ｔ８までの間に受け取りを完了するべきデータ（ＨＬＬＬＨＨＨＨ）との間に食い違いが生じてしまう。

（６−２−２．入力ＦＥＴによる遅延の回避）
上記の例は、負荷駆動基板２２でのデータの受け取りをバイポーラトランジスタで行うとした場合には顕著となるが、第１，第２実施例ではデータの受け取りを入力ＦＥＴ５０で行うものとしているため、実際の動作特性は図９に示されているとおりにはならない。

すなわち、データの受け取りを入力ＦＥＴ５０により行う場合、バイポーラトランジスタを用いた場合に比較して、より高速なスイッチング動作（ターンオフ時間の比較で約１０倍の応答速度）が可能であるため、上記のターンオフ時間Ｔｏは図１２に示されている例に比較して大幅に短縮される（約１／１０）。このため、時刻ｔ８において入力ＦＥＴ５０に８ビット目のシリアルデータＤｉ（Ｈ）が入力されると、これを図１２の例よりも早期にシリアルデータＤｏ（Ｌ）としてシリアル／パラレルＩＣ５２に出力することができる。したがって、時刻ｔｓにおいて出力制御信号Ｓｏによりラッチが掛かると、この時点でシリアル／パラレルＩＣ５２では既にシリアルデータＤｏ（Ｌ）のシフトが完了しているため、正規の８ビットパラレルデータ（ＨＬＬＬＨＨＨＨ）を各制御対象（ステッピングモータ１８ｂまたはＬＥＤ基板１８ｄ）に対する制御信号として用いることが可能となる。

（６−２−３．ノイズによる影響の回避）
また第１，第２実施例では、入力ＦＥＴ５０においてハイレベル／ローレベルの２値判断を行うための閾値を比較的高く設定している（例えば２Ｖ程度：２ＳＫ１０６２）。このため、サブ制御基板３２から負荷駆動基板２２へのデータ伝送の過程で外部ノイズの影響（Ｌ→Ｈの誤認識）が生じにくくなり、ノイズ耐性に優れた制御系を構築することができる。

加えて第１，第２実施例では、第２ＣＰＵ３８のタイマ割込処理（図７）において、前回の出力データと今回の出力データとが同じ内容であっても、その都度、同じ出力データを出力処理（ステップＳＢ２３）で送信するものとしている。このため、例えばデータ伝送の過程でノイズの影響が生じたことにより、これを負荷駆動基板２２で受け取った時にデータが変化していても、次回の割込処理で正しい出力データが伝送されるため、変化した状態でラッチされているデータを瞬時に復旧させることができる。

（６−３．出力ＦＥＴ）
以上は、入力ＦＥＴ５０を用いた負荷駆動基板２２でのデータ受信に関するものであるが、第１，第２実施例ではさらに、サブ制御基板３２の出力回路にもＦＥＴ（出力ＦＥＴ４８）が用いられている。これにより、サブ制御基板３２から負荷駆動基板２２へのデータ転送過程での遅延をさらに防止し、より高速で繊細な駆動制御を好適に実現することができる。

（７．その他の実施形態についての言及）
以上は一実施形態（第１，第２実施例）についての説明であるが、本発明の実施の形態がこれに制約されることはない。以下に、その他の実施形態についていくつか例を挙げて言及する。

（１）一実施形態ではパチンコ機（弾球遊技機）を例に挙げているが、本発明の遊技機は回胴式遊技機（メダル使用または遊技球使用のもの）であってもよい。

（２）制御対象となる演出動作体は一実施形態に例示されているものに限らず、その他の形態で演出動作（一定の演出効果を奏するもの）を実行するものを用いることができる。

（３）一実施形態では、制御対象の区分けをドラムユニットとそれ以外としているが、その他の区分けパターンを採用してもよい。

（４）サブ制御基板に配置されるＣＰＵは２つに限られず、３つ以上であってもよい。また、各ＣＰＵのタイマ割込処理の周期は１ｍｓ，２ｍｓだけでなく、その他の周期であってもよい。いずれにしても、制御対象ごとにＣＰＵを別々とすることで、いろいろな負荷（ステッピングモータ等）の動作特性に合わせて適切な割込処理の周期を設けることができる。

（５）また、一実施形態で示したサブ制御基板や負荷駆動基板の構成はあくまで好ましい例示であり、具体的な回路素子や回路配置等は適宜変更可能である。

表示ユニットと制御ユニットとを分離して示した斜視図である。 ドラムユニットの分解斜視図である。 第１実施例となるパチンコ機の制御系の構成を概略的に示した図である。 第１ＣＰＵが実行するメイン処理のフローチャートである。 図４のメイン処理中に割り込んで実行されるタイマ割込処理のフローチャートである。 第２ＣＰＵが実行するメイン処理のフローチャートである。 図６のメイン処理中に割り込んで実行されるタイマ割込処理のフローチャートである。 第２実施例となるパチンコ機の制御系の構成を概略的に示した図である。 伝送データの時間的変化を示したチャートである。

符号の説明

１４ センター役物装置
１６ 液晶表示器
１８ ドラムユニット
１８ａ ドラム
１８ｂ ステッピングモータ
１８ｄ ＬＥＤ基板
２２ 負荷駆動基板
２６ ＬＥＤ基板
３０ メイン制御基板
３２ サブ制御基板
３４ スピーカ
３６ 第１ＣＰＵ
３８ 第２ＣＰＵ
４８ 出力ＦＥＴ
５０ 入力ＦＥＴ
５２ シリアル／パラレルＩＣ

Claims (1)

1. 遊技動作を制御するメイン制御基板と、前記メイン制御基板に接続されて演出動作を制御するサブ制御基板と、前記サブ制御基板に接続され、可動体による演出動作を実行するべく作動するステッピングモータを駆動する負荷駆動基板とを備えた遊技機において、
   前記メイン制御基板は、遊技の進行に伴い前記サブ制御基板に対してメインコマンドを出力するメインＣＰＵを有しており、
   前記サブ制御基板は、前記メインＣＰＵからのメインコマンドに基づいて液晶表示器を含む演出要素の制御を行うとともにサブコマンドを生成して出力する第１ＣＰＵと、前記第１ＣＰＵから出力されるサブコマンドに基づいて、前記ステッピングモータを１ステップ駆動するための駆動パルスを生成して出力する第２ＣＰＵとを具備し、
   前記第１ＣＰＵは、生成した前記サブコマンドを所定の割込周期で実行される定期割込処理において前記第２ＣＰＵに出力し、
   前記第２ＣＰＵは、前記第１ＣＰＵよりも短周期の割込周期で実行される定期割込処理において、生成した前記駆動パルスを前記負荷駆動基板に出力し、
   前記第２ＣＰＵは、前回生成した駆動パルスの内容と今回生成した駆動パルスの内容とが同じであっても、前記駆動パルスの出力を定期割込処理毎に毎回行うことを特徴とする遊技機。

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