JP4927032B2

JP4927032B2 - 遊技機

Info

Publication number: JP4927032B2
Application number: JP2008135638A
Authority: JP
Inventors: 貴史野尻
Original assignee: 株式会社藤商事
Priority date: 2008-05-23
Filing date: 2008-05-23
Publication date: 2012-05-09
Anticipated expiration: 2028-05-23
Also published as: JP2009279252A

Description

本発明は、コンピュータ回路を有して構成される遊技機に関し、特に、無駄な消費電力を抑制しつつ、迫力あるランプ演出を可能にする遊技機に関する。

パチンコ機などの弾球遊技機は、遊技盤に設けた図柄始動口と、複数個の表示図柄を所定時間変動させた後に停止させるといった一連の図柄変動態様を表示する図柄表示部と、開閉板が開閉される大入賞口などを備えて構成されている。そして、図柄始動口に設けられた検出スイッチが遊技球の通過を検出すると、遊技球の入賞状態となり、図柄表示部で表示図柄を所定時間変動させる。そして、その後、７−７−７などの所定の態様で図柄が停止すると大当り状態となり、大入賞口が繰返し開放されて遊技者に有利な利益状態を発生させるようにしている。

図柄表示部は、通常、液晶ディスプレイで構成されており、リーチ演出や予告演出や大当り演出を含んだ各種の図柄演出動作を実行している。リーチ演出とは、あと一歩で大当り状態となる状態を継続させて遊技者を盛り上げる図柄演出であり、予告演出とは、図柄の変動動作の途中に、何らかのキャラクタを突然登場させることで、その後の大当り状態の招来を予告する図柄演出である。また、大当り演出とは、大当り状態での実行される演出であり、遊技者の喜びに対応して更に派手な図柄演出が実行される。

このような図柄演出の実行時には、これに同期して音声演出やランプ演出も実行されており、リーチ演出時や大当り演出時には、液晶ディスプレイの図柄演出に対応してランプを点滅演出させている。また、大当り状態に突入した後は、更に派手なランプ演出が実行されている。なお、演出用の電飾ランプとしては、ＬＥＤランプや白熱ランプなどが使用される。また、複数のランプを縦横に整列させてドットマトリクスを構成することもなる。

何れにしても、Ｎ＊Ｍ個のランプが配置されている場合には、これらは、Ｎビットのコモンデータと、Ｍビットの点灯データとを出力するランプ駆動回路によって選択的に駆動されるのが通例である。ランプ駆動回路には、一般に、シフトレジスタとラッチレジスタとを内蔵したドライバＩＣが使用され、シフトレジスタは、点灯データ及びコモンデータをシリアル信号として制御装置から受け、これを、ラッチレジスタを経由して出力することでＮ＊Ｍ個のランプが駆動される。

ここで、Ｎビットのコモンデータは、Ｍ個のランプを点灯駆動するか否かを決定するデータであり、このコモンデータが有意レベルである場合だけ、Ｍ個のランプが、Ｍビットの点灯データのレベルに応じて点灯又は消灯される。なお、Ｎ＊Ｍ個のランプがダイナミック点灯される場合には、Ｎビットのコモンデータの何れか1ビットだけが有意レベルとなるよう構成されている。

ところで、遊技機は、かなり劣悪なノイズ環境下にあるので、特に、シリアル信号の伝送経路が長い場合や、シリアル信号の伝送速度が速い場合には、ドライバＩＣに伝送されるシリアル信号がビット化けすることがある。そして、かかる異常時には、たとえ一時的であるとしても、本来意図しない無意味なランプ演出が実行されるので、遊技者に不信感を与えることになる。

そこで、かかる事態に対処するためには、Ｎ＊Ｍ個のランプを、高速度で繰り返し駆動することが考えられる。例えば、Ｎ＊Ｍ個のランプで構成されたドットマトリクスの画面を、1秒間に６０回描画するためには、１／（Ｎ＊６０）秒の周期で、Ｎビットのコモンデータと、Ｍビットの点灯データとを含むシリアル信号を、ドライバＩＣに送信する必要がある。例えば、Ｎ＝８ビットであれば、データの送信周期が２ｍＳ程度となり、各ランプは、１秒間に６０回、２＊Ｎ［ｍＳ］の周期で同一状態に駆動される。したがって、その描画データの一部がビット化けしても、人間の視覚とランプ点灯周期との関係から全体として何ら問題にならないことになる。

しかしながら、制御装置は、ドライバＩＣに対して、コモンデータ及び点灯データをシリアル信号として送信する必要があるので、点灯駆動すべきランプ数が増加すると、制御装置の送信処理負担が増加するという問題がある。すなわち、制御装置は、１／（Ｎ＊６０）秒の周期で、繰り返しシリアルデータの送信処理を実行する必要があるので、ランプ数（＝Ｎ＊Ｍ）が増加すると、その負担は軽くない。なお、シリアルデータの送信速度を速くすることは可能であるが、むやみに送信速度を速くすると、耐ノイズが更に悪化する。

本発明は、上記の課題に鑑みてなされたものであって、駆動すべきランプ数が増加しても、制御装置の制御負担を増加させることなく、ランプ駆動の誤動作を防止できる遊技機を提供することを課題とする。

上記の目的を達成するため、請求項１に係る発明は、遊技者の動作に関連する所定の入賞状態が発生すると、これに起因する当否抽選に基づいて遊技者に有利な遊技状態を発生させる遊技機であって、前記当否抽選を含んで遊技動作を統括的に制御する主制御部と、前記主制御部からの制御コマンドに基づいて個別的な制御動作を実現するサブ制御部とを備えて構成され、Ｎ列のコモンラインに対応して出力されるＮビットのコモンデータの特定１ビットと、Ｍ行の点灯ラインに対応して出力されるＭビットの点灯データの特定１ビットとを、各々、第１端子と第２端子に受けて点灯制御される合計Ｎ×Ｍ個のランプを行列状に接続し、同一列に属するＭ個のランプの第１端子に、同一ビットのデータが共通して供給されるＮビットのコモンデータと、同一行に属するＮ個のランプの第２端子に、同一ビットのデータが共通して供給されるＭビットの点灯データとをランプに出力することで、合計Ｎ＊Ｍ個のランプを点灯駆動する駆動部は、前記主制御部又はサブ制御部が出力する前記点灯データ及び前記コモンデータを含んだシリアル信号を受けるデータ受信回路と、前記データ受信回路が受信したシリアル信号を出力する時、出力データの異常を検知する異常検出回路と、前記異常検出回路の出力信号に基づいて前記データ受信回路を制御して、前記Ｎ＊Ｍ個のランプを非点灯状態にする動作禁止回路と、を有して構成されている。

本発明では、シリアル信号のビット化けを駆動部が判定し、異常時にはランプを点灯させないので、主制御部やサブ制御部としては、シリアル信号の送信周期を長くとることができ、その分だけ制御負担が軽減される。また、送信周期が長い分だけ、シリアル信号の送信速度を遅くできるので、その分だけ耐ノイズ性が高まる。すなわち、パルス幅が広いシリアルデータの方が、パルス幅が狭いより、スパイクノイズなどに対する耐性が高まる。なお、コモンデータ数が同じであれば、ダイナミック点灯される各ランプの平均輝度は、送信周期に関係しない。

本発明のランプとしては、ＬＥＤランプや白熱ランプなどの電飾ランプが典型的であるが、ドットマトリクスのような発光体を構成するランプも含まれる。

本発明の異常検出回路は、前記データ受信回路から出力される前記コモンデータに基づいて、出力データの異常を検知しても良いし、前記データ受信回路から出力される前記コモンデータ以外の出力データに基づいて、出力データの異常を検知しても良い。

また、前記データ受信回路と、前記主制御部又はサブ制御部とを接続する信号線は、前記点灯データ及びコモンデータを含んだシリアル信号と、前記シリアル信号の出力タイミングと同期したクロック信号と、前記シリアル信号を内部レジスタに保持することを前記データ受信回路に指示するラッチ信号と、前記レジスタに保持されたデータを出力することを前記データ受信回路に指示する制御信号と、を伝送する４本で構成されている。このような配線数が少ない構成を採ると、制御部との距離が長い場合でも、占有空間が多くない点で好ましい。なお、配線距離が長い分だけノイズの影響を受けやすいが、万一、ビット化けが生じても、本発明では、動作禁止回路が機能するので、遊技者に違和感を与えることがない。また、ビット化けによって全ランプが誤点灯するような事態も発生しないので、データ受信回路の意味もなく劣化することが防止される。

前記データ受信回路は、典型的には、シフトレジスタとラッチレジスタとを内蔵するＩＣを、複数個直列に接続して構成される。そして、異常検出回路は、Ｎビットのコモンデータを出力するべきＩＣの出力信号を受けて動作するのが好適である。この場合、異常検出回路は、前記Ｎビットのコモンデータのうち、複数ビットが、ランプを点灯可能にするレベルである場合に異常判定するＡＮＤ回路で構成されるのが典型的である。なお、ＡＮＤ回路の入出力は、正論理で構成しても負論理で構成しても良い。

一方、動作禁止回路は、Ｎビットのコモンデータを出力するべきＩＣの出力動作を禁止するよう構成するか、Ｍビットの点灯データを出力するべきＩＣの出力動作を禁止するよう構成するのが好ましい。なお、データ受信回路は、オープンコレクタ型の出力回路を有して構成されるか、３ステイト型の出力回路を有して構成されていると、出力動作を禁止する制御が容易である。

上記した本発明によれば、駆動すべきランプ数が増加しても、制御装置の制御負担を増加させることなく、ランプ駆動回路の誤動作を防止することができる。

以下、本発明の実施形態について詳細に説明する。図１は、本実施形態のパチンコ機ＧＭを示す斜視図である。このパチンコ機ＧＭは、島構造体に着脱可能に装着される矩形枠状の木製外枠１と、外枠１に固着されたヒンジ２を介して開閉可能に枢着される前枠３とで構成されている。この前枠３には、遊技盤５が、裏側からではなく、表側から着脱自在に装着され、その前側には、ガラス扉６と前面板７とが夫々開閉自在に枢着されている。なお、遊技盤５を除く部分が本発明の本体枠に該当する。

ガラス扉６の外周には、ＬＥＤランプなどによる多数の電飾ランプが、略Ｃ字状に配置されている。前面板７には発射用の遊技球を貯留する上皿８が装着され、前枠３の下部には、上皿８から溢れ出し又は抜き取った遊技球を貯留する下皿９と、発射ハンドル１０とが設けられている。発射ハンドル１０は発射モータと連動しており、発射ハンドル１０の回動角度に応じて動作する打撃槌によって遊技球が発射される。

上皿８の外周面には、チャンスボタン１１が設けられている。このチャンスボタン１１は、遊技者の左手で操作できる位置に設けられており、遊技者は、発射ハンドル１０から右手を離すことなくチャンスボタン１１を操作できる。このチャンスボタン１１は、通常時には機能していないが、ゲーム状態がボタンチャンス状態となると内蔵ランプが点灯されて操作可能となる。なお、ボタンチャンス状態は、必要に応じて設けられるゲーム状態である。

上皿８の右部には、カード式球貸し機に対する球貸し操作用の操作パネル１２が設けられ、カード残額を３桁の数字で表示する度数表示部と、所定金額分の遊技球の球貸しを指示する球貸しスイッチと、ゲーム終了時にカードの返却を指令する返却スイッチとが設けられている。

図２に示すように、遊技盤５には、金属製の外レールと内レールとからなるガイドレール１３が環状に設けられ、その内側の遊技領域５ａの略中央には、液晶カラーディスプレイＤＩＳＰが配置されている。また、遊技領域５ａの適所には、図柄始動口１５、大入賞口１６、複数個の普通入賞口１７（大入賞口１６の左右に４つ）、２つの通過口であるゲート１８が配設されている。これらの入賞口１５〜１８は、それぞれ内部に検出スイッチを有しており、遊技球の通過を検出できるようになっている。

液晶ディスプレイＤＩＳＰは、大当り状態に係わる特定図柄を変動表示すると共に背景画像や各種のキャラクタなどをアニメーション的に表示する装置である。この液晶ディスプレイＤＩＳＰは、中央部に特別図柄表示部Ｄａ〜Ｄｃと右上部に普通図柄表示部１９を有している。そして、特別図柄表示部Ｄａ〜Ｄｃでは、大当り状態の招来を期待させるリーチ演出が実行されたり、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、当否結果を不確定に報知する予告演出などが実行される。

普通図柄表示部１９は普通図柄を表示するものであり、ゲート１８を通過した遊技球が検出されると、普通図柄が所定時間だけ変動し、遊技球のゲート１８の通過時点において抽出された抽選用乱数値により決定される停止図柄を表示して停止するようになっている。

図柄始動口１５は、左右一対の開閉爪１５ａを備えた電動式チューリップで開閉されるよう例えば構成され、普通図柄表示部１９の変動後の停止図柄が当り図柄を表示した場合には、開閉爪１５ａが所定時間だけ、若しくは、所定個数の遊技球を検出するまで開放されるようになっている。

図柄始動口１５に遊技球が入賞すると、特別図柄表示部Ｄａ〜Ｄｃの表示図柄が所定時間だけ変動し、図柄始動口１５への遊技球の入賞タイミングに応じた抽選結果に基づいて決定される停止図柄で停止する。なお、特別図柄表示部Ｄａ〜Ｄｃ及びその周りでは、一連の図柄演出の間に、予告演出が実行される場合がある。

大入賞口１６は、例えば前方に開放可能な開閉板１６ａで開閉制御されるが、特別図柄表示部Ｄａ〜Ｄｃの図柄変動後の停止図柄が「７７７」などの大当り図柄のとき、「大当りゲーム」と称する特別遊技が開始され、開閉板１６ａが開放されるようになっている。

大入賞口１６の開閉板１６ａが開放された後、所定時間が経過し、又は所定数（例えば１０個）の遊技球が入賞すると開閉板１６ａが閉じる。このような動作は、最大で例えば１５回まで特別遊技が継続され、遊技者に有利な状態に制御される。なお、特別図柄表示部Ｄａ〜Ｄｃの変動後の停止図柄が特別図柄のうちの特定図柄であった場合には、特別遊技の終了後のゲームが高確率状態となるという特典が付与される。

図３は、本実施形態のパチンコ機ＧＭの全体回路構成を示すブロック図である。図中の一点破線矢印は、主に、直流電圧ラインを示している。

図示の通り、このパチンコ機ＧＭは、ＡＣ２４Ｖを受けて各種の直流電圧やシステムリセット信号ＳＹＳなどを出力する電源基板２０と、遊技制御動作を中心統括的に担う主制御基板２１と、主制御基板２１から受けた制御コマンドＣＭＤに基づいてランプ演出及び音声演出を実行する演出制御基板２２と、演出制御基板２２から受けた制御コマンドＣＭＤ’に基づいて液晶ディスプレイＤＩＳＰを駆動する液晶制御基板２３と、主制御基板２１から受けた制御コマンドＣＭＤ”に基づいて払出モータＭを制御して遊技球を払い出す払出制御基板２４と、遊技者の操作に応答して遊技球を発射させる発射制御基板２５と、を中心に構成されている。

但し、この実施形態では、主制御基板２１が出力する制御コマンドＣＭＤは、コマンド中継基板２６と演出インターフェイス基板２７を経由して、演出制御基板２２に伝送される。また、演出制御基板２２が出力する制御コマンドＣＭＤ’は、演出インターフェイス基板２７を経由して、液晶制御基板２３に伝送され、主制御基板２１が出力する制御コマンドＣＭＤ”は、主基板中継基板２８を経由して、払出制御基板２４に伝送される。なお、演出インターフェイス基板２７と演出制御基板２２とは、ケーブルを使用することなくコネクタによって直結されている。

これら主制御基板２１、演出制御基板２２、液晶制御基板２３、及び払出制御基板２４には、ワンチップマイコンを備えるコンピュータ回路がそれぞれ搭載されている。そこで、これらの制御基板２１〜２４に搭載された回路、及びその回路によって実現される動作を機能的に総称して、本明細書では、主制御部２１、演出制御部２２、液晶制御部２３、及び払出制御部２４と言うことがある。なお、演出制御部２２、液晶制御部２３、及び払出制御部２４の全部又は一部がサブ制御部である。

ところで、このパチンコ機ＧＭは、図３の破線で囲む枠側部材ＧＭ１と、遊技盤５の背面に固定された盤側部材ＧＭ２とに大別されている。枠側部材ＧＭ１には、ガラス扉６や前面板７が枢着された前枠３と、その外側の木製外枠１とが含まれており、機種の変更に拘わらず、長期間にわたって遊技ホールに固定的に設置される。一方、盤側部材ＧＭ２は、機種変更に対応して交換され、新たな盤側部材ＧＭ２が、元の盤側部材の代わりに枠側部材ＧＭ１に取り付けられる。なお、枠側部材ＧＭ１を除く全てが、盤側部材ＧＭ２である。

図３の破線枠に示す通り、枠側部材ＧＭ１には、電源基板２０と、払出制御基板２４と、発射制御基板２５と、枠中継基板３２と、外部端子基板ＯＴと、球貸機ＵＴとのインターフェイス基板ＩＦとが含まれており、これらの回路基板が、前枠３の適所に各々固定されている。一方、遊技盤５の背面には、主制御基板２１、演出制御基板２２、液晶制御基板２３が、液晶ディスプレイＤＩＳＰやその他の回路基板と共に固定されている。そして、枠側部材ＧＭ１と盤側部材ＧＭ２とは、一箇所に集中配置された接続コネクタＣＮ１〜ＣＮ４によって電気的に接続されている。

図３に示す通り、電源基板２０は、接続コネクタＣＮ２を通して、主基板中継基板２８に接続され、接続コネクタＣＮ３を通して、電源中継基板３０に接続されている。そして、主基板中継基板２８は、電源基板２０から受けたシステムリセット信号ＳＹＳ、ＲＡＭクリア信号、電圧降下信号、バックアップ電源、ＤＣ１２Ｖ、ＤＣ３２Ｖを、そのまま主制御部２１に出力している。同様に、電源中継基板３０も、電源基板２０から受けたシステムリセット信号ＳＹＳや、交流及び直流の電源電圧を、そのまま演出インターフェイス基板２７に出力している。なお、演出インターフェイス基板２７は、受けたシステムリセット信号ＳＹＳを、そのまま演出制御部２２と液晶制御部２３に出力している。

一方、払出制御基板２４は、中継基板を介することなく、電源基板２０に直結されており、主制御部２１が受けると同様の、システムリセット信号ＳＹＳ、ＲＡＭクリア信号、電圧降下信号、バックアップ電源を、その他の電源電圧と共に直接的に受けている。

ここで、電源基板２０が出力するシステムリセット信号ＳＹＳは、電源基板２０に交流電源２４Ｖが投入されたことを示す信号であり、この信号によって各制御部２１〜２４のワンチップマイコンその他のＩＣ素子が電源リセットされるようになっている。主制御部２１及び払出制御部２４が、電源基板２０から受けるＲＡＭクリア信号は、各制御部２１，２４のワンチップマイコンの内蔵ＲＡＭの全領域を初期設定するか否かを決定する信号であって、係員が操作する初期化スイッチのＯＮ／ＯＦＦ状態に対応した値を有している。

主制御部２１及び払出制御部２４が、電源基板２０から受ける電圧降下信号は、交流電源２４Ｖが降下し始めたことを示す信号であり、この電圧降下信号を受けることによって、各制御部２１、２４では、停電や営業終了に先立って、必要な終了処理を開始するようになっている。また、バックアップ電源は、営業終了や停電により交流電源２４Ｖが遮断された後も、主制御部２１と払出制御部２４のワンチップマイコンの内蔵ＲＡＭのデータを保持するＤＣ５Ｖの直流電源である。したがって、主制御部２１と払出制御部２４は、電源遮断前の遊技動作を電源投入後に再開できることになる（電源バックアップ機能）。このパチンコ機では少なくとも数日は、各ワンチップマイコンのＲＡＭの記憶内容が保持されるよう設計されている。

一方、演出制御部２２と液晶制御部２３には、上記した電源バックアップ機能が設けられていない。しかし、演出制御部２２と液晶制御部２３には、システムリセット信号ＳＹＳが共通して供給されており、他の制御部２１，２４と、ほぼ同期したタイミングで電源リセット動作が実現される。

図３及び図４に示す通り、演出インターフェイス基板２７は、コマンド中継基板２６と、電源中継基板３０と、枠中継基板３１と、演出制御基板２２と、ランプ接続基板３４と、液晶制御基板２３と、インバータ基板３３とに接続されている。

図４に示すように、演出制御部２２は、音声演出・ランプ演出・データ転送などの処理を実行するワンチップマイコン４０と、ワンチップマイコン４０の制御プログラムなどを記憶するＥＰＲＯＭ４１と、ワンチップマイコン４０からの指示に基づいて音声信号を生成する音声再生ＬＳＩ４２と、生成される音声信号の元データである圧縮音声データを記憶する音声用メモリ（フレーズＲＯＭ）４３と、ウォッチドッグタイマＷＤＴとを備えて構成されている。

ワンチップマイコン４０には、シリアル通信回路ＳＩＯと、パラレルポートＰＩＯとが内蔵されている。そして、この実施例では、シリアル通信回路ＳＩＯからは、シリアルデータＤＡＴＡ及びシフトクロックＣＬＯＣＫが出力され、パラレルポートＰＩＯからは、ラッチ信号ＬＡＴＣＨ及び動作制御信号ＥＮＡＢＬＥが出力されるよう構成されている。また、パラレルポートＰＩＯからは、制御コマンドＣＭＤ’及びストローブ信号ＳＴＢ’も出力される。

ウォッチドッグタイマＷＤＴは、ワンチップマイコン４０から定期的に供給されるクリアパルスでリセットされるが、プログラムの暴走などによって、このクリアパルスが途絶えると、リセット信号ＲＥＳＥＴを出力するようになっている。その結果、ワンチップマイコン４０は、初期状態に強制的にリセットされ、プログラムの暴走状態などが解消される。

図４に示す通り、演出制御基板２２のワンチップマイコン４０には、主制御基板２１から出力された制御コマンドＣＭＤとストローブ信号（割込み信号）ＳＴＢとが、演出インターフェイス基板２７のバッファ４８を経由して供給されている。そして、ストローブ信号ＳＴＢによって起動される受信割込み処理によって、演出制御部２２は、制御コマンドＣＭＤを取得することになる。演出制御部２２が取得する制御コマンドＣＭＤには、(a)エラー報知その他の報知用制御コマンドなどの他に、(b)図柄始動口への入賞に起因する各種演出動作の概要を特定する制御コマンド（変動パターンコマンド）が含まれている。ここで、変動パターンコマンドで特定される演出動作の概要には、演出開始から演出終了までの演出総時間と、大当り抽選における当否結果とが含まれている。なお、これらに加えて、リーチ演出や予告演出の有無などを含めて変動パターンコマンドで特定してもよいが、この場合でも、演出内容の具体的な内容は特定されていない。

そのため、演出制御部２２では、変動パターンコマンドＣＭＤを取得すると、これに続いて演出抽選を行い、取得した変動パターンコマンドで特定される演出概要を更に具体化している。例えば、リーチ演出や予告演出について、その具体的な内容が決定される。そして、決定された具体的な遊技内容にしたがい、ＬＥＤランプ群などの点滅によるランプ演出や、スピーカによる音声演出の準備動作を行うと共に、液晶制御部２３に対して、ランプやスピーカによる演出動作に同期した図柄演出に関する制御コマンドＣＭＤ’を出力する。

この場合、演出制御部２２は、液晶制御部２３に対するストローブ信号（割込み信号）ＳＴＢ’と共に、制御コマンドＣＭＤ’を演出インターフェイス基板２７に向けて出力する。なお、演出制御部２２は、液晶ディスプレイに関連する報知用制御コマンドその他の制御コマンドを受信した場合は、その制御コマンドを、そのまま割込み信号ＳＴＢ’と共に演出インターフェイス基板２７に向けて出力する。

このような演出制御基板２２の構成に対応して、演出インターフェイス基板２７は、８ビット長の制御コマンドＣＭＤ’と１ビット長の割込み信号ＳＴＢ’を受けるよう構成されている。そして、これらのデータＣＭＤ’，ＳＴＢ’は、バッファ回路４５を経由して、そのまま液晶制御基板２３に出力される。

また、演出インターフェイス基板２７は、演出制御部２２から出力されるランプ駆動用の制御信号（ＤＡＴＡ，ＣＬＯＣＫ，ＥＮＡＢＬＥ，ＬＡＴＣＨ）を受けて、バッファ回路４６を経由して出力する。演出インターフェイス基板２７から出力されたランプ駆動制御信号は、ランプ接続基板３４を経由してＬＥＤランプ群に供給され、その結果、主制御部２１が出力した制御コマンドＣＭＤに対応するランプ演出が実現される。

図５は、ランプ接続基板３４に搭載されたランプ駆動回路ＬＡＭＰと、ＬＥＤランプ群との接続関係を示す回路図である。ランプ駆動回路ＬＡＭＰは、演出制御部２２のワンチップマイコン４０から、シリアル信号ＤＡＴＡと、ラッチ信号ＬＡＴＣＨと、シリアルクロックＣＬＯＣＫと、動作制御信号ＥＮＡＢＬＥとを受けて機能している。

また、ランプ制御回路ＬＡＭＰは、シフトレジスタとラッチレジスタとを内蔵するドライバＤｒ１，Ｄｒ２と、ドライバＤｒ１の出力信号を電流増幅するトランジスタアレイＡＲＹと、ドライバＤｒ１の出力レベルの異常を検出する第１ゲートＧ１と、第１ゲートＧ１の出力に応じてドライバＤｒ１，Ｄｒ２の出力動作を禁止する第２ゲートＧ２とで構成されている。

トランジスタアレイＡＲＹは、この実施例では、４つのトランジスタＱ１〜Ｑ４と、各トランジスタＱ１〜Ｑ４のベース電位を規定する４組の分圧抵抗ｒ１，ｒ２とで構成されている。各トランジスタＱ１〜Ｑ４は、エミッタ端子が電源電圧Ｖｃｃに接続されており、分圧抵抗ｒ２に、グランドレベルの入力信号を受けるとＯＮ動作する。なお、トランジスタＱ１〜Ｑ４のＯＮ動作時には、コレクタ端子からＬＥＤランプ群に向けて駆動電流が流出される。

この実施例では、２つのドライバＤｒ１，Ｄｒ２を使用して、Ｎ＊Ｍ（＝４＊１０）個のＬＥＤランプを点灯駆動している。Ｎ＊Ｍ個のＬＥＤランプは、列方向のコモンデータＣＯＭ１〜ＣＯＭｎと、行方向の点灯データＰ１〜Ｐｍとで駆動されるよう接続されている（ここでは、ｎ＝４，ｍ＝１０）。

具体的には、第ｉ列のコモンデータＣＯＭｉは、行方向の１０個のＬＥＤランプのアノード端子に共通して接続されている。そして、この１０個のＬＥＤランプのカソード端子は、１０個の電流制限抵抗Ｒ・・・Ｒを経由して、ドライバＤｒ２の出力端子（１０ビット）に接続されている。

一方、電流制限抵抗Ｒの他方側（右側）は、列方向の４個のＬＥＤランプのカソード端子に共通して接続されている。そして、この４個のＬＥＤランプのアノード端子は、トランジスタ（電流増幅素子）Ｑ１〜Ｑ４を経由して、ドライバＤｒ１の出力端子（４ビット）に接続されている。

図６は、ドライバＤｒ１，Ｄｒ２の内部回路を図示したものである。この実施例では、ＲＯＨＭ社の１６ビット定電流ＬＥＤドライバであるＢＤ７８５１ＦＰを使用している。図示の通り、演出制御部２２のワンチップマイコン４０から受けたシリアル信号ＤＡＴＡは、Ｓ＿ＩＮ端子を経由して、１６ビット長のシフトレジスタに供給され、シフトクロックＣＬＯＣＫに同期してシフトされる。そして、シフトレジスタを経由したシリアル信号は、Ｓ＿ＯＵＴ端子から出力される。

シフトレジスタに入力されたシリアル信号ＤＡＴＡは、ラッチ信号ＬＡＴＣＨがＨレベルに立上ったタイミングで、１６ビット長のラッチレジスタに取得され、ラッチ信号ＬＡＴＣＨがＬレベルに戻ると、ラッチレジスタの取得値が保持される。ラッチレジスタの取得値は、動作制御信号ＥＮＡＢＬＥがＬレベルであれば、そのまま出力端子ＯＵＴ１〜ＯＵＴ１６から出力される。但し、動作制御信号ＥＮＡＢＬＥがＨレベルであれば、オープンコレクタ型の出力ゲート列が全て解放状態となる。

なお、このＩＣには、電流制限端子R_Irefが設けられており、この端子R_Irefに接続する外付け抵抗によって出力電流値を制限できるようになっている。したがって、このＩＣでは、内部回路を破損させるような過電流は流れないが、コモンデータや点灯データのビット化けによって、意図しないランプ演出が実行されたり、設計値以上の電流が流れることは、この機能では防止できない。

図５に示す２つのドライバＤｒ１，Ｄｒ２は、シリアル信号ＤＡＴＡが直列接続されており、上流側のドライバＤｒ１のＳ＿ＯＵＴ端子と、下流側のドライバＤｒ２のＳ＿ＩＮ端子とが接続されている。一方、ラッチ信号ＬＡＴＣＨと、シリアルクロックＣＬＯＣＫとは、２つのドライバＤｒ１，Ｄｒ２に並列的に接続されており、互いに同期した動作を実現している。

図５に示すランプ駆動回路ＬＡＭＰの説明を続けると、ドライバＤｒ１の４ビット出力端子ＯＵＴ１〜ＯＵＴ４は、トランジスタアレイＡＲＹに接続されている。なお、他の出力端子ＯＵＴ５〜ＯＵＴ１６は未使用である。先に説明した通り、ドライバの出力部は、オープンコレクタ型であるが、例えば出力データＯＵＴｉがＬレベルであれば、該当するトランジスタＱｉがＯＮ動作することで、コモンデータＣＯＭｉがＨレベルとなる。そして、コモンデータＣＯＭｉがＨレベルとなると、第ｉ列に配置された１０個のＬＥＤランプが点灯可能な状態となる。

一方、ドライバＤｒ２の１０ビット出力ＯＵＴ１〜ＯＵＴ１０は、点灯データとして、各々、４個のＬＥＤランプのカソード端子に共通して供給されている。したがって、第ｉ列の１０個のＬＥＤランプは、ドライバＤｒ２の出力端子ＯＵＴ１〜ＯＵＴ１０から出力される点灯データＰ１〜Ｐ１０に基づいて、点灯又は消灯される。例えば、点灯データＰｊがＬレベルであれば、ｊ行ｉ列に位置するＬＥＤランプが点灯し、点灯データＰｋがＨレベルであれば、ｋ行ｉ列に位置するＬＥＤランプが消灯する。

ところで、第１ゲートＧ１は、ドライバＤｒ１の２つの出力データＯＵＴ１，ＯＵＴ２を受けるＮＯＲゲートである。そして、この２つの出力データＯＵＴ１〜ＯＵＴ２が共にＬレベルの場合には、Ｈレベルの異常信号ＥＲを出力する異常検出回路として機能する。言い換えると、この異常検出回路は、負論理入力、正論理出力のＡＮＤゲートで構成されている。

一方、第２ゲートＧ２は、第１ゲートＧ１の出力と、ワンチップマイコン４０が出力する動作制御信号ＥＮＡＢＬＥとを受けるＯＲゲートである。そのため、第２ゲートＧ２の入力信号の何れかがＨレベルの場合には、第２ゲートＧ２の出力がＨレベルとなる。この第２ゲートＧ２のＨレベル出力は、ドライバＤｒ２のＥＮＡＢＬＥ端子に供給されているので、第２ゲートＧ２の出力がＨレベルである場合には、ドライバＤｒ２の出力ゲート列が全て解放状態となる。したがって、第２ゲートＧ２は、ドライバＤｒ２の出力動作を禁止する動作禁止回路として機能する。すなわち、第２ゲートの出力がＨレベルとなると、全てのＬＥＤランプは、強制的に消灯状態となる。

図８（ａ）は、演出制御部２２が実行するランプ駆動処理を説明するフローチャートであり、ワンチップマイコン４０によって実行される。なお、演出制御部２２の動作は、ＣＰＵがリセットされると開始されるメイン処理（不図示）と、主制御部２１から制御コマンドＣＭＤを受信した際に起動される受信割込み処理（不図示）と、図８（ａ）に示すタイマ割込み処理と、図８（ｂ）に示す送信完了割込みとを中心に構成されている。

タイマ割込み処理（図８（ａ））は、この実施例では、２０ｍＳ毎に起動されて、シリアル通信回路ＳＩＯを動作させることで、一連のシリアル信号をランプ駆動回路ＬＡＭＰに送信している。一方、送信完了割込み（図８（ｂ））は、シリアル通信回路ＳＩＯが、一連のシリアル信号の送信処理を終えた段階で起動される。

この実施例では、タイマ割込み処理と送信完了割込み処理とで、ランプ駆動処理が実現されている。そして、タイマ割込みが２０ｍＳ毎に起動されるので、例えば、４＊１０個のＬＥＤランプを駆動するために、コモンデータ４ビットと、点灯データ１０ビットとが、２０ｍＳ毎に伝送されることになり、各ＬＥＤランプは、２０＊４＝８０ｍＳ毎に駆動される。したがって、例えば、４＊１０個のＬＥＤランプによるドットマトリクスを想定すると、そのドットマトリクス面は、１秒間に１２．５回の頻度で描画される。

後述するように、本実施例では、ビット化け検出時に点灯動作を禁止しているので、従来例に比較して、上記のように相当に遅い描画速度を採用することができ、演出制御部２２の制御負担が大幅に軽減される。その結果、演出制御部２２は、ランプ演出以外の制御動作を豊富化することができ、より高度な演出動作が可能となる。

また、本実施例では、描画速度が遅い分だけ、シリアル通信の通信速度を低減することができるので、シリアルデータのパルス幅が広い分だけ耐ノイズ性にも優れている。すなわち、パルス幅の狭いシリアルデータが、スパイクノイズに埋没するような状況でも、シリアルデータのパルス幅が広い分だけ救われる可能性がある。

ところで、図８（ｃ）は、ランプの点灯パターンを規定する点灯パターンテーブルＴＢＬである。点灯パターンテーブルＴＢＬは、複数群に区分されており、各群の点灯パターンとして、ここでは、（０００１）（００１０）（０１００）（１０００）のコモンデータＣＯＭ１〜ＣＯＭ４に対応して、点灯データＰ１〜Ｐ１０が４組用意されている。但し、各群のデータは、必ずしもコモンデータＣＯＭ１〜ＣＯＭ４に対応した４組である必要はなく、点灯パターンの繰り返し周期に応じて、４の整数倍であっても良い。なお、変則的なランプ演出を実行するときには、必ずしも、コモンデータＣＯＭ１〜ＣＯＭ４の整数倍にする必要もない。

何れにしても、複数群に区分された何れの群に属するデータを使用するかは、演出制御部２２が主制御部２１から受ける制御コマンドＣＭＤに基づいて決定される。

先に説明した通り、ドライバＤｒ１，Ｄｒ２は、１６ビット長のシフトレジスタと、１６ビット長のラッチレジスタとを内蔵しているので、点灯パターンテーブルＴＢＬには、１６＊２＝３２ビットのパターンデータが記憶されている。なお、この実施例では、４ビットのコモンデータＣＯＭ１〜ＣＯＭ４と、１０ビットの点灯データＰ１〜Ｐ１０だけが使用されるので、未使用のビットには、「０」が割り当てられている。もっとも、これら未使用のビットデータは、図５に示す実施例では、各ドライバＤｒ１，Ｄｒ２において利用されないので「１」であっても良い。一方、図９に示す実施例では、ドライバＤｒ１において、未使用のビットデータ（ＯＵＴ５など）が活用されるので、「０」でなくてはならない。

図８（ｃ）に示す通り、ここでは、各群のパターンデータは、そのコモンデータＣＯＭ４〜ＣＯＭ１が（０００１）、（００１０）、（０１００）、（１０００）であり、その点灯データＰ１０〜Ｐ１も４組である。このように、４ビットのコモンデータＣＯＭ４〜ＣＯＭ１は、その何れか1ビットだけが「１」であるので、図５に示す第1列から第４列のＬＥＤランプ群は、本来は、いずれか一列の１０個のＬＥＤランプだけが点灯駆動される。

以上を踏まえてランプ駆動処理を説明する。図８（ａ）に示す通り、タイマ割込みが発生すると、先ず、点灯パターンテーブルＴＢＬから出力すべき３２ビットのデータが選択される（ＳＴ１）。複数群のうち、何れの群に属するパターンデータを使用するかは、主制御部２１が出力する制御コマンドＣＭＤに基づいて既に決定されているので、ステップＳＴ１の処理では、選択済みの群に属する何行目のパターンデータを出力するかを決定することになる。なお、選択されている群に、４行のパターンデータしか存在しない図示例のような場合には、この４行のパターンデータが繰り返し出力される。

ステップＳＴ１の処理が終われば、次に、ワンチップマイコン４０は、３２ビット長のシリアルデータＤＡＴＡを指定した状態で、シリアル通信回路ＳＩＯを起動してタイマ割込み処理を終える（ＳＴ２）。なお、シリアル通信回路ＳＩＯは、８ビット毎にシリアルデータを送信するので、ステップＳＴ２の処理は、実際には、かなり複雑であり制御負担は軽くない。但し、ここでは、説明の都合上、１０ビットの点灯データＰ１〜Ｐ１０と、４ビットのコモンデータＣＯＭ１〜ＣＯＭ４とを含んだ３２ビットのシリアル信号ＤＡＴＡが、シリアル通信回路ＳＩＯからドライバＤｒ１，Ｄｒ２（ランプ駆動回路ＬＡＭＰ）に自動的に送信されることにする。

したがって、シリアル通信回路ＳＩＯは、ワンチップマイコン４０から指示された３２ビット長のシリアルデータＤＡＴＡを、シフトクロックＣＬＯＣＫに同期して、ランプ駆動回路ＬＡＭＰに送信し、この送信処理が完了すると、ワンチップマイコン４０に送信完了割込みを発生させることになる。

そして、送信完了割込みがかかると、図８（ｂ）に示す送信完了割込み処理が実行される。ここでは、ワンチップマイコン４０は、先ず、動作制御信号ＥＮＡＢＬＥをＨレベルに立上げる（ＳＴ３）。その結果、ランプ駆動回路ＬＡＭＰのドライバＤｒ１，Ｄｒ２は、オープンコレクタ型の出力端子が開放状態となって、全てのＬＥＤランプが非点灯状態となる。

次に、ワンチップマイコン４０は、ＬＡＴＣＨパルスを出力する（ＳＴ４）。具体的には、ＬＡＴＣＨ信号をＨレベルに立上げた後にＬレベルに戻す。その結果、ドライバＤｒ１，Ｄｒ２では、内蔵された１６ビットシフトレジスタのデータが、ラッチレジスタに転送される。但し、このタイミングでは、動作制御信号ＥＮＡＢＬＥがＨレベルであるから、全てのＬＥＤランプは非点灯状態のままである。

次に、ワンチップマイコン４０は、動作制御信号ＥＮＡＢＬＥをＬレベルに立下げて、送信完了割込み処理を終える（ＳＴ５）。その動作の結果、ステップＳＴ２の処理後に、シリアル通信回路ＳＩＯからドライバＤｒ１，Ｄｒ２にシリアル転送された３２ビットのデータが、ＬＥＤランプに向けて出力される。但し、図５の回路構成に基づき、実際に出力されるのは、４ビットのコモンデータＣＯＭ１〜ＣＯＭ４と、１０ビットの点灯データＰ１〜Ｐ１０だけである。そして、ＬレベルのコモンデータＣＯＭｉで選択される第ｉ列に属する１０個のＬＥＤランプが、点灯データＰ１〜Ｐ１０に基づいて、点灯又は消灯される。

正常な動作状態では、上記の通りに機能する。しかし、劣悪なノイズ環境下、シリアル信号がビット化けしている可能性もある。図５（ｂ）は、かかる異常時の動作を図示したものであり、択一的に有意レベルとなる筈の出力信号ＯＵＴ１〜ＯＵＴ４のうち、ビット化けによって、出力信号ＯＵＴ１及びＯＵＴ２が共にＬレベルとなった場合を想定している。このような場合、列方向の２個のＬＥＤランプが全てＯＮ動作可能状態となるが、２個のＬＥＤランプのＯＮ電流の総和は、電源電圧Ｖｃｃと電流制限抵抗Ｒとで規定される（Ｖｃｃ−Ｖｆ）／Ｒであるので、この意味では、特段の問題が生じない。なお、Ｖｆは、ＬＥＤランプ（発光ダイオード）の順方向電圧降下であり、ＬＥＤランプの本来のＯＮ電流［＝（Ｖｃｃ−Ｖｆ）／Ｒ］は、１００ｍＡ程度に設定されている。

一方、ドライバＤｒ１の出力ＯＵＴ１及びＯＵＴ２が、共にＬレベルとなるような異常時には、点灯データＰ１〜Ｐ１０についても、当然にビット化けしていると懸念される。そして、点灯データＰｊのビット化けによって、意味のないランプ演出が実行されると、遊技者に少なからず不信感を与える。

また、例えば、ＯＵＴ１〜ＯＵＴ４全てがＬレベルとなった場合には、ドライバＤｒ２の出力トランジスタ（オープンコレクタ型の出力部）には、各々、１００ｍＡ程度のコレクタ電流が流れるので、全体として、かなりの大電流となってドライバＤｒ２を少なからず劣化させる。そして、このような異常が相当の頻度で繰り返されると、遊技者の不信感が募るだけでなく、意味のない発熱によってドライバＤｒ２の劣化が促進される。

しかし、本実施例では、コモンデータＣＯＭ１，ＣＯＭ２が共にＬレベルにビット化けした場合には、第１ゲートＧ１の出力がＨレベルに変化するので、このＨレベル出力が、第２ゲートＧ２を通過して、ドライバＤｒ２のＥＮＡＢＬＥ端子に供給される。そして、ＥＮＡＢＬＥ端子がＨレベルに変化すると、ドライバＤｒ２の出力トランジスタ（オープンコレクタ型）が全て解放状態になるので、ドライバＤｒ２への流入電流が阻止され、全てのＬＥＤランプも消灯するので、上記した弊害が一挙に解消される。なお、Ｈレベルの異常信号ＥＲは、次回のタイマ割込み処理において、正常データが出力されることでＬレベルに復帰する。

ところで、４ビットのコモンデータＣＯＭ１〜ＣＯＭ４のうち、任意の３ビットや２ビットがビット化けした場合にも、ドライバＤｒ１，Ｄｒ２の出力トランジスタを全て解放状態にするよう、第１ゲートＧ１の回路構成を変更しても良い。すなわち、単一のＮＯＲゲートＧ１に代えて、４ビットの出力端子ＯＵＴ１〜ＯＵＴ４のうち、任意の２ビットや、任意の３ビットがＬレベルのなった場合に、Ｈレベルの異常信号ＥＲを出力する論理回路を設けても良いのは勿論である。

図９（ａ）は、第２実施例のランプ駆動回路ＬＡＭＰを示す回路図である。ここでは、インバータ（ＮＯＴ）動作をするトランジスタＱと、検出抵抗ＲＬとで、異常検出回路Ｇ１を構成している。図示の通り、ドライバＤｒ１の出力端子ＯＵＴ５の出力信号が、抵抗ｒ２を経由して、トランジスタＱのベース端子に供給されている。この第２実施例でも、図８（ｂ）に示す点灯パターンテーブルＴＢＬが使用されるので、本来、出力端子ＯＵＴ５からは、Ｈレベルの信号が出力される筈である。

しかし、コモンデータＣＯＭ１〜ＣＯＭ４や、点灯データＰ１〜Ｐ１０がビット化けするような異常時には、出力端子ＯＵＴ５からもビット化けしたＬレベルの信号が出力される可能性がある。そして、かかる異常時には、異常検出回路Ｇ１がＨレベルの異常信号ＥＲを出力し、これが、第２ゲートＧ２を経由してドライバＤｒ２のＥＮＡＢＬＥ端子に供給されるので、ドライバＤｒ２の出力トランジスタは開放状態となり、ドライバＤｒ２への流入電流が阻止されて、全てのＬＥＤランプが消灯される。

なお、過敏な異常検出動作を回避するためには、図９（ｂ）の変形回路例に示すように、ドライバＤｒ１の出力端子ＯＵＴ１〜ＯＵＴ６のうち、例えば、出力端子ＯＵＴ２〜ＯＵＴ５から、コモンデータＣＯＭ１〜ＣＯＭ４を出力する一方、出力端子ＯＵＴ１，ＯＵＴ６の出力信号のＮＯＲ出力を、異常信号ＥＲとしても良い。

この場合には、ドライバＤｒ１の出力端子ＯＵＴ１〜出力端子ＯＵＴ６から出力される一連のシリアル信号について、その最初と最後がビット化けしているので、コモンデータＣＯＭ１〜ＣＯＭ４や、点灯データＰ１〜Ｐ１０についても、致命的にビット化けしていると予想して、全てのＬＥＤランプを消灯させるのである。

ところで、図５や図９では、２つのドライバＤｒ１，Ｄｒ２を直列接続する実施例を説明したが、図１０に示すように３つ以上のドライバを直列接続しても良いのは勿論である。この第３実施例の場合には点灯データＰｉを増加させることで、ランプ演出の演出内容を豊富化することができる。なお、図１０の構成では、コモンデータＣＯＭｊを、最大１６ビットまで増加させることができるので、駆動可能なランプ数は、最大１６＊１６＊３＝７６８個である。このような構成は、ドットマトリクスを構成する上で好適である。

図１１は、コモンデータＣＯＭ１〜ＣＯＭ４を出力する最上流のドライバＤｒ１として、別のドライバＩＣ（例えばＴＯＳＨＩＢＡ製ＴＣ７４ＨＣ５９５ＡＰ）を使用したランプ駆動回路ＬＡＭＰを示す回路図である。このドライバＩＣの内部構成は、図７に示す通りであり、演出制御部２２のワンチップマイコン４０から受けたシリアル信号ＤＡＴＡは、ＳＩ端子を経由して、８ビット長のシフトレジスタに供給され、シフトクロックＳＣＫに同期してシフトされる。そして、シフトレジスタを経由したシリアル信号は、ＱＨ’端子から出力される。

シフトレジスタに入力されたシリアル信号ＤＡＴＡは、ラッチクロック信号ＲＣＫがＨレベルに立上ったタイミングで、８ビット長のラッチレジスタに取得され、ラッチクロック信号ＲＣＫがＬレベルに戻ると、ラッチレジスタの取得値が保持される。ラッチレジスタの取得値は、動作制御信号ＧバーがＬレベルであれば、そのまま出力端子ＱＡ〜ＡＨから出力される。但し、動作制御信号ＧバーがＨレベルであれば、３ステイト型の出力ゲート列が全て高インピーダンス状態となる。

また、このドライバＩＣには、クリア端子ＳＣＬＲが設けられており、ここにＬレベルの電圧を加えると、８ビットのシフトレジスタの出力が全てＬレベルとなる。そして、このクリアデータは、ラッチクロック信号ＲＣＫがＨレベルに立上ったタイミングで、８ビット長のラッチレジスタに取得され、このタイミングで、動作制御信号ＧバーがＬレベルであれば、そのまま出力端子ＱＡ〜ＡＨから出力される。

異常検出回路としては、ここでは、ドライバＤｒ１の出力端子ＱＡ及びＱＢが、共にＨレベルの場合に、Ｌレベルの異常信号ＥＲを出力するＮＡＮＤゲートＧＴが使用される。また、トランジスタアレイＡＲＹの前段には、４個のインバータ回路を配置している。インバータ回路は、論理記号で示されているが、具体的には、例えば、ＮＰＮ型のトランジスタによるスイッチング回路が採用される。

何れにしても、この回路では、ドライバＤｒ１の出力端子ＱＡ〜ＱＤがＨレベルであれば、各トランジスタＱ１〜Ｑ４がＯＮ状態となり、逆に、出力端子ＱＡ〜ＱＤの出力がＬレベルであれば、各トランジスタＱ１〜Ｑ４がＯＦＦ状態となる。なお、ドライバＤｒ１の出力端子ＱＡ〜ＱＤが、高インピーダンス状態でも、各トランジスタＱ１〜Ｑ４はＯＦＦ状態である。

以上の通り、図１１の回路では、ドライバＤｒ１の内部構成（図７参照）に対応して、インバータ回路によって動作ロジックを逆転させている。そのため、図１２（ｂ）の点灯パターンテーブルＴＢＬについては、コモンデータＣＯＭが８ビット長であることを除き、図８（ｃ）の構成と同じである。

図１２（ａ）は、図１１のランプ駆動回路ＬＡＭＰに対する演出制御部２２の処理内容を説明するフローチャートである。ステップＳＴ１１〜ＳＴ１２、及びステップＳＴ１３〜ＳＴ１５の処理は、図８のステップＳＴ１〜ＳＴ５の処理と実質的に同じである。但し、この第４実施例では、ステップＳＴ１５に続いて、ラッチクロック信号ＲＣＫを再出力している（ＳＴ１６）。そのため、ドライバＤｒ１〜Ｄｒ４のラッチレジスタの内容が、ラッチクロック信号ＲＣＫに同期して連続して２回出力されることになる。

但し、ステップＳＴ１４からステップＳＴ１６の間に、ラッチレジスタの内容に変化がなければ、ドライバＤｒ１〜Ｄｒ４からの出力値に、何ら変化が生じない。すなわち、動作制御信号（Ｇバー出力やＥＮＡＢＬＥ出力）を、ＨレベルからＬレベルに戻して（ＳＴ１５）、ドライバＤｒ１〜Ｄｒ４から内部データを出力した後に、ドライバＤｒ１〜Ｄｒ４の内部回路に変化がなければ、ステップＳＴ１６は何の意味も持たない。

ところが、ノイズなどの影響で、ドライバＤｒ１の出力端子ＱＡ及びＱＢの出力が共にＨレベルであった場合には、動作制御信号ＧバーのＬレベルへの立下りタイミングで（ＳＴ１５）、ＮＡＮＤゲートＧＴの出力がＬレベルになる。このＮＡＮＤゲートＧＴの出力は、ドライバＤｒ１のクリア端子ＳＣＬＲに供給されるので、ステップＳＴ１５のタイミングで、ドライバＤｒ１に内蔵されたシフトレジスタのデータが全てクリアされてＬレベルとなる。

そして、このクリアデータは、次の、ラッチクロック信号ＲＣＫに同期して出力されるので（ＳＴ１６）、異常なコモンデータＣＯＭ１〜ＣＯＭ４の出力が未然に防止される。なお、図１２の回路においても、図９に示すように、未使用ビットを使用して異常信号ＥＲを出力する構成を採っても良い。未使用ビットは本来Ｌレベルの筈であるから、ここからＨレベルの信号が出力される場合は、ビット化け状態であり、そうである以上、他の出力端子についてもビット化けが予想されることは先に説明した通りである。

以上、本発明の実施形態について具体的に説明したが、具体的な記載内容は特に本発明を限定するものではない。例えば、主制御部２１→演出制御部２２の経路で制御コマンドが伝送され、演出制御部２２が、ＬＥＤランプ群を制御する構成に限定されないのは勿論である。特に、複数の発光体によってドットマトリクスを構成する場合には、専用のＣＰＵ回路（ドット制御回路）を配置してランプ制御動作を実行するのが好適である。この場合には、ドット制御回路は、演出制御部の下流側に配置されるのが典型的である。

何れにしても、ドットマトリクスを点灯駆動する構成を採った場合には、単なる装飾ランプの場合より、遊技者の注目度合いが高いので本発明が好適である。しかも、主制御部２１や演出制御部２２の制御負担を増加させることなく、ドットマトリクスによる複雑高度なランプ演出が可能となる。

実施形態に示すパチンコ機の斜視図である。図１のパチンコ機の遊技盤を詳細に図示した正面図である。図１のパチンコ機の全体構成を示すブロック図である。演出制御部と演出インターフェイス部と液晶制御部の回路構成を示すブロック図である。第１実施例のランプ駆動回路ＬＡＭＰとＬＥＤランプ群との接続関係を示す回路図である。ドライバＩＣの内部構成を図示したものである。別のドライバＩＣの内部構成を図示したものである。ランプ駆動処理の動作内容を説明するフローチャートである。第２実施例のランプ駆動回路ＬＡＭＰとＬＥＤランプ群との接続関係を示す回路図である。第３実施例のランプ駆動回路ＬＡＭＰを示す回路図である。第４実施例のランプ駆動回路ＬＡＭＰを示す回路図である。第４実施例のランプ駆動処理の動作内容を説明するフローチャートである。

符号の説明

２１主制御部
２２サブ制御部
ＣＯＭ１〜ＣＯＭ４コモンデータ
Ｐ１〜Ｐ１０点灯データ
ＬＡＭＰ駆動部
Ｄｒ１〜Ｄｒ２データ受信回路
Ｇ１異常検出回路
Ｇ２動作禁止回路

Claims

遊技者の動作に関連する所定の入賞状態が発生すると、これに起因する当否抽選に基づいて遊技者に有利な遊技状態を発生させる遊技機であって、前記当否抽選を含んで遊技動作を統括的に制御する主制御部と、前記主制御部からの制御コマンドに基づいて個別的な制御動作を実現するサブ制御部とを備えて構成され、
Ｎ列のコモンラインに対応して出力されるＮビットのコモンデータの特定１ビットと、Ｍ行の点灯ラインに対応して出力されるＭビットの点灯データの特定１ビットとを、各々、第１端子と第２端子に受けて点灯制御される合計Ｎ×Ｍ個のランプを行列状に接続し、
同一列に属するＭ個のランプの第１端子に、同一ビットのデータが共通して供給されるＮビットのコモンデータと、同一行に属するＮ個のランプの第２端子に、同一ビットのデータが共通して供給されるＭビットの点灯データとをランプに出力することで、合計Ｎ＊Ｍ個のランプを点灯駆動する駆動部は、
前記主制御部又はサブ制御部が出力する前記点灯データ及び前記コモンデータを含んだシリアル信号を受けるデータ受信回路と、
前記データ受信回路が受信したシリアル信号を出力する時、出力データの異常を検知する異常検出回路と、
前記異常検出回路の出力信号に基づいて前記データ受信回路を制御して、前記Ｎ＊Ｍ個のランプを非点灯状態にする動作禁止回路と、
を有して構成されていることを特徴とする遊技機。
前記異常検出回路は、前記データ受信回路から出力される前記コモンデータに基づいて、出力データの異常を検知する請求項１に記載の遊技機。
前記異常検出回路は、前記データ受信回路から出力される前記コモンデータ及び前記点灯データ以外の出力データに基づいて、出力データの異常を検知する請求項１に記載の遊技機。
前記データ受信回路と、前記主制御部又はサブ制御部とを接続する信号線は、
前記点灯データ及びコモンデータを含んだシリアル信号と、
前記シリアル信号の出力タイミングと同期したクロック信号と、
前記シリアル信号を内部レジスタに保持することを前記データ受信回路に指示するラッチ信号と、
前記レジスタに保持されたデータを出力することを前記データ受信回路に指示する制御信号と、を伝送する４本で構成されている請求項１〜３の何れかに記載の遊技機。
前記データ受信回路は、シフトレジスタとラッチレジスタとを内蔵するＩＣを、複数個直列に接続して構成され、
前記異常検出回路は、Ｎビットのコモンデータを出力するべきＩＣの出力信号を受けて動作している請求項１〜４の何れかに記載の遊技機。
前記異常検出回路は、前記Ｎビットのコモンデータのうち、その複数ビットが、ランプを点灯可能にするレベルである場合に異常判定するＡＮＤ回路で構成されている請求項５に記載の遊技機。
前記データ受信回路は、シフトレジスタとラッチレジスタとを内蔵するＩＣを、複数個直列に接続して構成され、
前記動作禁止回路は、Ｎビットのコモンデータを出力するべきＩＣの出力動作を禁止するよう構成されている請求項１〜６の何れかに記載の遊技機。
前記データ受信回路は、シフトレジスタとラッチレジスタとを内蔵するＩＣを、複数個直列に接続して構成され、
前記動作禁止回路は、Ｍビットの点灯データを出力するべきＩＣの出力動作を禁止するよう構成されている請求項１〜６の何れかに記載の遊技機。
前記データ受信回路は、オープンコレクタ型の出力回路を有して構成されている請求項１〜８の何れかに記載の遊技機。
前記データ受信回路は、３ステイト型の出力回路を有して構成されている請求項１〜８の何れかに記載の遊技機。