JP2005244183A - 積層型インダクタ及びその製造方法 - Google Patents
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Abstract
【解決手段】 磁性体層と導体パターンを積層し、磁性体層間の導体パターンを接続して積層体内にコイルが形成される。この時、導体パターンは、銀粉末がSiO2によって被覆され、このSiO2が銀の重量換算で0.05〜0.3wt%含有した導体ペーストを用いて形成される。
【選択図】 図1
Description
この種の積層型インダクタは、近年、より小型化が検討されているが、小型化した場合、導体パターンが薄く、かつ、導体パターン間の間隔が狭くなって、導体パターンに流れる電流による磁界の影響がより大きくなる傾向があった。また、導体パターンに一般的に使用されている銀と磁性体層に使用されるフェライトでは熱膨張係数が大きく異なるため、この熱膨張係数の差によって磁性体内に残留応力が発生し、磁気特性が劣化するという問題もあった。さらに、導体パターンに使用されている銀が磁性体層内に拡散し、これによって磁気特性が劣化するという問題もあった。
これらの問題を解決するために、図7に示す様に磁性体層71と導体パターン72の間に空隙73を形成することが行われている(例えば、非特許文献1、特許文献1を参照。)。
野村武史、中野敦之 「チップコンデンサおよびLC複合チップ部品」 エレクトロニクス実装学会誌 2000 Vol.3 No.4 p.286−288
また、従来の積層型インダクタにおいて、磁性体層と導体パターン間に空隙を設けるかわりに導体パターン間に非磁性体を形成することも検討されたが、非磁性体を形成するための工数やコストが増加すると共に、非磁性体と磁性体の加熱収縮挙動や収縮率等が異なるために非磁性体と磁性体層の接合が不充分になるという問題があった。
すなわち、磁性体層と導体パターンを積層し、磁性体層間の導体パターンを接続して積層体内にコイルが形成された積層型インダクタにおいて、導体パターンは、銀粉末がSiO2によって被覆され、SiO2が銀の重量換算で0.05〜0.3wt%含有した導体ペーストを用いて形成される。
また、本発明は、磁性体層と導体パターンを積層し、磁性体層間の導体パターンを接続して積層体内にコイルが形成された積層型インダクタの製造方法において、銀粉末がSiO2によって被覆され、SiO2が銀の重量換算で0.05〜0.3wt%含有した導体ペーストを磁性体層に印刷して導体パターンを形成する。
また、本発明の積層型インダクタの製造方法は、銀粉末がSiO2によって被覆され、SiO2が銀の重量換算で0.05〜0.3wt%含有した導体ペーストを磁性体層に印刷して導体パターンを形成するので、SiO2が適度に磁性体に拡散し、導体パターンの近傍の磁性体の焼結状態をそれ以外の部分よりも遅らせて、磁気的に不活性な層を傾斜的に形成することができる。従って、本発明の積層型インダクタの製造方法は、特別な装置や工程を必要とすることなく、導体パターンに流れる電流による磁界の影響を受けて特性が劣化したり、導体パターンと磁性体の熱膨張係数の差によって磁性体内に残留応力が発生して磁気特性が劣化したり、導体パターンに使用されている銀が磁性体層内に拡散し、これによって磁気特性が劣化するのを防止できる。
図5は、本発明の積層型インダクタに使用される導体パターンの温度に対する収縮挙動を示すグラフである。なお、図5において、横軸は温度を、縦軸は導体パターンの収縮率を示している。
本発明の積層型インダクタに使用される導体パターンは、銀粉末を被覆しているSiO2の含有量を0.2wt%にした場合、実線で示す様に、銀がSiO2によって被覆されているので、300〜800℃の間で点線で示した従来の積層型インダクタのものよりも焼結反応が遅延され、収縮率が小さくなっている。この様に銀の焼結反応を遅延させることで、積層体を焼成する際に銀が磁性体に拡散するのを抑制することができ、導体パターンに使用されている銀が磁性体層内に拡散し、これによって磁気特性が劣化するのを防止できる。
図1は本発明の積層型インダクタの実施例を示す分解斜視図である。
図1において、11A〜11Fは磁性体層、12A〜12Eは導体パターンである。
磁性体層11A〜11Fは、Ni−Cu−Zn系フェライトやMg−Zn−Cu系フェライト等のフェライトで形成される。また、導体パターン12A〜12Eは、銀粉末がSiO2によって被覆され、SiO2が銀粉末の重量換算で0.05〜0.3wt%含有した導体ペーストを用いて形成される。
磁性体層11Aの表面には、導体パターン12Aが形成される。この導体パターン12Aは、1ターン未満分が形成され、一端が磁性体層11Aの端面に引き出される。
磁性体層11Bの表面には、導体パターン12Bが形成される。この導体パターン12Bは、コの字状に3/4ターン分が形成される。導体パターン12Bの一端は磁性体層11Bのスルーホール内の導体を介して導体パターン12Aの他端に接続される。
磁性体層11Cの表面には、導体パターン12Cが形成される。導体パターン12Cは、コの字状に3/4ターン分が形成され、その一端が磁性体層11Cのスルーホール内の導体を介して導体パターン12Bの他端に接続される。
磁性体層11Dの表面には、導体パターン12Dが形成される。この導体パターン12Dは、3/4ターン分が形成され、その一端が磁性体層11Dのスルーホール内の導体を介して導体パターン12Cの他端に接続される。
磁性体層11Eの表面には、導体パターン12Eが形成される。この導体パターン12Eは、1ターン未満分が形成される。導体パターン12Eの一端は、磁性体層11Eのスルーホール内の導体を介して導体パターン12Cの他端に接続される。導体パターン12Eの他端は、磁性体層11Eの端面に引き出される。
この導体パターン12Eが形成された磁性体層11Eの上には、導体パターン12Eを保護するための磁性体層11Fが形成される。
この様にして導体パターン12A〜12Eによって積層体内に螺旋状のコイルが形成され、積層体の両端面に形成された外部端子間にコイルが接続される。
本発明の積層型インダクタは、銀粉末を被覆しているSiO2の含有量を0.05〜0.3wt%にすることにより、10MHzにおけるQ値や直流抵抗RDcを大きく劣化させることなく、サンプルNO.1に示した従来のものに比較して、10MHzにおけるインダクタンス値が大きくなると共に、インダクタンス値のバラツキも小さくなった。
図4は、(A)が直流電流を印加後のインダクタンス値(直流電流印加後のインダクタンス値の復帰値)を測定したものを、(B)が直流電流を印加中のインダクタンス値(直流重畳特性)を測定したものをグラフにまとめたものを示している。なお、図4において、横軸は印加電流を、縦軸はインダクタンス値の変動率を示している。
本発明の積層型インダクタの直流電流印加後のインダクタンス値の復帰値は、42A〜46Aに示す様に、従来の積層型インダクタのもの41Aに比較して、その変動率が小さくなる。なお、42AはSiO2の含有量を0.05にしたものの特性を、43AはSiO2の含有量を0.1にしたものの特性を、44AはSiO2の含有量を0.2にしたものの特性を、45AはSiO2の含有量を0.3にしたものの特性を、46AはSiO2の含有量を0.4にしたものの特性をそれぞれ示している。
また、本発明の積層型インダクタの直流重畳特性は、42B〜46Bに示す様に、従来の積層型インダクタのもの41Bに比較してその変動率が小さくなる。なお、42BはSiO2の含有量を0.05にしたものの特性を、43BはSiO2の含有量を0.1にしたものの特性を、44BはSiO2の含有量を0.2にしたものの特性を、45BはSiO2の含有量を0.3にしたものの特性を、46BはSiO2の含有量を0.4にしたものの特性をそれぞれ示している。
12A〜12E 導体パターン
Claims (2)
- 磁性体層と導体パターンを積層し、該磁性体層間の導体パターンを接続して積層体内にコイルが形成された積層型インダクタにおいて、
該導体パターンは、銀粉末がSiO2によって被覆され、該SiO2が該銀の重量換算で0.05〜0.3wt%含有した導体ペーストを用いて形成されたことを特徴とする積層型インダクタ。 - 磁性体層と導体パターンを積層し、該磁性体層間の導体パターンを接続して積層体内にコイルが形成された積層型インダクタの製造方法において、
銀粉末がSiO2によって被覆され、該SiO2が該銀の重量換算で0.05〜0.3wt%含有した導体ペーストを該磁性体層に印刷して該導体パターンを形成したことを特徴とする積層型インダクタの製造方法。
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