JP2005209978A

JP2005209978A - 薄膜半導体装置の製造方法

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Publication number: JP2005209978A
Application number: JP2004016558A
Authority: JP
Inventors: Yoshiki Ebiko; 芳樹蛯子; Kunihiro Suzuki; 邦広鈴木
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-01-26
Filing date: 2004-01-26
Publication date: 2005-08-04
Anticipated expiration: 2024-01-26
Also published as: JP4377706B2

Abstract

【課題】薄膜半導体装置の製造方法に関し、イオン注入に伴うチャネルエッジ部分の注入欠陥の発生を回避する。
【解決手段】絶縁性基板１上に多結晶ＩＶ族半導体層２を堆積したのち、少なくともソース・ドレイン形成領域及びチャネル形成領域にＩＶ族元素或いは希ガス元素３のいずれかをイオン注入してアモルファス化したのち、アモルファス化したＩＶ族半導体層４のソース・ドレイン形成領域に導電型決定不純物５をイオン注入する。
【選択図】図１

Description

本発明は薄膜半導体装置の製造方法に関するものであり、特に、ソース・ドレイン形成工程に伴うチャネルエッジ部における注入欠陥をなくすための工程に特徴のある薄膜半導体装置の製造方法に関するものである。

近年、ＴＦＴ等の薄膜半導体装置は、アクティブマトリクス型液晶表示装置等の駆動素子として広く利用されているが、ｐチャネル型ＴＦＴの特性がｎチャネル型ＴＦＴの特性に比べて充分ではなく、ＣＭＯＳ回路を構成する場合に問題となっていた。

この原因としては、ソース・ドレイン領域の抵抗値が高いことがあげられ、これは、注入したイオンの活性化が充分でないためである。
そこで、活性化を高めるために高温で活性化処理を行うと抵抗値は下がるものの、ガラス基板が高温に耐えられなくなるという問題がある。

そこで、比較的低温処理により充分な活性化処理を行うために、ソース・ドレインの形成工程において、事前にソース・ドレイン形成領域にＳｉ或いはＧｅを注入することによってアモルファス化しておき、次いで、導電型決定不純物をイオン注入したのち、活性化のためのアニール工程においてアモルファス層の固層成長を利用することによって、より良い結晶性、ドーパントの活性化率、ソース・ドレイン領域の低抵抗値化を実現している（例えば、非特許文献１，２参照）。

ここで、図４及び図５を参照して、従来のＴＦＴの製造工程を説明する。
図４参照
まず、ガラス基板３１上にＳｉＯ₂バッファ層３２をプラズマＣＶＤ（ＰＣＶＤ）法によって形成したのち、ＳｉＯ₂バッファ層３２上にα−シリコン膜３３を同じくＰＣＶＤ法によって形成する。

次いで、エキシマレーザ等を用いてα−シリコン膜３３にレーザアニールを施すことによってα−シリコン膜３３を結晶化して多結晶シリコン膜３４に変換する。

次いで、多結晶シリコン膜３４をパターニングして島状シリコン領域３５としたのち、島状シリコン領域３５を覆うようにゲート絶縁膜３６を形成する。

図５参照
次いで、ゲート絶縁膜３６上にゲート電極３７を設けたのち、ゲート絶縁膜３６の周辺部を除去し、次いで、ゲート電極３７をマスクとしてＳｉイオン或いはＧｅイオン３８をイオン注入することによってソース・ドレイン形成領域をアモルファス化してアモルファス領域３９とする。

引き続いて、ゲート電極３７をマスクとして導電型決定不純物４０をイオン注入したのち、６００℃以下でアニールを行うことによって、注入したイオンの活性化を行うとともに再結晶化してソース・ドレイン領域４１を形成する。
この時、イオン注入領域は、予めアモルファス化されているので活性化効率が高まる。なお、導電型決定不純物４０としては、ｎ型領域を形成する場合にはＰまたはＡｓをもち、ｐ型領域を形成する場合にはＢを用いる。

次いで、全面に層間絶縁膜４２を堆積させた後、ゲート電極３７及びソース・ドレイン領域４１に対するコンタクトホールを設け、Ａｌ等の導電膜を堆積サセプタ、パターニングすることによって、ソース・ドレイン電極４３とゲート引出電極（図示を省略）を形成することによってＴＦＴの基本構成が完成する。
ＡｐｐｌｉｅｄＰｈｙｓｉｃｓＬｅｔｔｅｒｓ，Ｖｏｌ．Ａ４４，ｐ．１３５，１９８７Ｍａｔ．Ｒｅｓ．Ｓｙｍｐ．Ｐｒｏｃ．，Ｖｏｌ．６６９，ｐ．２００１

しかし、アモルファス化工程においては、ソース・ドレイン形成領域のみにＳｉイオン或いはＧｅイオンを注入しているので、チャネル領域との境界部分は注入が不完全なために、注入欠陥が回復せずにソース・ドレイン領域とチャネル領域との境界のチャネルエッジ部分に残ることになり、この注入欠陥がリーク電流の増加の原因になるという問題がある。

したがって、本発明は、イオン注入に伴うチャネルエッジ部分の注入欠陥の発生を回避することを目的とする。

図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
なお、図における符号６，１０は、夫々、結晶性ＩＶ族半導体層及びゲート電極である。
図１参照
上記課題を解決するために、本発明は、薄膜半導体装置の製造方法において、絶縁性基板１上に多結晶ＩＶ族半導体層２を堆積したのち、少なくともソース・ドレイン形成領域及びチャネル形成領域にＩＶ族元素或いは希ガス元素３のいずれかをイオン注入してアモルファス化する工程、及び、アモルファス化したＩＶ族半導体層４のソース・ドレイン形成領域に導電型決定不純物５をイオン注入する工程を有することを特徴とする。

この様に、多結晶ＩＶ族半導体層２の少なくともソース・ドレイン形成領域及びチャネル形成領域にアモルファス化のためのイオン注入を行うことによって、チャネルエッジに注入欠陥が発生することがなくなる。

また、この場合のＩＶ族半導体としては、シリコン、ゲルマニウム、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ等のＩＶ族半導体であれば良いが、シリコンが典型的なものであり、また、アモルファス化のために注入する元素はＳｉ、Ｇｅ、Ｃ等のＩＶ族元素或いはＡｒ、Ｘｅ、Ｋｒ等の希ガス元素３等のＩＶ族半導体に対する導電型決定不純物とならない元素であれば良いが、Ｓｉ或いはＧｅのいずれかが典型的なものである。

また、アモルファス化工程は、ゲート絶縁膜９の形成工程の前であることが望ましく、注入量は１×１０¹⁴ｃｍ^-2〜１×１０¹⁶ｃｍ^-2の範囲が望ましい。
なお、注入量が臨界注入量である１×１０¹⁴ｃｍ^-2未満の場合にはアモルファス化が充分ではなく、一方、１×１０¹⁶ｃｍ^-2を越えるとアニール工程における結晶性の回復が充分ではなくなる。

この場合、アモルファス化工程において、絶縁性基板１との界面から０．５ｎｍ以上、例えば、０．５ｎｍ〜４０ｎｍの厚さ、より好適には５ｎｍ〜２０ｎｍの厚さの多結晶ＩＶ族半導体層２の下部を多結晶状態のままに残すことが望ましく、残存した多結晶ＩＶ族半導体層２の下部が再結晶化における固相成長における種結晶となるので、良好な結晶性が得られる。

なお、この場合のアニール温度は、絶縁性基板１として典型的な通常のガラス基板が歪まない７５０℃以下で行うことが望ましく、また、充分な結晶性を得るためには４００℃以上の温度でアニールすることが望ましい。

また、ソース・ドレイン形成領域へのイオン注入工程においては、ソース・ドレイン領域７の接合がアニール後の残留欠陥８を納める深さとなるようにイオン注入することが望ましく、それによって、残留欠陥８は常に充電状態となるのでリーク電流に寄与することがなくなる。

本発明においては、チャネル領域とソース・ドレイン領域の境界であるチャネルエッジ部分にアモルファス化によるダメージが無いので、リーク電流を小さくすることができる。

また、アモルファス化工程において、絶縁性基板１との界面から０．５ｎｍ以上、例えば、０．５ｎｍ〜４０ｎｍの厚さの多結晶ＩＶ族半導体層を残存させておくことによって、この残存させた多結晶ＩＶ族半導体層がアニールによる再結晶化工程における固層成長の種結晶として作用するため良好な結晶が得られ、ソース・ドレインシート抵抗を１／１０に、寄生抵抗値を１／３へ低減することができる。

本発明は、ソース・ドレイン領域に注入した導電型決定不純物イオンの活性効率を高めるためのシリコン或いはゲルマニウムなどの元素の事前のイオン注入を、ソース・ドレイン領域及びチャネル領域を含めたシリコン膜に対して行ったのち、アモルファス化したシリコン膜に対して導電型決定不純物注入を行い、次いで、アニール処理を行って注入したイオンを活性化するとともに、アモルファス化層を再結晶化することによってソース・ドレイン領域を形成するものである。

また、アモルファス化工程においては、ガラス基板との界面から０．５ｎｍ〜４０ｎｍの厚さの部分を多結晶状態のまま残存させるものであり、それによって、アニールによる再結晶化工程において、ほぼ単結晶となる良好な結晶性を得ることができる。

ここで、図２及び図３を参照して、本発明の実施例１のＴＦＴの製造工程を説明する。図２参照
まず、透明なガラス基板１１上に、例えば、ＰＣＶＤ法によって厚さが、例えば、２００ｎｍのＳｉＯ₂バッファ層１２を積層したのち、厚さが、例えば、５０ｎｍのα−シリコン膜１３を順次堆積させる。

次いで、ＸｅＣｌエキシマレーザを用いてレーザアニールを行うことによってα−シリコン膜１３を結晶化して多結晶シリコン膜１４に変換する。

次いで、多結晶シリコン膜１４の全面にＧｅイオン１５を１×１０¹⁴ｃｍ^-2〜１×１０¹⁶ｃｍ^-2、例えば、１×１０¹⁵ｃｍ^-2注入して多結晶シリコン膜１４をアモルファス化シリコン膜１６に変換する。

この時、ガラス基板１１の界面から０．５ｎｍ〜４０ｎｍ、例えば、１０ｎｍの範囲を多結晶シリコン膜１４のままで残存させ、以後のアニール工程における固相成長工程における種結晶とする。
なお、注入条件に依存するが、Ｇｅイオン１５が１×１０¹⁴ｃｍ^-2未満の場合には、臨界ドーズ量に達しないのでアモルファス化が不十分であり、１×１０¹⁶ｃｍ^-2を越えると注入量が多すぎて結晶性が回復しなくなるおそれがある。

次いで、ドライ・エッチングを施すことによってアモルファス化シリコン膜１６／多結晶シリコン膜１４をパターニングすることによって島状シリコン領域１７を形成したのち、再び、ＰＣＶＤ法を用いて全面に厚さが、例えば、４０ｎｍのＳｉＯ₂膜１８を堆積させる。

図３参照
次いで、スパッタリング法を用いて全面に厚さが、例えば、２００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチング工程を用いてパターニングすることによってゲート酸化膜１９及びＡｌゲート電極２０を形成する。

次いで、Ａｌゲート電極２０をマスクとしてＢイオン２１をイオン注入することによって、イオン注入領域２２を形成する。
この場合、後述するアニール工程において、ｐ⁺型ソース・ドレイン領域の接合が、アモルファス化シリコン膜１６／多結晶シリコン膜１４界面に形成される残留欠陥２５を納める深さになるように、アモルファス化シリコン膜１６／多結晶シリコン膜１４界面より深くイオン注入を行う必要があり、具体的には、注入プロファイルにおけるアモルファス化シリコン膜１６／多結晶シリコン膜１４界面のＢ濃度が１×１０¹⁷ｃｍ^-3以上になるようにイオン注入する。

次いで、４００℃〜７５０℃、例えば、５５０℃において４時間のランプアニールを施すことによって注入したＰイオンを活性化してイオン注入領域２２をｐ⁺型ソース・ドレイン領域２３にするとともに、アモルファス化シリコン膜１６の再結晶化を行って結晶性シリコン膜２４に変換する。

この場合のアニール条件は、ガラス基板１１の歪みの発生を防止するために７５０℃以下の低温でなければならず、またアニール時間も固層成長が完了する時間で止めなければならない。

この時、チャネルエッジ部分にもＧｅイオンが注入されてアモルファス化しているので、アニール工程において注入欠陥が残存することはない。
また、ガラス基板１１との界面側に多結晶シリコン膜１４を薄く残存させているので、結晶性シリコン膜２４の結晶性が良好になり、ほぼ単結晶となる。

次いで、全面に厚さが、例えば、３０ｎｍのＳｉＯ₂膜２７と、厚さが、例えば、３７０ｎｍのＳｉ₃Ｎ₄膜２８を順次堆積させて層間絶縁膜２６とする。

次いで、層間絶縁膜２６に、Ａｌゲート電極２０とｐ⁺型ソース・ドレイン領域２３に対するコンタクトホールを形成したのち、全面に厚さが、例えば、１００ｎｍのＴｉ膜、２００ｎｍのＡｌ膜、１００ｎｍのＴｉ膜を順次堆積させ、次いで、パターニングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース・ドレイン電極２９及び、上部ゲート引出電極・下部ゲート引出電極（いずれも図示を省略）を形成することによってＴＦＴの基本構成が得られる。

以上、説明したように、ソース・ドレイン領域を形成するためのイオン注入工程の前に、少なくともソース・ドレイン形成領域及びチャネル形成領域にＧｅ等をイオン注入してアモルファス化しているので、アニール工程においてソース・ドレイン領域とチャネル領域の界面であるチャネルエッジ部分に注入欠陥が発生することがなく、注入欠陥に起因するリーク電流をなくすことができる。

また、アモルファス化工程において、ガラス基板側に多結晶シリコン膜を残存させてアニール工程における種結晶としているので、結晶化シリコン膜の結晶性を向上することができる。

また、ソース・ドレイン領域がアニール工程に伴う残留欠陥を納める深さになるように形成しているので、残留欠陥は常に充電状態となり、残留欠陥に伴うリーク電流を低減することができる。

これらの相乗効果によって、本発明においては、ソース・ドレインシート抵抗をＧｅを注入しない場合に比べて１／１０に低減することができるとともに、ＴＦＴ寄生抵抗値を１／３に低減することができた。

以上、本発明の実施例を説明してきたが、本発明は実施例に記載した条件・構成に限られるものではなく、各種の変更が可能であり、例えば、実施例に記載した膜厚、注入量等の数値は記載した数値に限られるものではない。

また、本発明の実施例においては、最初の結晶化のレーザアニール工程において、エキシマレーザを用いているが、エキシマレーザに限られるものではなく、ＹＡＧレーザ等のＣＷ（連続発振）レーザを用いても良いものである。

また、本発明の実施例においては、注入イオンの活性化工程においてランプアニールを用いているが、ランプアニールに限られるものでなく、加熱炉を用いたファーネスアニールを用いても良いものである。

また、本発明の実施例においては、ゲート電極としてＡｌを用いているが、Ａｌに限られるものではなく、Ｍｏ或いはＴｉ等の高融点金属或いはそれらのシリサイドを用いても良いものである。

また、本発明の実施例においては、アモルファス化のために注入する元素としてＧｅを用いているが、Ｇｅに限られるものではなくＳｉ或いはＣを用いても良く、或いは、Ａｒ、Ｘｅ、Ｋｒ等の希ガス元素を用いても良いものである。

また、本発明の実施例においては、素子形成用半導体としてＳｉを用いているが、Ｓｉに限られるものではなく、ＳｉＧｅ混晶、ＳｉＣ混晶、ＳｉＧｅＣ混晶等の他のＩＶ族半導体でも良いものであり、この場合もアモルファス化のための注入元素としてはＧｅ等のＩＶ族元素或いは希ガス元素を用いれば良いものである。

また、本発明の実施例においては、素子形成用として薄い半導体膜を前提としているため、ソース・ドレイン領域がアニール工程に伴う残留欠陥を納める深さになるように形成しているが、半導体膜を厚くした場合には、アニール工程に伴う残留欠陥から離れた位置にソース・ドレイン領域を形成しても良く、この場合にも残留欠陥に起因するリーク電流を低減することができる。

また、本発明の実施例においては、導電型決定不純物としてｐ⁺型ソース・ドレイン領域を形成するためにＢを用いているが、Ｂに限られるものではなく、ｎチャネル型ＴＦＴの場合には、ｎ⁺型ソース・ドレイン領域を形成するためにＰ或いはＡｓをイオン注入すれば良い。

ここで再び図１を参照して、本発明の詳細な特徴を改めて説明する。
再び、図１参照
（付記１）絶縁性基板１上に多結晶ＩＶ族半導体層２を堆積したのち、少なくともソース・ドレイン形成領域及びチャネル形成領域にＩＶ族元素或いは希ガス元素３のいずれかをイオン注入してアモルファス化する工程、及び、前記アモルファス化したＩＶ族半導体層４のソース・ドレイン形成領域に導電型決定不純物５をイオン注入する工程を有することを特徴とする薄膜半導体装置の製造方法。
（付記２）上記ＩＶ族半導体がシリコンであり、且つ、上記アモルファス化のために注入するＩＶ族元素がシリコン或いはゲルマニウムのいずれかであることを特徴とする付記１記載の薄膜半導体装置の製造方法。
（付記３）上記アモルファス化工程が、ゲート絶縁膜９の形成工程の前であることを特徴とする付記１または２に記載の薄膜半導体装置の製造方法。
（付記４）上記アモルファス化のために注入する元素の注入量が、１×１０¹⁴ｃｍ^-2〜１×１０¹⁶ｃｍ^-2であることを特徴とする付記１乃至３のいずれか１に記載の薄膜半導体装置の製造方法。
（付記５）上記アモルファス化工程において、上記絶縁性基板１との界面から少なくとも０．５ｎｍの厚さの多結晶ＩＶ族半導体層２の下部を多結晶状態のままに残すことを特徴とする付記１乃至４のいずれか１に記載の薄膜半導体装置の製造方法。
（付記６）上記ソース・ドレイン形成領域へのイオン注入工程の後に、７５０℃以下の温度でアニールを行うことを特徴とする付記１乃至５のいずれか１に記載の薄膜半導体装置の製造方法。
（付記７）上記ソース・ドレイン形成領域へのイオン注入工程における注入深さが、前記ソース・ドレイン領域７の接合が上記アニール後の残留欠陥８を納める深さであることを特徴とする付記６記載の薄膜半導体装置の製造方法。
（付記８）上記残留欠陥８が、上記絶縁性基板１との界面から０．５ｎｍ〜４０ｎｍの位置に位置することを特徴とする付記７記載の薄膜半導体装置。

本発明の活用例としては、アクティブマトリクス型液晶表示装置に用いるＴＦＴが典型的なものであるが、アクティブマトリクス型液晶表示装置に限られるものではなく、有機ＥＬ等の各種の表示装置用のアクティブマトリクス基板、或いは、ライン光センサ用の駆動素子として用いても良いものである。

本発明の原理的構成の説明図である。本発明の実施例１のＴＦＴの途中までの製造工程の説明図である。本発明の実施例１のＴＦＴの図２以降の製造工程の説明図である。従来のＴＦＴの途中までの製造工程の説明図である。従来のＴＦＴの図４以降の製造工程の説明図である。

符号の説明

１絶縁性基板
２多結晶ＩＶ族半導体層
３ＩＶ族元素或いは希ガス元素
４アモルファス化したＩＶ族半導体層
５導電型決定不純物
６結晶性ＩＶ族半導体層
７ソース・ドレイン領域
８残留欠陥
９ゲート絶縁膜
１０ゲート電極
１１ガラス基板
１２ＳｉＯ₂バッファ層
１３ α−シリコン膜
１４多結晶シリコン膜
１５Ｇｅイオン
１６アモルファス化シリコン膜
１７島状シリコン領域
１８ＳｉＯ₂膜
１９ゲート酸化膜
２０Ａｌゲート電極
２１Ｂイオン
２２イオン注入領域
２３ｐ⁺型ソース・ドレイン領域
２４結晶性シリコン膜
２５残留欠陥
２６層間絶縁膜
２７ＳｉＯ₂膜
２８Ｓｉ₃Ｎ₄膜
２９ソース・ドレイン電極
３１ガラス基板
３２ＳｉＯ₂バッファ層
３３ α−シリコン膜
３４多結晶シリコン膜
３５島状シリコン領域
３６ゲート絶縁膜
３７ゲート電極
３８Ｓｉイオン或いはＧｅイオン
３９アモルファス化領域
４０導電型決定不純物
４１ソース・ドレイン領域
４２層間絶縁膜
４３ソース・ドレイン電極

Claims

絶縁性基板上に多結晶ＩＶ族半導体層を堆積したのち、少なくともソース・ドレイン形成領域及びチャネル形成領域にＩＶ族元素或いは希ガス元素のいずれかをイオン注入してアモルファス化する工程、及び、前記アモルファス化したＩＶ族半導体層のソース・ドレイン形成領域に導電型決定不純物をイオン注入する工程を有することを特徴とする薄膜半導体装置の製造方法。
上記アモルファス化のために注入する元素の注入量が、１×１０¹⁴ｃｍ^-2〜１×１０¹⁶ｃｍ^-2であることを特徴とする請求項１記載の薄膜半導体装置の製造方法。
上記アモルファス化工程において、上記絶縁性基板との界面から少なくとも０．５ｎｍの厚さの多結晶ＩＶ族半導体層の下部を多結晶状態のままに残すことを特徴とする請求項１または２に記載の薄膜半導体装置の製造方法。
上記ソース・ドレイン形成領域へのイオン注入工程の後に、７５０℃以下の温度でアニールを行うことを特徴とする請求項１乃至３のいずれか１項に記載の薄膜半導体装置の製造方法。
上記ソース・ドレイン形成領域へのイオン注入工程における注入深さが、前記ソース・ドレイン領域の接合が上記アニール後の残留欠陥を納める深さであることを特徴とする請求項４記載の薄膜半導体装置の製造方法。