JP2008244329A - 薄膜半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 基板の歪を生ずることなく、不純物領域の不純物の活性化率を向上させ、優れた特性の薄膜半導体装置を製造することを可能とする薄膜半導体装置の製造方法を提供すること。
【解決手段】 絶縁性基板上に非単結晶半導体層を形成する工程と、前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、前記結晶化領域の所定の位置に不純物をドーピングする工程と、熱処理により前記結晶化領域の所定の位置にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする。
【選択図】 図５

Description

本発明は、例えばアクティブマトリクス型フラットパネルディスプレイに適用される薄膜半導体装置およびその製造方法に関する。

半導体薄膜技術は、薄膜トランジスタ（ＴＦＴ： Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎＳｉｓｔｏｒ）、密着センサ、光電変換素子等の半導体素子を絶縁性基板上に形成するための重要な技術である。薄膜トランジスタはＭＯＳ（ＭＩＳ）構造の電界効果トランジスタであり、液晶表示装置のようなフラットパネルディスプレイにも応用されている（例えば、非特許文献１参照）。

液晶表示装置は、一般に薄型、軽量であり、かつ消費電力が低く、カラー表示も容易であるという特徴を有し、これらの特徴からパーソナルコンピュータや様々な携帯用情報端末のディスプレイとして広く用いられている。液晶表示装置がアクティブマトリクス型である場合には、薄膜トランジスタが例えば画素スイッチング素子として設けられる。

この薄膜トランジスタの活性層（キャリア移動層）は、例えばシリコン薄膜からなる。シリコン薄膜のシリコンは、非晶質シリコン（アモルファスシリコン：ａ−Ｓｉ）と結晶相を有する多結晶質シリコン（非単結晶の結晶質シリコン）とに分類される。多結晶質シリコンは、主に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）であるが、微結晶シリコン（μｃ−Ｓｉ）も多結晶質シリコンに含まれる。シリコン以外の半導体薄膜材料としては、例えばＳｉＧｅ、ＳｉＯ、ＣｄＳｅ、Ｔｅ、ＣｄＳ等が挙げられる。

多結晶質シリコンのキャリア移動度は非晶質シリコンのキャリア移動度の１０倍から１００倍程度大きい。この特性は、多結晶質シリコンがスイッチング素子の半導体薄膜材料として非常に優れていることを示している。近年、多結晶シリコンを活性層として用いた薄膜トランジスタは、動作の高速性から、例えばドミノ回路およびＣＭＯＳトランスミッションゲートのような様々な論理回路を構成することが可能なスイッチング素子であるとして注目されている。この論理回路は、液晶表示装置およびエレクトロルミネセンス表示装置の駆動回路、マルチプレクサ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＣＣＤ、およびＲＡＭ等を構成する場合に必要となる。

ここで、多結晶質シリコンからなる半導体薄膜を形成するための従来の代表的プロセスについて説明する。このプロセスでは、ガラス等の絶縁性基板が最初に準備され、アンダーコート層（またはバッファ層）として例えばシリコン酸化膜（ＳｉＯ_２膜）がこの絶縁性基板上に形成され、さらに半導体薄膜としてアモルファスシリコン膜（ａ−Ｓｉ膜）が約５０ｎｍ〜１００ｎｍ程度の厚さでアンダーコート層上に形成される。

その後、アモルファスシリコン膜中の水素濃度を低下させるために、脱水素処理が行われ、続いてエキシマレーザ結晶化法等により、アモルファスシリコン膜の溶融再結晶化が行われる。具体的には、アモルファスシリコン膜にエキシマレーザ光を照射し、これによりアモルファスシリコンを多結晶質シリコンに変換させる。

このようにしてガラス基板上に形成された半導体薄膜に、ＩＣ（ＬＳＩ）分野で実施されている微細加工技術、薄膜形成技術、不純物ドーピング技術、洗浄技術、及び熱処理技術等を適用し、これらの工程が繰り返され、所望のデバイス・回路が形成される。

現在では、以上のように多結晶質シリコンの半導体薄膜がｎチャネル型またはＰチャネル型薄膜トランジスタの活性層として用いられる。この場合、薄膜トランジスタの電界効果移動度（電界効果による電子または正孔の移動度）がｎチャネル型で１００〜１５０ｃｍ^２／Ｖｓｅｃ程度となり、ｐチャネル型で１００ｃｍ^２／Ｖｓｅｃ程度となる。このような薄膜トランジスタを用いれば、信号線駆動回路および走査線駆動回路のような駆動回路を画素スイッチング素子と同一の基板上に形成して駆動回路一体型の表示装置を得ることができるため、表示装置の製造コストを低減することが可能である。

このように、薄膜半導体素子も微細化を推進することで、性能の向上を図ると共にシステムの信頼度を高めてきた。しかし、薄膜半導体素子自体にも信頼度を低下させる要因が数多く存在する。それらには、材料に起因するもの（金属配線の疲労や腐食による断線、絶縁膜の絶縁破壊、汚染（Ｎａ等）によるデバイス特性変化等）の他に、デバイス物理に起因する“ホット・キャリア効果”と呼ばれる現象がある。

即ち、チャネル内の電界により加速された電子は、そのエネルギーがバンド・ギャップのエネルギー １．１ｅＶ を超えるとＳｉの格子と衝突して電子-正孔対を発生する（ｉｍｐａｃｔ ｉｏｎｉｚａｔｉｏｎ）。この際、電子はゲート電圧Ｖ_Ｇによって引き寄せられ、必ずしもＳｉ-ＳｉＯ_２の電位障壁（約３．１ｅＶ）を超えるエネルギーを持たなくとも、ゲート酸化膜中に飛び込む。その一部の電子がゲート酸化膜中に捕獲されて電荷として残存する。この現象は、薄膜トランジスタの閾値電圧Ｖｔｈを正方向に移動させるだけでなく、界面の質を悪化させて、相互コンダクタンスｇｍを低下させてしまう。薄膜トランジスタ素子内部の電界が高い場合には、チャネル内電子が直接ゲート酸化膜中に飛び込む。このような信頼性の低下の問題は、ホット・キャリア効果（ｈｏｔ−ｃａｒｒｉｅｒ ｅｆｆｅｃｔ）と呼ばれ、薄膜トランジスタ素子の微細化を妨げる大きな要因となっている。

チャネル領域内において、ホット・キャリアは高い電界によって発生する。したがって、最も電界の高いドレイン近傍に濃度の低いＮ型（Ｐ型）領域を設けて、電界を緩和する方法がホット・キャリアの発生の抑制に効果があると認められている。その対策として考え出されたのが、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）と呼ばれる構造であり、Ｐ型においても効果が見られる。ＬＤＤは、一般的には、以下のようにして形成される。

先ず、ゲート電極をマスクとして、最初に濃度の低い条件でＮ型およびＰ型不純物イオンの打ち込みをそれぞれ行い〔ｎ⁻層（ｐ⁻層）〕、次いで、全面にＳｉＯ_２膜を被着し、方向性ドライ・エッチングでこの膜を全面にわたって均一にエッチングすると、ゲート電極の側壁部にＳｉＯ_２膜の側壁（サイドウォール）スペーサが残存する。このサイドウォールスペーサをマスクに用いて相対的に濃度の高い条件にてイオン打ち込みを行い、ｎ^＋層（ｐ^＋層）を形成する。衝突電離現象は、電界強度に強く依存するので、たとえ１０％の電界強度の緩和でも耐圧が改善される。

ところが、前記注入したＮ型（Ｐ型）不純物を活性化し、伝導キャリアの機能を持たせるためには、通常１０００℃以上の熱処理が必要とされ、ガラス基板への適用を考慮した場合、当該ガラス基板上では、耐熱性の観点から、その処理温度を６００℃以下、好ましくは５００℃以下にして熱処理を実施せざるを得ない。このような条件（低温プロセス）では、伝導性に寄与する不純物の割合である不純物の活性化率が低いため、トランジスタ特性が低下し、適用できるデバイスが限定されてしまう。従って、低温プロセスでも十分高い活性化能力のある代替技術の開発が望まれている。

ちなみに、現在の薄膜トランジスタの電気的特性は、デジタル映像データをアナログ映像信号に変換するＤＡ変換器やデジタル映像データを加工するゲートアレイ等の信号処理回路を表示装置の基板において一体化できるほど優れていない。この場合には、現在の３倍から５倍の電流駆動能力が薄膜トランジスタに必要とされる。また、電界効果移動度も３００ｃｍ^２／Ｖｓｅｃ程度必要とされる。表示装置の高機能化および高付加価値化のためには、薄膜トランジスタの電気的特性をさらに向上させる必要がある。薄膜トランジスタで構成されるスタティックメモリが例えばメモリ機能を持たせるために各画素に付加される場合には、単結晶半導体を用いた場合と同等の電気的特性がこの薄膜トランジスタに要求される。

このような理由から、半導体薄膜の結晶性を単結晶に近づける研究が行われる（例えば、非特許文献２を参照）と共に、不純物の注入（ドーピング）により生じた非晶質層や欠陥を回復し、結晶性を高めることが重要であり、これら再結晶化技術及び活性化技術の双方から盛んに研究が行なわれている（例えば、非特許文献３を参照）。

以上のように、ガラス基板上のシリコン半導体薄膜中に注入（イオン・インプランテーションもしくは、イオンドーピング）されたＮ型（Ｐ型）不純物の活性化率を高めることが薄膜トランジスタの電気的特性を決定する重要な要素であり、この活性化率が注入後の熱処理の温度と時間に強く依存することが古くから知られている。活性化のための熱処理方法として現在の薄膜トランジスタ製造工程で使用されているのは、ファーネスアニールによる６００℃での２時間の熱処理、高温ガス噴射を用いた対流による急速加熱（擬似ＲＴＡ（ラピッドサーマルアニール）とも呼ばれる）による６００℃での５分間の熱処理などであるが、これらの熱処理方法によって得られる活性化率は低い。

活性化率をさらに高めるためには、多結晶質シリコンの品質、すなわち、熱処理前の膜質を高める（再結晶化技術の向上）と共に、熱処理方法の改善により半導体薄膜の結晶性の向上を図ることが益々重要となってきているが、未だそのような課題の解決には至っていない。

さらに、半導体基板に形成したトランジスタの活性化手段としてソース・ドレイン領域にシリコンやゲルマニウムなどをイオン注入してアモルファス化した後に再結晶化する方法がある（特許文献１）。しかしながら、この活性化法によっては、絶縁性基板上に設けた半導体薄膜では、後の熱処理によっても結晶性が回復できず、所望のトランジスタ特性を得ることができなかった。
P.G. LeComber, W.E. Spear and A. Ghaith Amorphous-Ｓｉlicon Field-Effect Device and PosＳｉble Application" Electronics Letter, Vol.15, no.6, pp.179-181, Mar. 1979 ラットパネルディスプレイ１９９８，ｐｐ．２０６−２２２ フラットパネルディスプレイ２００３，ｐｐ．１６４−１８４ Ito, T. Iinuma, A. Murakoshi, H. Akutsu, K. Suguro, T. Arikado, K. Okumura, M.Yoshioka, T. Owada, Y. Imaoka, H. Murayama and T. Kusuda, "10-15nm Ultrashallow Junction Formation by Flash-Lamp Annealing" Jpn. J. Appl. Phys, Vol.41, Part 1, No.4B, April 2002, pp.2394-2398 特開２００６−２６１２３２

本発明は、以上のような事情の下になされ、基板の歪を生ずることなく、不純物領域の不純物の活性化率を向上させ、優れた特性の薄膜半導体装置を製造することを可能とする薄膜半導体装置の製造方法を提供することを目的とする。

上記課題を解決するため、本発明の第１の態様は、絶縁性基板と、この絶縁性基板上に設けられた結晶化された半導体薄膜と、この半導体薄膜に、相互に離隔して設けられたソース領域およびドレイン領域と、前記ソース領域およびドレイン領域間のチャネル領域上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極とを具備し、前記ソース領域およびドレイン領域が設けられた前記半導体薄膜の下層部は結晶化された半導体層であり、上層部はＳｉ、Ｇｅ、Ａｒ、Ａｓ、Ｓｂ、Ｉｎ及びＫｒからなる群から選ばれた少なくとも一つの原子が混入した結晶化された半導体層であることを特徴とする薄膜半導体装置を提供する。

本発明の第２の態様は、絶縁性基板上に非単結晶半導体層を形成する工程と、前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、前記結晶化領域の所定の位置に不純物をドーピングする工程と、熱処理により前記結晶化領域の所定の位置にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする薄膜半導体装置の製造方法を提供する。

本発明の第２の態様に係る薄膜半導体装置の製造方法において、熱処理は、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により行うことができる。

本発明の第３の態様は、絶縁性基板上に非単結晶半導体層を形成する工程と、前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、前記結晶化領域の所定の位置に不純物をドーピングする工程と、前記結晶化領域の所定の位置に絶縁膜を形成する工程と、少なくとも前記絶縁膜上に熱吸収層を形成する工程と、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により熱処理して、前記不純物を活性化し、前記結晶化領域にソース領域及びドレイン領域を形成する工程とを具備することを特徴とする薄膜半導体装置の製造方法を提供する。

本発明の第３の態様に係る薄膜半導体装置の製造方法において、前記熱吸収層として、カーボン膜を用いることができる。

本発明の第４の態様は、絶縁性基板上に非晶質半導体層を形成する工程と、前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜を形成する工程と、前記結晶化領域の少なくともチャネル領域における上層部を非結晶化する第１のプリアモルファス化工程と、少なくともチャネル領域に、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法による熱処理を施す第１の熱処理工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記結晶化領域の少なくともソース予定領域およびドレイン予定領域の上層部を非結晶化する第２のプリアモルファス化工程と、前記ソース予定領域およびドレイン予定領域にソース・ドレイン領域形成用不純物をドーピングする工程と、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により熱処理し、ソース領域及びドレイン領域を形成する第２の熱処理工程とを具備することを特徴とする薄膜半導体装置の製造方法を提供する。

本発明の第５の態様は、透明絶縁性基板上に非晶質半導体層を形成する工程と、前記非晶質半導体層に結晶化領域を形成する工程と、前記結晶化領域上にゲート絶縁膜を形成する工程と、前記結晶化領域の少なくともチャネル領域における上層部を非結晶化する第１のプリアモルファス化工程と、前記結晶化領域にチャネルドーピング用不純物をドーピングするチャネルドーピング工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記結晶化領域の少なくともソース予定領域およびドレイン予定領域を非結晶化する第２のプリアモルファス化工程と、前記ソース予定領域およびドレイン予定領域にソース・ドレイン領域形成用不純物をドーピングする工程、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により、前記結晶化領域中の不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する熱処理工程とを具備することを特徴とする薄膜半導体装置の製造方法を提供する。

本発明の第４及び第５の態様に係る薄膜半導体装置の製造方法において、前記ソース予定領域およびドレイン予定領域にソース・ドレイン領域形成用不純物をドーピングする工程は、前記ゲート電極をマスクとして前記結晶質化領域に低濃度で不純物をドーピングする第１のドーピング工程と、前記ゲート電極の側壁にサイドウォールスペーサーを形成する工程と、前記ゲート電極及びサイドウォールスペーサーをマスクとして高濃度で不純物をドーピングする第２のドーピング工程を備えるものとすることができる。

本発明の第２〜第５の態様に係る薄膜半導体装置の製造方法において、前記プリアモルファス化工程は、Ｓｉ、Ｇｅ、Ａｒ、Ａｓ、Ｓｂ、Ｉｎ及びＫｒからなる群から選ばれた少なくとも一つの原子をイオン注入する工程とすることができる。

また、前記プリアモルファス化工程は、前記結晶質化領域の膜厚方向の少なくとも１０％が種結晶として残留するように行うことができる。

また、前記熱処理工程における熱処理温度は、４００〜５５０℃とすることができる。

本発明によると、結晶質半導体層への不純物のドーピングの前に、結晶質半導体層にシリコン等をイオン注入して、結晶質半導体層を部分的に非結晶質化し、その後の熱処理により不純物を活性化することにより、不純物の活性化率を大幅に向上させ、優れた特性の薄膜半導体装置を製造することができる。

以下、本発明の実施形態について説明する。

本発明の第１の実施形態に係る薄膜半導体装置の製造方法は、活性層となる結晶化された半導体薄膜の上層部にイオン注入してアモルファス化し、下層部を結晶化された半導体薄膜として残した後、ソース・ドレイン領域形成のための不純物のドーピングを行い、更に不純物の活性化のための熱処理を行うことを特徴とする。

アモルファス化のためのイオン注入は、Ｓｉ、Ｇｅ、Ａｒ、Ａｓ、Ｓｂ、Ｉｎ及びＫｒからなる群から選ばれた少なくとも一つの原子をイオン注入することにより行うことができる。

また、不純物の活性化のための熱処理は、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法により実施される。結晶質半導体層中の不純物活性化処理を、より促進するためである。

ガラス基板上に形成された薄膜トランジスタの不純物領域を、６００℃以下より好ましくは５００℃以下の温度で活性化を試みる場合、単純に不純物のドーピングを行った後に熱処理を行っただけでは、活性化率が数％となってしまい、結果、不純物注入領域が非常に高抵抗となって、薄膜トランジスタの電流駆動能力を著しく低下させてしまう。活性化率が低下する理由は、（１）原子の拡散が低速であるため、不純物が結晶格子のサイトに配置できないためと、（２）不純物注入時に破壊された結晶が、500℃程度の温度では容易に修復（再結晶化）されないためである。

そこで、シリコン、ゲルマニウム等の原子を適切な条件でイオン注入し、多結晶半導体薄膜の不純物注入領域の結晶を原子オーダーで意図的に破砕してアモルファス化する。アモルファス化された領域は、通常の多結晶半導体薄膜に比べて（１）原子の拡散係数が増大すると共に、（２）より低温でも原子の拡散が起きるという特性を持つようになる。この特性により、アモルファス化領域では５００℃でも再結晶化が促進され、不純物が結晶サイトに配置され、電気伝導に寄与するようになる。

その結果、単純に不純物を注入するだけの場合に比べて、活性化率が高くなる。なお、この工程はプリアモルファス化注入（Ｐｒｅ−ａｍｏｒｐｈｉｚａｔｉｏｎ Ｉｍｐｌａｎｔｓ、以下ＰＡＩと省略）とも呼ばれている。

ＰＡＩの実施に当たっては、半導体薄膜を完全にはアモルファス化させないような条件で行われる。本発明者らは、半導体薄膜を完全にアモルファス化させてしまうと、核となる結晶が存在しなくなってしまうため、後の熱処理によっても結晶性が回復できないことを見出した。最適なＰＡＩの条件は、薄膜半導体層の膜厚、表面のゲート絶縁膜、例えばシリコン酸化膜の厚さ、及びシリコンまたはゲルマニウムの加速電圧とドーズ量を適宜調整することにより、達成することができる。最適なＰＡＩは、結晶化された半導体薄膜の上層部にＳｉ、Ｇｅ，Ａｒ，Ａｓ，Ｓｂ，Ｉｎ，Ｋｒのうち少なくとも一つの原子をイオン注入してアモルファス化し、下層部を結晶化された半導体薄膜として残すことである。

例えば、薄膜半導体層として、膜厚１００ｎｍのシリコン（Ｓｉ）半導体薄膜を用い、この半導体薄膜への注入種としてシリコンを使用する場合、イオン注入の加速電圧は、３０〜９０ｋｅＶが好ましく、表面のゲート絶縁膜例えばシリコン酸化膜の厚さは、１０〜３０ｎｍが好ましく、注入種としてのＳｉのドーズ量は、１．０×１０^１４〜２×１０^１５／ｃｍ^−２が好ましい。

本発明の第１の実施形態では、ソース・ドレイン領域形成のためのＮ型およびＰ型の不純物の高濃度のドーピングを行った後にアニール処理が行われる。このアニール処理法としては、ファーネスアニール、或いはランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法が挙げられる。

ファーネスアニールとは、通常、複数枚の基板を等しい空隙を設けて石英もしくはＳｉＣの治具に配列して、高温の筒状の炉の中に挿入して、周囲のヒーターからの輻射・対流熱を受けて熱せられる方式である。

ランプ光の照射によるアニールは、例えば熱源にフラッシュランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からフラッシュランプからの光を集光せず、直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が行われる。

フラッシュランプには、キセノンフラッシュランプを用いることができ、レーザアニールとしては、ＫｒＦエキシマレーザを用いることができる。

また、これらのランプ光の照射によるアニール及びレーザアニールは、ゲート絶縁膜等の絶縁膜を通してエネルギー光の照射が行われる。絶縁膜は、一般に半導体薄膜を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体薄膜から熱伝導により一定の昇温が見られる。

なお、ファーネスアニールは、５００〜５５０℃程度で行うことが望ましく、低温短時間アニールは、４００〜５５０℃程度で行うことが望ましい。ファーネスアニールの場合に５００℃未満、低温短時間アニールの場合に４００℃未満では、活性化が不十分であり、十分な活性化率を達成することが困難となり、５５０℃を超えると、ガラス基板が耐えることが困難となる。

本発明の第２の実施形態では、アニール処理が、表面に熱吸収層を形成した状態で行われる。この熱吸収層は、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法によって効率的に熱吸収を生じせしめ、それを均一に保持させるために形成される。

熱吸収層としては、カーボン膜、Ｔｉ、ＴｉＮ、ＭｏＷ、Ｔａ等の高融点金属を用いることができる。熱吸収層の役割として、照射された光を透過させないことが望まれるので、照射される光に含まれる波長成分を考慮して、通常は１００ｎｍ以上の膜厚が用いられる。

本発明の第３の実施形態に係る薄膜半導体装置の製造方法は、活性層（少なくともチャネル領域）となる結晶化領域の膜厚方向の上層部を非結晶化例えばＳｉ、Ｇｅ，Ａｒ，Ａｓ，Ｓｂ，Ｉｎ，Ｋｒのうち少なくとも一つの原子例えばシリコンをイオン注入して非結晶化した後、チャネルドーピング用不純物のイオン注入を行い、次いでチャネルドーピング用不純物の活性化のための低温による第１の熱処理を行い、更に上記結晶化領域の少なくともソース領域・ドレイン領域の膜厚方向の上層部を非結晶化例えばＳｉ、Ｇｅ，Ａｒ，Ａｓ，Ｓｂ，Ｉｎ，Ｋｒのうち少なくとも一つの原子例えばシリコンをイオン注入した後、ソース・ドレイン領域形成のための不純物のドーピングを行い、次いで不純物の活性化のための低温による第２の熱処理を行うことを特徴とする。

結晶化された半導体層の非結晶化工程として上記シリコンなどのイオン注入は、半導体層の結晶性を向上させる前工程と共に、半導体層に注入した不純物の活性化率を高めるための前工程として行われる。

即ち、後の工程でＴＦＴの閾値特性を決定するチャネルドーピングや、ソース・ドレイン領域形成のための不純物の高濃度のドーピングをイオン注入で行った際には、半導体層に欠陥が発生し、後のアニール処理によっても低温プロセスでは欠陥が回復しえないという問題を、あらかじめ定められたチャネル領域およびソース・ドレイン領域などの当該領域に前処理工程としてＳｉなどの原子をイオン注入してアモルファス化し、このアモルファス化されたチャネル領域およびソース・ドレイン領域に不純物ヲドーピングすることにより解決するものである。

非晶質半導体をレーザー照射により結晶質半導体へ変換した薄膜層を具備する薄膜トランジスタのしきい値制御を目的とした、チャネル部分への不純物注入は、非晶質半導体層形成後に行われ、つづく活性化処理はレーザー光の照射により結晶質半導体層に変換する際に、ドーピングされた不純物が自然に活性化する現象を利用していた。しかしながら、本発明で想定されている、横方向成長を伴う再結晶化を行って半導体薄膜を得る場合には、チャネルドーピングのために導入された不純物が半導体薄膜の横方向成長を阻害してしまうため、目的となる高品位の半導体薄膜が得られなくなってしまう。よって、再結晶化後に薄膜トランジスタのチャネル部分にしきい値制御を目的としたチャネルドーピングを行う必要がある。

本実施態様における、アモルファス化させるための原子例えばＳｉのイオン注入、即ち、Ｓｉプリアモルファス化は、上述した第１の実施形態において行ったＰＡＩと同様に、結晶質半導体薄膜の膜厚方向で完全にはアモルファス化させないような条件で行われることが望ましい。結晶質半導体層を完全にアモルファス化させてしまうと、核となる結晶が存在しなくなるため、後の低温による熱処理によっても結晶性が回復できないからである。

好適なＳｉプリアモルファス化は、Ｓｉのイオン注入装置の加速電圧、表面のゲート絶縁膜、例えばシリコン酸化膜の厚さ、及び上記Ｓｉのドーズ量を適宜調整することにより、達成することができる。Ｓｉのイオン注入装置の加速電圧は、３０〜９０ｋｅＶが好ましく、表面のゲート絶縁膜例えばシリコン酸化膜の厚さは、１０〜３０ｎｍが好ましく、Ｓｉのドーズ量は、１．０×１０^１４〜２×１０^１５／ｃｍ^−２が好ましい.
本実施態様では、チャネルドーピング、及びソース・ドレイン領域形成のための不純物の高濃度のドーピングを行った後に、それぞれ各不純物活性化のための第１及び第２の熱処理が行われる。いずれの熱処理も、上述した第１の実施形態と同様に、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速加熱法により行われる。

これらの熱処理の詳細は、第１の実施形態において説明したとおりである。

ランプ光の照射による熱処理は、熱源に例えばフラッシュランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からフラッシュランプからの光を集光せず、直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が行われる。

フラッシュランプには、例えばキセノンフラッシュランプを用いることができ、レーザ光の照射は、例えばＫｒＦエキシマレーザを用いることができる。

また、これらのランプ光の照射による熱処理及びレーザ光の照射は、ゲート絶縁膜等の絶縁膜を通してエネルギー光の照射が行われる。絶縁膜は、一般に半導体層を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体層から熱伝導により一定の昇温が見られる。

なお、活性化のための熱処理温度は、４００〜５５０℃程度で行うことが、基板としてガラス基板を使用することができ望ましい。４００℃未満では、活性化が不十分であり、十分な活性化率を達成することが困難となり、５５０℃を超えると、ガラス基板が耐えることが困難となる。

本発明の第４の実施形態に係る薄膜半導体装置の製造方法は、活性層となる結晶質半導体層にシリコン等をイオン注入した後、チャネルドーピングを行い、次いで結晶質半導体層にシリコン等をイオン注入した後、ソース・ドレイン領域形成のための不純物のドーピングを行い、更に不純物の活性化のための熱処理を行うことを特徴とする。

半導体層へのシリコン等のイオン注入は、半導体層の結晶性を向上させると共に、半導体層に注入した不純物の活性化率を高めるために行われる。

即ち、後にチャネルドーピングや、ソース・ドレイン領域形成のための不純物の高濃度のドーピングを行った際には、半導体層に欠陥が発生し、後のアニール処理によっても低温プロセスでは欠陥が回復しえないという問題を、あらかじめシリコン等をイオン注入することにより解決するものである。

非晶質半導体をレーザー照射により結晶質半導体へ変換した薄膜層を具備するトランジスタのしきい値制御を目的とした、チャネル部分への不純物注入は、非晶質半導体層形成後に行われ、つづく活性化処理はレーザー光の照射により結晶質半導体層に変換する際に、ドーピングされた不純物が自然に活性化する現象を利用していた。しかしながら、本発明で想定されている、横方向成長を伴う再結晶化を行って半導体薄膜を得る場合には、チャネルドーピングのために導入された不純物が半導体薄膜の横方向成長を阻害してしまうため、目的となる高品位の半導体薄膜が得られなくなってしまう。よって、再結晶化後にトランジスタのチャネル部分にしきい値制御を目的としたチャネルドーピングを行う必要がある。

本態様における、結晶質半導体膜の膜厚方向の上層部の非結晶化は、上述した第１の実施形態において行ったＰＡＩと同様に、Ｓｉ、Ｇｅ，Ａｒ，Ａｓ，Ｓｂ，Ｉｎ，Ｋｒのうち少なくとも一つの原子をイオン注入して非結晶化する。結晶質半導体膜の膜厚方向の下層部は、結晶質半導体膜の状態である。このときのＰＡＩは、結晶質半導体層を完全にはアモルファス化させないような条件で行われる。結晶質半導体層を完全にアモルファス化させてしまうと、核となる結晶が存在しなくなるため、後の熱処理によっても結晶性が回復できないからである。上記「結晶質半導体層を完全には」とは、結晶質半導体層の上層部である。

好適なＳｉプリアモルファス化は、イオン注入装置を使用してＳｉイオンの加速電圧、結晶質半導体層表面のゲート絶縁膜、例えばシリコン酸化膜の厚さ、及びＳｉのドーズ量を適宜調整することにより、達成することができる。Ｓｉの加速電圧は、３０〜９０ｋｅＶが好ましく、表面のゲート絶縁膜例えばシリコン酸化膜の厚さは、１０〜３０ｎｍが好ましく、Ｓｉのドーズ量は、１．０×１０^１４〜２×１０^１５／ｃｍ^−２が好ましい。

なお、Ｓｉのイオン注入は、後の不純物のドーピングの際の不純物ドーピングの飛程よりもＳｉのイオン注入の飛程が小さくなるような条件で行うことが望ましい。

本態様では、チャネルドーピング、及びソース・ドレイン領域形成のための不純物の高濃度のドーピングを行った後に、１回目の熱処理による活性化が行われる。この熱処理手段は、上述した第１の実施形態における熱処理と同様、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により行われる。

ランプ光の照射による熱処理は、熱源にフラッシュランプを使用し、光学系を組み合わせて集光した光エネルギーで試料を加熱する方式からフラッシュランプからの光を集光せず、直接照射する方式まで、時間的には連続的にエネルギーを放射するタイプから瞬時に非常に高いエネルギーを放射するタイプなど様々な方式が存在する。また、放射エネルギーを加熱に利用する場合、その放射スペクトルと対象物の吸収波長の特性により、直接加熱に寄与する分と媒体を通して間接的に加熱される対流熱による加熱や熱伝導による加熱など複合的効果として加熱が行われる。

フラッシュランプには、キセノンフラッシュランプを用いることができ、レーザ光の照射は、ＫｒＦエキシマレーザを用いることができる。

また、ランプ光の照射による熱処理及びレーザ光の照射は、ゲート絶縁膜等の絶縁膜を通してエネルギー光の照射が行われる。絶縁膜は、一般に半導体層を加熱するエネルギー光の波長に対して透過性を有し、上記エネルギー光により直接加熱はされず、加熱された半導体層から熱伝導により一定の昇温が見られる。

なお、熱処理は、４００〜５５０℃程度で行うことが望ましい。４００℃未満では、活性化が不十分であり、十分な活性化率を達成することが困難となり、５５０℃を超えると、ガラス基板が耐えることが困難となる。

一般に、チャネルドーピングの不純物の活性化とソース・ドレイン領域形成のためのドーピングの不純物の活性化は、それぞれ別個に行われる。しかし、本発明者らは、チャネルドーピング前及びソース・ドレイン領域形成のためのドーピング前に非結晶化用のイオンとしてＳｉやＧｅなどのイオンをイオン注入を行った場合には、チャネルドーピングの不純物の活性化を省略し、ソース・ドレイン領域形成のためのドーピングの不純物の活性化のみを行うことによっても、十分に半導体層の活性化質を向上させ得ることを見出した。

以下、本発明の種々の実施例に係るポリシリコン薄膜トランジスタ（ＴＦＴ）の製造プロセスについて添付図面を参照して説明する。このポリシリコンＴＦＴは、表示装置、例えばアクティブマトリクス型液晶表示装置の画素スイッチング素子アレイ、駆動回路、さらにはＤＡ変換器等を構成するために用いられる。

図１〜図１１は、本発明の第１の実施例に係るポリシリコンＴＦＴの製造工程を示すＴＦＴ素子部の断面模式図である。

図１（ａ）に示す工程では、基板例えばフラットパネルディスプレイ用として使われている石英または、無アルカリガラス等からなる絶縁基板１０が準備される。この基板に対する要求特性は、ディスプレイの表示方式によって異なっており、表面粗さや表面の傷に対する要求の他、基板のそり、熱収縮率、耐熱性、耐薬品性などに対してきびしい要求がある。

図１（ｂ）に示す工程では、上記絶縁基板１０からの不純物の浸透を防止するためにアンダーコート層１１、１２が絶縁基板１０上に形成される。このアンダーコート層１１、１２は、例えばプラズマＣＶＤ法によって絶縁基板１０上に堆積される厚さ５０ｎｍの窒化膜系絶縁膜１１および厚さ１００ｎｍのシリコン酸化膜（Ｓｉ０_２）１２である。

図１（ｃ）に示す工程では、非晶質の半導体薄膜１３がアンダーコート層１１、１２上に形成される。この半導体薄膜１３は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によりアンダーコート層１２のシリコン酸化膜上に堆積された、例えば厚さ１００ｎｍのアモルファスシリコン膜（ａ−Ｓｉ）である。ＬＰ−ＣＶＤは、例えばＳｉ_２Ｈ_６の雰囲気、流量１５０ＳＣＣＭ、圧力８Ｐａ、基板温度４５０℃、堆積時間３５分という条件で行われる。ここでは、ＬＰ−ＣＶＤ法を用いたが、この他に例えばＰＥ−ＣＶＤ（低温プラズマＣＶＤ）法を用いてもよい。その後、膜の成膜状態によっては、膜中に含まれる水素を取り除くための脱水素化処理が行なわれることもある。非晶質の半導体薄膜１３の膜厚は、２０ｎｍ乃至２００ｎｍが好ましい。さらに、３０ｎｍ乃至１００ｎｍがさらに好ましい。

図１（ｄ）に示す工程では、結晶化用犠牲膜としての光透過性絶縁膜１４が、半導体薄膜１３上に形成される。この光透過性絶縁膜１４は入射光に対して透過性を示し、例えばＬＰ−ＣＶＤ法により堆積される厚さ１０ｎｍのシリコン酸化膜である。後述するレーザアニール方法によっては、この光透過性絶縁膜１４を形成しない場合もある。

図２（ａ）に示す工程では、非晶質の半導体薄膜１３例えばアモルファスシリコンを結晶化するために、レーザアニール処理が、例えばＸｅＣｌやＫｒＦエキシマレーザをエネルギー光として用いて行われる。ＫｒＦエキシマレーザは、光透過性絶縁膜１４を介して半導体薄膜１３に照射され、これにより半導体薄膜１３を加熱する。ＫｒＦエキシマレーザのエネルギー密度は、約３５０ｍＪ／ｃｍ^２である。このようにして加熱された状態にある半導体薄膜１３のアモルファスシリコンの受光領域が溶融し、レーザ光による照射が遮断されたとき降温過程で結晶化されて、多結晶シリコンからなる半導体薄膜１５とされる。

この結晶化工程により５μｍ以上の大きな結晶化領域を形成するために横方向に結晶化する方法を実行することができる。半導体薄膜１３上に光吸収性の膜例えばＳｉＯｘ膜を形成し被処理体を形成する。結晶化するためのレーザ光は、光変調手段例えば位相シフタに入射されて位相変調することにより逆ピークパターン状の光強度分布の光を生成し、この光を被処理体に結像されることにより照射領域を溶融する。レーザ光が遮断されたとき溶融領域は、急激に降温過程になろうとするが、光吸収性の膜に蓄熱された逆ピークパターン状の温度によりゆっくり降温する。この降温過程は、逆ピークパターン状の光強度分布の低強度部から順に凝固温度を通過し、横方向に結晶化が進行する。具体的には、本願出願人が特開２００６−２９５０９７で提案した技術である。

図２（ｂ）に示す工程では、レーザアニール処理が施された後に光透過性絶縁膜１４叉はＳｉＯｘ膜を希フッ酸もしくはバッファードフッ酸などの溶液にて除去する。

図２（ｃ）に示す工程では、レジスト材を半導体薄膜１５上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、次いでポリシリコンＴＦＴ用マスク領域を残してレジスト材を除去することにより、ＴＦＴ形状に相当するレジストパターン１６が形成される。絶縁基板１０上に複数個のレジストパターン１０が形成される。図では、一つが拡大して示されている。その後、半導体薄膜１５がレジストパターン１６をマスクとして用いたドライエッチング処理によりパターニングされる。このドライエッチング処理では、半導体薄膜１５のエッチングガスとして例えばＣＦ_４およびＯ_２の混合ガスが用いられる。

図２（ｄ）に示す工程では、ドライエッチングの後、有機剥離液浸漬処理によりレジストパターン１６が半導体薄膜１５上から除去される。

図３（ａ）に示す工程では、半導体薄膜１５上にゲート絶縁膜１７が形成される。このゲート絶縁膜１７は、例えば、プラズマＣＶＤ法により半導体薄膜１５上に堆積される厚さ例えば３０ｎｍのシリコン酸化膜である。プラズマＣＶＤは、反応ガスとして、テトラエトキシシラン（ＴＥＯＳ：Ｓｉ（ＯＣ_２Ｈ_５）_４）を用い、基板温度３５０℃という条件下で行われる。

次に、ＣＭＯＳトランジスタを製造するための工程を説明する。図３の（ｂ）図は、ｎチャネル型ポリシリコンＴＦＴの工程を、図３の（ｃ）図は、ｐチャネル型ポリシリコンＴＦＴの工程を示す。

図３（ｂ）に示す工程では、Ｎ型ＭＯＳトランジスタの閾値制御のためＰ型の不純物が半導体薄膜１５にドーピングされる。これは、例えばＣＭＯＳインバータのような論理回路は、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの組み合わせにより構成されるため、Ｎ型ならびにＰ型のＴＦＴ形成を目的として実施される。ここでは、先ずＮ型ＴＦＴの形成用として、閾値電圧Ｖｔｈを精密に制御するために実施するもので、ドーピング条件は、例えば不純物イオン^４９ＢＦ_２ ^＋を、加速電圧５０ｋｅＶ、ドーピング量５×１０^１２／ｃｍ^−２で実施される。

本工程では、Ｐ型ＭＯＳトランジスタの領域にも不純物がドーピングされるが、プロセスの簡略化（マスク枚数の削減）のために、敢えてレジストなどを用いてマスキングすることはせず、次工程におけるＰ型ＭＯＳトランジスタ用の閾値制御のためのドーピング量の調整によって対応を図る。本工程では、イオン注入によりＮ型ＭＯＳトランジスタのドーピング量の調整を図っているが、半導体膜としてのアモルファスシリコン成膜時にボロンを添加し、ドーピング量の調整を図ることも可能である。

図３(ｃ)に示す工程では、Ｎ型ＭＯＳトランジスタの領域上にフォトマスク１８を形成した後、Ｐ型ＭＯＳトランジスタの閾値制御のためＮ型の不純物が半導体薄膜１５にドーピングされる。このときのドーピング条件は、例えば不純物イオン^３１Ｐ^＋を、加速電圧５０ｋｅＶ、ドーピング量５×１０^１２／ｃｍ^−２で実施される。本工程ならびに前記図３(ｂ)に示す工程は、閾値電圧Vthが膜中の固定電荷や界面準位などによっても変動するため、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のためにＮ型のみもしくはＰ型のみあるいは両方の工程が省略されることもある。

図４(ａ)に示す工程では、Ｎ型およびＰ型ＭＯＳが形成される領域への所望の濃度の不純物ドーピングが完了した後、有機剥離液浸漬処理によりフォトレジストが除去される。

図４(ｂ)に示す工程では、ゲート絶縁膜１７上に電極層１９が形成される。この電極層１９は、例えば厚さ２００ｎｍの高融点金属層ＭｏＷであり、スパッタリングによりゲート絶縁膜１７上に堆積される。スパッタリングは、例えばＤＣスパッタリングにより、基板温度１００℃、Ａｒ圧力４ｍＴｏｒｒ、供給電力２ｋＷ、放電時間６０秒という条件で行われる。

図４(ｃ)に示す工程では、レジスト材を電極層１９上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ゲート電極用マスク領域を残してレジスト材を除去することにより、レジストパターン２０が形成される。

図５(ａ)に示す工程では、電極層１９がレジストパターン２０をマスクとして用いたドライエッチング処理によりパターニングされ、ゲート絶縁膜１５上にゲート電極１９ａが形成される。このドライエッチング処理は、例えばＣｌ_２およびＯ_２の混合ガスをエッチングガスとして用いて、圧力２５ｍＴｏｒｒ、マイクロ波パワー１ｋW、下部電極用高周波パワー２５Wの高密度プラズマエッチングにより行われる。

図５（ｂ）に示す工程では、Ｏ_２プラズマを用いた２０分のアッシング処理および有機剥離液浸漬処理により、レジストパターン２０が除去される。

図５（ｃ）に示す工程では、本実施例の特徴をなす工程であり、結晶化されている半導体薄膜１５の上層部１５ａのアモルファス化をゲート電極１９ａをマスクとして実施する。アモルファス化手段は、Ｓｉ、Ｇｅ，Ａｒ，Ａｓ，Ｓｂ，Ｉｎ，Ｋｒのうち少なくとも一つの原子例えばＳｉのイオン注入（もしくはドーピング）が、Ｎ型ＭＯＳおよびＰ型ＭＯＳ両者に対して一括して半導体薄膜１５の予め定められた位置例えばゲート電極１９ａをマスクとしてソース領域およびドレイン領域の上層部１５ａに対して行われる。本工程では、後にＮ型およびＰ型ＭＯＳ形成用の低濃度の不純物が注入（ｎ−およびｐ−注入）され、更に高濃度の不純物が注入（ｎ＋およびｐ＋注入）された際に欠陥が発生し、後にアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためのものである。

本工程では、Ｓｉ注入によりその際の注入エネルギーによって強制的にＳｉ結晶を原子のオーダーで破砕し、アモルファス化させることであるため、Ｓｉプリアモルファス化（ＰＡＩ：Ｐｒｅ−ａｍｏｒｐｈｉｚａｔｉｏｎ Ｉｍｐｌａｎｔｓ）とも呼ばれている。このときのＰＡＩは、Ｓｉ^＋をイオン注入装置のイオンの加速電圧３５ｋｅＶ、ドーズ量２×１０^１５／ｃｍ^−２の条件でイオン注入することにより行われる。即ち、ソース領域およびドレイン領域の上層部１５ａは、Ｓｉが注入されアモルファス化される。下層部１５ｂは、結晶化された半導体薄膜である。アモルファス化するためのＳｉのイオンの注入は、結晶化された半導体薄膜１５の膜厚方向の総てに注入するのではなく、一部に注入することが特徴である。換え言すれば、結晶化された半導体薄膜１５の膜厚方向の総てについてアモルファス化するのではなく、膜厚方向に結晶化領域を残すことである。アモルファス化するための原子は、Ｓｉ、Ｇｅの他Ａｒ，Ａｓ，Ｓｂ，Ｉｎ，Ｋｒなどの重い原子である。

ＰＡＩの条件は、半導体薄膜１５が完全にはアモルファス化されず、膜厚方向の少なくとも１０％程度が種結晶として残留するような条件である。イオン注入によりアモルファス化する場合、結晶化領域として残る部分は、底部となり、底部の種結晶の機能を有する部分でもよい。

図６（ａ）に示す工程では、Ｎ型の低濃度不純物導入のためのレジストパターン２１ａを形成した後、Ｎ型の低濃度不純物がゲート電極１９ａおよびレジストパターン２１ａをマスクとして用いて前記アモルファス化された半導体薄膜１５に導入される。Ｎ型の低濃度不純物の導入は、アモルファス化された半導体薄膜１５の上層部１５ａに限らず下層部１５ｂの結晶化領域にも形成してもよい。ポリシリコンＴＦＴをｎチャネル型にする場合には、リンが半導体薄膜１５にイオン注入（ドーピング）され、ポリシリコンＴＦＴをｐチャネル型にする場合には、ボロンが半導体薄膜１５にイオン注入（ドーピング）される。この際、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴの半導体薄膜１５を覆った状態で行われる。

図６（ｂ）に示す工程では、前記Ｎ型の低濃度不純物導入のためのフォトレジスト２１ａを除去し、Ｐ型の低濃度不純物導入のためのレジストパターン２１ｂを形成した後、Ｐ型の低濃度不純物がゲート電極１９およびBをマスクとして用いて前記アモルファス化された半導体薄膜１５に添加される。尚、Ｎ型およびＰ型の低濃度不純物導入の順番はいずれを先に行なっても差し支えない。

ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの各々に対するイオン注入条件は、例えばｎチャネル型ポリシリコンＴＦＴに対して、^３１Ｐ^＋，３５ｋｅＶ，５×１０^１３／ｃｍ^−２、ｐチャネル型ポリシリコンＴＦＴに対して、^４９ＢＦ_２ ^＋，３５ｋｅＶ，５×１０^１３／ｃｍ^−２である。ｐチャネル型ポリシリコンＴＦＴに対するイオン注入後、フォトレジストマスク２１ｂが除去される。尚、ｐチャネル型ポリシリコンＴＦＴに対する低濃度の不純物注入工程は、目標とするデバイスの性能や関連プロセスの状況により、またプロセス簡略化のために省略されることもある。

図６（ｃ）に示す工程では、前記低濃度の不純物のドーピングの後、レジスト除去がなされ、更に、ゲート絶縁膜１７の露出する部分が除去され、引き続き、サイドウォールスペーサーを形成するための絶縁膜２２（サイドウォールスペーサー用犠牲膜ＳｉＯ_２）が、プラズマＣＶＤ法を用いて形成される。絶縁膜２２の成膜は、例えば、ＳｉＨ_４ガスとＯ_２ガスを用いて成膜温度３５０℃の条件で実施される。

図７（ａ）に示す工程では、サイドウォールスペーサー形成のための絶縁膜２２のドライエッチングが実施される。この場合、絶縁膜２２を図中“Ａ”に示す最も厚い部分の膜厚に対し、図中“B”で示す膜厚分だけ均一にエッチバックする。このときのドライエッチング条件は、方向性のドライエッチング条件、例えば、ＣＨＦ_３ガスを用いたＲＩＥ（リアクティブイオンエッチング）方式により実施される。本サイドウォールスペーサーの形成において、所望のサイドウォール幅Ｗ（図７（ｂ））を得るためには、絶縁膜２２の膜厚Bを調整することによって行なわれる。本検討において、サイドウォール幅ＷはBを調整することにより、０．２μｍが採用された。

図７（ｂ）に示す工程は、サイドウォールスペーサー２３が形成された状態を示す。

図７（ｃ）に示す工程では、その後の注入時の汚染を防ぐための犠牲酸化膜としてＳｉＯ_２系絶縁膜４１が堆積される。

図８（ａ）に示す工程では、Ｎ型の高濃度不純物導入のためのレジストパターン２４ａを形成した後、Ｎ型の高濃度不純物が、ゲート電極１９ａおよびレジストパターン２４ａならびに前記サイドウォールスペーサー２３をマスクとしてアモルファス化された半導体薄膜１５に添加される。ポリシリコンＴＦＴをｎチャネル型にする場合には、リン（Ｐ）が半導体薄膜１５にイオン注入される。前記低濃度不純物の場合と同様に、ｎチャネル型ポリシリコンＴＦＴおよびｐチャネル型ポリシリコンＴＦＴの一方のイオン注入は、不所望なイオン注入を阻止するレジスト等のマスクにより他方のポリシリコンＴＦＴの半導体薄膜１５を覆った状態で行われる。ｎチャネル型ポリシリコンＴＦＴに対するイオン注入条件は、例えば、^３１Ｐ^＋，３５ｋｅＶ，２×１０^１５／ｃｍ^−２である。ｎチャネル型ポリシリコンＴＦＴ対するイオン注入の後、フォトレジスト２４ａは除去される。

図８（ｂ）に示す工程では、Ｎ型の高濃度不純物導入のためのフォトレジスト２４ａを除去し、Ｐ型の低濃度不純物導入のためのレジストパターン２４ｂを形成した後、Ｐ型の高濃度不純物が、ゲート電極１９ａおよびレジストパターン２４ｂならびにサイドウォールスペーサー２３をマスクとして用いてアモルファス化された半導体薄膜１５ａを含む半導体薄膜１５に添加される。ｐチャネル型ポリシリコンＴＦＴに対するイオン注入条件は、例えば、^４９ＢＦ_２ ^＋，５０ｋｅＶ，２×１０^１５／ｃｍ^−２である。ｐチャネル型ポリシリコンＴＦＴに対するイオン注入の後、フォトレジストマスク２４ｂが除去される。尚、Ｎ型およびＰ型の高濃度不純物導入の順番はいずれを先に行なっても差し支えない。

図８（ｃ）に示す工程では、活性化熱処理としてランプアニールもしくはレーザアニール処理が、イオン注入された半導体薄膜１５内のドーパントを活性化するために行われる。ランプアニールは、例えばキセノンフラッシュランプにより、レーザアニールは、例えばＫｒＦエキシマレーザ等をエネルギー光として用いて行われる。ＫｒＦエキシマレーザのエネルギー密度は約３５０ｍＪ／ｃｍ^２である。

その結果、低濃度拡散領域２５ａ及び高濃度拡散領域２６ａからなるソース領域３０、および低濃度拡散領域２５ｂ及び高濃度拡散領域２６ｂからなるドレイン領域３１が形成される。さらに、上記活性化熱処理工程において、アモルファス化された領域が結晶快復する。

図９（ａ）に示す工程では、犠牲酸化膜４１が除去された後、層間絶縁膜２７がゲート電極１９ａおよび半導体膜１５上に形成される。この層間絶縁膜２７は、例えばプラズマＣＶＤ法によって高融点金属のゲート電極１９ａおよび半導体層１５の上に堆積される厚さ５００ｎｍのシリコン酸化膜である。プラズマＣＶＤは、基板温度３５０℃および堆積時間２０分という条件で行われる。

図９（ｂ）に示す工程では、層間絶縁膜２７上にレジストパターン２８が形成され、次いで層間絶縁膜２７がレジストパターン２８をマスクとして用いたドライエッチング処理により開口され、これによりゲート電極１９、ソース領域３０およびドレイン領域３１をそれぞれ部分的に露出させるコンタクトホールを形成する。このドライエッチング処理では、エッチングガスとして例えばＣＨＦ_３が用いられる。

図９（ｃ）に示す工程では、レジストパターン２８が層間絶縁膜２７上から除去される。

図１０（ａ）に示す工程では、層間絶縁膜２７上に電極層３２が形成され、層間絶縁膜２７に開口されたコンタクトホールを介してゲート電極１９、ソース領域３０およびドレイン領域３１と接続される。この電極層３２は、例えば厚さ４００ｎｍおよび１００ｎｍのアルミニウムおよびＴｉからなる積層膜であり、例えばスパッタリングにより層間絶縁膜２７上に堆積される。これらのスパッタリング条件は、先ず１００ｎｍのＴｉ膜の成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー２ｋWの条件下で行なわれる。続いて、アルミニウムの成膜は、基板温度１００℃、Ａｒ圧力が４ｍＴｏｒｒ、ＲＦパワー１０ｋWの条件下で行なわれる。

図１０（ｂ）に示す工程では、レジスト材を電極層３２上に塗布し、フォトマスクを用いて選択的にレジスト材を露光し、ソース電極、およびドレイン電極用マスク領域を残してレジスト材を除去することにより、レジストパターン３３が形成される。

図１１（ａ）に示す工程では、レジストパターン３３をマスクとして用いたドライエッチング処理により、電極層３２がパターニングされ、層間絶縁膜２７上にソース電極３２ａ、およびドレイン電極３２ｂが形成される。このドライエッチング処理では、例えばＢＣｌ_３およびＣｌ_２がエッチングガスとして用いられ、ＢＣｌ_３の流量３０ＳＣＣＭ、Ｃｌ_２の流量２０ＳＣＣＭ、圧力１５ｍＴｏｒｒ、ＲＦパワー３０Wの条件下で行なわれる。

図１１（ｂ）に示す工程では、レジストパターン３３がソース電極３２ａ、およびドレイン電極３２ｂ上で除去される。このようにして、ポリシリコンＴＦＴが完成する。

以上のように、本発明の第１の実施例に係るポリシリコンＴＦＴの製造方法によると、ソース・ドレイン形成のための不純物のドーピングの前にＳｉのイオン注入を行い、ソース・ドレイン形成のための不純物のドーピングの後に、熱処理を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。

例えば、Ｓｉのイオン注入を行わず、ファーネスアニールによる５００℃の熱処理では数％の活性化率しか得られなかったものが、本実施例によると、１５％の活性化率を達成することができた。

次に、本発明の第２の実施例について図１２を参照して説明する。この実施例は、ソース・ドレイン領域を形成するための低温急速加熱を熱吸収層を介して実施するケースである。第１の実施例と同一部分には、同一符号を付与し、その詳細な説明は、重複するので省略する。

本実施例では、上述した第１の実施例における図８（ｃ）に示す工程における活性化熱処理が、図１２に示すように、熱吸収層を介して行われる。即ち、図８（ｂ）に示す工程において、レジストパターン２４ｂを除去した後、図１２（ａ）に示すように全面に接着機能としてＴｉＮ膜４２及び熱吸収させるためのカーボン膜４３からなる熱吸収層を形成し、この状態で活性化熱処理が行われる（図１２（ｂ））。熱吸収層が接着機能を有する材料であればＴｉＮ膜４２は、無くてもよい。

即ち、図１２（ａ）に示す工程では、ランプ光の照射、レーザー光の照射、及び高温ガス噴射を用いた対流による急速加熱からなる群から選ばれた低温急速熱処理の際に、効率的に熱吸収を生じせしめ、それを均一に保持させるために熱吸収層が形成されている。熱吸収層として形成した三層の、それぞれの役割は、先ず第１層目が下地膜との反応抑制層としてＳｉＯ_２系下地絶縁膜４１を用い、第２層目は、接着層としてＴｉ又はＴｉＮ薄膜４２を、第３層目は熱吸収層としてカーボン膜４３を用いる。熱吸収層が反応抑制機能、接着機能を有する材料であればＳｉＯ_２系絶縁膜４１、ＴｉＮ膜４２は、無くてもよい。

カーボン膜４３はＤＬＣ（ダイヤモンドライクカーボン）とも呼ばれ、高硬度なダイヤモンドに似た物性を有する。このＤＬＣ膜４３はダイヤモンド構造に対応するＳＰ３結合とグラファイト構造に対応するＳＰ２結合、及び水素との結合を含み、特定の結晶構造を持たないアモルファス構造となっている。

ＤＬＣ膜４３は熱処理による相変態を伴わないため、熱処理前後での寸法精度の維持が可能であり、Ｏ_２プラズマを用いて容易に加工することができる。したがって、本実施例においては、熱処理後、役割を終えたＤＬＣ膜４３はＯ_２プラズマ処理によって容易に除去される。

本実施例における特徴であるＤＬＣ膜４３の光の吸収特性は、図１３に示すように、短波長側の光を効率良く吸収する。すなわち、図１４に示すように波長４００〜５００ｎｍ付近にピークを持つ瞬時発光のキセノンフラッシュランプ光は、この波長範囲ではほぼ１００％吸収されることになる。また、ＤＬＣ膜４３は熱伝導率も高く、ＤＬＣ膜４３に吸収された熱により、基板全体を均一に且つＤＬＣ膜４３の熱容量に相当する長期間加熱することができる。

本実施例で用いるフラッシュランプ光およびタングステンハロゲンランプ光とシリコンの吸収特性の相互関係を示すグラフを図１５に示す。図１５のグラフから明らかなように、シリコンの吸収帯とランプ光の重なり部分の波長の放射エネルギーが加熱源として有効に作用する。

しかしながら、ＤＬＣ膜４３は硬度が高いため、基板の硬度が低い場合には膜の剥離を生じる可能性がある。膜の剥離を防止し、密着性を高めるために、下地絶縁膜４１との間に接着層としてＴｉＮ膜４２を挿入している。

ＤＬＣ膜４３は、プラズマプロセスであるプラズマＣＶＤ、スパッタリング、もしくはイオンプレーティング法により成膜され、反応ガスにベンゼン（Ｃ_６Ｈ_６）または他の炭化水素ガスが用いられる。導入されたガスはプラズマ中で分解され、炭化水素イオンや励起されたラジカルが生成される。炭化水素イオンは、負にバイアスされた基板にバイアス電圧に応じたエネルギーで衝突し、ＤＬＣ膜４３の成膜がなされる。基板温度は通常２００℃以下である。

密着性向上のためのＴｉＮ層４２もスパッタリング法により形成される。

熱処理後のＤＬＣ膜４３は、上述したように、Ｏ_２プラズマアッシングにより除去され、また、密着性向上のために形成したＴｉＮ層４２も、アルカリもしくは酸、又は過酸化水素水液によって選択的に除去される（図１２（ｃ））。

以下、第１の実施例における、図９〜図１１に示す工程に従って、ポリシリコンＴＦＴが完成する。

以上のように、本発明の第２の実施例に係るポリシリコンＴＦＴの製造方法の製造方法によると、ソース・ドレイン形成のための不純物のドーピングの前にＳｉのイオン注入を行い、ソース・ドレイン形成のための不純物のドーピングの後に、熱吸収層を形成した状態でランプアニール又はレーザアニールによる均一な熱処理を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。

例えば、Ｓｉのイオン注入を行わず、ファーネスアニールによる５００℃の熱処理では数％の活性化率しか得られなかったものが、本実施例によると、８０％以上の活性化率を達成することができた。

次に、本発明の第３の実施例に係るポリシリコンＴＦＴの製造工程について説明する。第１の実施例と同一部分には、同一符号を付与し、その詳細な説明は、重複するので省略する。

本実施例においては、図３（ａ）に示す工程までは、第１の実施例と同様である。図３（ａ）に示す構造において、図１６に示すように、本実施例の特徴である１回目のＳｉのイオン注入（もしくはドーピング）、即ちＰＡＩが実施される。このＳｉのＰＡＩは、後にＮ型ＭＯＳおよびＰ型ＭＯＳとなる領域の両者に対して一括して半導体層１５に注入するように実施される。本工程では、後にＮ型およびＰ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−チャネル注入）された際に欠陥が発生し、後にアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためのものである。

次いで、第１の実施例と同様にして、図３（ｂ）に示す工程において、Ｎ型ＭＯＳトランジスタの閾値制御のためＰ型の不純物ドーピングが実施され、図３(ｃ)に示す工程において、フォトマスク１８を形成した後、Ｐ型ＭＯＳトランジスタの閾値制御のためＮ型の不純物ドーピングが実施される。

有機剥離液浸漬処理によりフォトマスク１８が除去された後、図４(ａ)に示す構造において、図１７に示すように、活性化熱処理としてランプアニールもしくはレーザアニール処理が、イオン注入された半導体層１５内のドーパントを活性化するために行われる。ランプアニールは、例えばキセノンフラッシュランプにより、レーザアニールは、例えばＫｒＦエキシマレーザ等をエネルギー光として用いて行われる。ＫｒＦエキシマレーザのエネルギー密度は約３５０ｍＪ／ｃｍ^２である。この活性化熱処理工程の温度は、４００〜５５０℃であり、被照射領域は溶融しない。この結果、上記工程でアモルファス化された半導体薄膜１５の上層部１５ａは、結晶化される。結晶化された半導体薄膜１５の上層部１５ａには、アモルファス化工程でイオン注入された原子例えばＳｉが残留する。

その後、第１の実施例と同様の工程を経て、図１１（ｂ）に示すようなポリシリコンＴＦＴが完成する。

以上のように、本発明の第３の実施例に係るポリシリコンＴＦＴの製造方法によると、チャネルドーピング工程の前にＳｉのイオン注入を行い、チャネルドーピング工程の後に熱処理を行い、更にソース・ドレイン形成のための不純物のドーピングの前にＳｉのイオン注入を行い、ソース・ドレイン形成のための不純物のドーピングの後に、熱処理を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。この結果、電気特性が良好なＴＦＴを製造することができる。

このＴＦＴのソース・ドレイン領域は、前記半導体薄膜の下層部は結晶化された半導体層であり、上層部は非結晶化工程で注入されたＳｉ、Ｇｅ，Ａｒ，Ａｓ，Ｓｂ，Ｉｎ，Ｋｒのうち少なくとも一つの原子が混入された結晶化された半導体層である。

例えば、非結晶化のためのＳｉのイオン注入を行わず、ファーネスアニールによる５００℃の熱処理では数％の活性化率しか得られなかったものが、本実施例によると、１５％の活性化率を達成することができた。

さらに、上記実施例では、第１および第２のプリアモルファス化工程において、イオン注入する原子について同一種の原子を使用したが、異なってもよい。上記実施例では、第１および第２のプリアモルファス化工程において、イオン注入する原子の注入深さについて略同一にしたが、異なってもよい。上記実施例では、第１および第２の熱処理手段について同一種の熱処理手段について説明したが、異なってもよい。

次に、本発明の第４の実施例に係るポリシリコンＴＦＴの製造工程について説明する。第１の実施例と同一部分には、同一符号を付与し、その詳細な説明は、重複するので省略する。

本実施例においては、図３（ａ）に示す工程までは、第１の実施例と同様である。図３（ａ）に示す構造において、図１６に示すように、本実施例の特徴である１回目のＳｉのイオン注入（もしくはドーピング）、即ちＰＡＩが実施される。このＳｉのＰＡＩは、後にＮ型ＭＯＳおよびＰ型ＭＯＳとなる領域の両者に対して一括して半導体層１５に注入するように実施される。本工程では、後にＮ型およびＰ型ＭＯＳ形成用の低濃度の不純物注入（ｎ−およびｐ−チャネル注入）された際に欠陥が発生し、後にアニール処理によっても低温プロセスでは欠陥が回復しえない問題を解決するためのものである。

次いで、第１の実施例と同様にして、図３（ｂ）に示す工程において、Ｎ型ＭＯＳトランジスタの閾値制御のためＰ型の不純物ドーピングが実施され、図３(ｃ)に示す工程において、フォトマスク１８を形成した後、Ｐ型ＭＯＳトランジスタの閾値制御のためＮ型の不純物ドーピングが実施される。

その後、第１の実施例と同様の工程を経て、図１１（ｂ）に示すようなポリシリコンＴＦＴが完成する。

以上のように、第４の実施例に係るＴＦＴの製造方法によると、チャネルドーピング工程の前にプリアモルファス化処理を行い、更にソース・ドレイン形成のための不純物のドーピング工程の前にプリアモルファス化処理を行い、ソース・ドレイン領域（ＬＤＤ領域）形成のための不純物のドーピング工程の後に、まとめて熱処理工程を行うことにより、ドーピングされた不純物の活性化率を大幅に向上させることができる。

例えば、プリアモルファス化処理を行わず、ファーネスアニールによる５００℃の熱処理では数％の活性化率しか得られなかったものが、リアモルファス化処理後６００℃以下の低温で熱処理する本実施形態によると、１５％の活性化率を達成することができた。

次に、上述の実施例で得られたポリシリコンＴＦＴを実際にアクティブマトリクス型液晶表示装置に適用した例について説明する。この液晶表示装置は、通常表示モードおよび静止画表示モードを有するものである。

図１８はこの液晶表示装置の概略的な回路構成を示し、図１９はこの液晶表示装置の概略的な断面構造を示し、図２０は図１８に示す表示画素周辺の等価回路を示す。

この液晶表示装置は、液晶表示パネル１００およびこの液晶表示パネル１１００を制御する液晶コントローラ１０２を備える。液晶表示パネル１００は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１から独立した駆動回路基板上に配置される。

アレイ基板ＡＲは、ガラス基板上の表示領域ＤＳにおいてマトリクス状に配置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行に沿って形成される複数の走査線Ｙ（Ｙ１〜Ｙｍ）、複数の画素電極ＰＥの列に沿って形成される複数の信号線Ｘ（Ｘ１〜Ｘｎ）、信号線Ｘ１〜Ｘｎおよび走査線Ｙ１〜Ｙｍの交差位置にそれぞれ隣接して配置され各々対応走査線Ｙからの走査信号に応答して対応信号線Ｘからの映像信号Ｖｐｉｘを取り込み対応画素電極ＰＥに印加する画素スイッチング素子１１１、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路３、並びに信号線Ｘ１〜Ｘｎを駆動する信号線駆動回路４を備える。各画素スイッチング素子１１１は上述の実施例のようにして形成される、例えばＮチャネルポリシリコン薄膜トランジスタにより構成される。走査線駆動回路１０３および信号線駆動回路１０４は、画素スイッチング素子１１１の薄膜トランジスタと同様に、上述の実施例のようにしてアレイ基板ＡＲ上に形成される複数のポリシリコン薄膜トランジスタにより一体的に構成される。対向基板ＣＴは、複数の画素電極ＰＥに対向して配置され、コモン電位Ｖｃｏｍに設定される単一の対向電極ＣＥおよび図示しないカラーフィルタ等を含む。

液晶コントローラ１０２は、例えば外部から供給される映像信号および同期信号を受取り、通常表示モードで画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは、例えば垂直スタートパルス、垂直クロック信号、出力イネーブル信号ＥＮＡＢ等を含み、走査線駆動回路１０３に供給される。水平走査制御信号ＸＣＴは水平スタートパルス、水平クロック信号、極性反転信号等を含み、映像信号Ｖｐｉｘと共に信号線駆動回路１０４に供給される。

走査線駆動回路１０３はシフトレジスタを含み、画素スイッチング素子１１１を導通させる走査信号を１垂直走査（フレーム）期間毎に走査線Ｙ１〜Ｙｍに順次供給するよう垂直走査制御信号ＹＣＴによって制御される。シフトレジスタは１垂直走査期間毎に供給される垂直スタートパルスを垂直クロック信号に同期してシフトさせることにより複数の走査線Ｙ１〜Ｙｍのうちの１本を選択し、出力イネーブル信号ＥＮＡＢを参照して選択走査線に走査信号を出力する。出力イネーブル信号ＥＮＡＢは垂直走査（フレーム）期間のうちの有効走査期間において走査信号の出力を許可するために高レベルに維持され、この垂直走査期間から有効走査期間を除いた垂直ブランキング期間で走査信号の出力を禁止するために低レベルに維持される。

信号線駆動回路１０４はシフトレジスタおよびサンプリング出力回路を有し、各走査線Ｙが走査信号により駆動される１水平走査期間（１Ｈ）において入力される映像信号を直並列変換し、画素表示信号としてサンプリングしたアナログ映像信号Ｖｐｉｘを信号線Ｘ１〜Ｘｎにそれぞれ供給するように水平走査制御信号ＸＣＴによって制御される。

尚、対向電極ＣＥは、図１８に示すようにコモン電位Ｖｃｏｍに設定される。コモン電位Ｖｃｏｍは通常表示モードにおいて１水平走査期間（Ｈ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転され、静止画表示モードにおいて１フレーム期間（Ｆ）毎に０Ｖおよび５Ｖの一方から他方にレベル反転される。また、通常表示モードにおいて、本実施例のように１水平走査期間（Ｈ）毎にコモン電位Ｖｃｏｍをレベル反転させる代わりに、例えば２Ｈ毎、あるいは１フレーム期間（Ｆ）毎にコモン電位Ｖｃｏｍをレベル反転させてもかまわない。

極性反転信号は、このコモン電位Ｖｃｏｍのレベル反転に同期して信号線駆動回路４に供給される。そして、信号線駆動回路１０４は、通常表示モードにおいては０Ｖから５Ｖの振幅を持つ映像信号Ｖｐｉｘをコモン電位Ｖｃｏｍに対して逆極性となるように極性反転信号に応答してレベル反転して出力し、静止画表示モードでは静止画用に階調制限した映像信号を出力した後にその動作を停止する。

この液晶表示パネル１００の液晶層ＬＱは、例えば対向電極ＣＥに設定される０Ｖのコモン電位Ｖｃｏｍに対して５Ｖの映像信号Ｖｐｉｘを画素電極ＰＥに印加することにより黒表示を行うノーマリホワイトであり、上述したように通常表示モードでは映像信号Ｖｐｉｘおよびコモン電位Ｖｃｏｍの電位関係が１水平走査期間（Ｈ）毎に交互に反転されるＨコモン反転駆動が採用され、静止画表示モードでは１フレーム毎に交互に反転されるフレーム反転駆動が採用されている。

表示画面は複数の表示画素ＰＸにより構成される。各表示画素ＰＸは画素電極ＰＥおよび対向電極ＣＥ、並びにこれらの間に挟持された液晶層ＬＱの液晶材料を含む。さらに、複数のスタティックメモリ部１１３および複数の接続制御部１１４が複数の表示画素ＰＸに対してそれぞれ設けられる。

図２０に示すように、画素電極ＰＥはこの信号線Ｘ上の映像信号Ｖｐｉｘを選択的に取り込む画素スイッチング素子１１１に接続され、さらに例えば対向電極ＣＥのコモン電位Ｖｃｏｍに等しい電位Ｖｃｓに設定される補助容量線に容量結合する。画素電極ＰＥおよび対向電極ＣＥは液晶材料を介して液晶容量を構成し、画素電極ＰＥおよび補助容量線は液晶材料を介さず液晶容量に並列的な補助容量１１２を構成する。

画素スイッチング素子１１１は走査線Ｙからの走査信号によって駆動されたときに信号線Ｘ上の映像信号Ｖｐｉｘを表示画素ＰＸに印加する。補助容量１１２は液晶容量に比べて十分大きな容量値を有し、表示画素ＰＸに印加された映像信号Ｖｐｉｘにより充放電される。補助容量１１２がこの充放電により映像信号Ｖｐｉｘを保持すると、この映像信号Ｖｐｉｘは画素スイッチング素子１１１が非導通となったときに液晶容量に保持された電位の変動を補償し、これにより画素電極ＰＥおよび対向電極ＣＥ間の電位差が維持される。

さらに、各スタティックメモリ部１１３は上述の実施例のようにして形成されるＰチャネルポリシリコン薄膜トランジスタＱ１，Ｑ３，Ｑ５およびＮチャネルポリシリコン薄膜トランジスタＱ２，Ｑ４を有し、画素スイッチング素子１１１から表示画素ＰＸに印加された映像信号ＶＳｉｇを保持する。各接続制御部１１４はＮチャネルポリシリコン薄膜トランジスタＱ６およびＱ７を有し、表示画素ＰＸおよびスタティックメモリ部１１３間の電気的な接続を制御するだけでなくスタティックメモリ部１１３に保持された映像信号の出力極性を制御する極性制御回路を兼ねる。

薄膜トランジスタＱ１，Ｑ２は電源端子Ｖｄｄ（＝５Ｖ）および電源端子Ｖｓｓ（＝０Ｖ）間の電源電圧で動作する第１インバータ回路ＩＮＶ１を構成し、薄膜トランジスタＱ３，Ｑ４は電源端子Ｖｄｄ，Ｖｓｓ間の電源電圧で動作する第２インバータＩＮＶ２を構成する。インバータ回路ＩＮＶ１の出力端は走査線Ｙを介して制御される薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ２の入力端に接続され、インバータ回路ＩＮＶ２の出力端はインバータ回路ＩＮＶ１の入力端に接続される。薄膜トランジスタＱ５は、画素スイッチング素子１１１が走査線Ｙからの走査信号の立ち上がりにより導通するフレーム期間において導通せず、このフレームの次のフレーム期間において導通する。これにより、少なくとも画素スイッチング素子１１１が映像信号Ｖｐｉｘを取り込むまで、薄膜トランジスタＱ５は非導通状態に維持される。

薄膜トランジスタＱ６およびＱ７は静止画表示モードにおいて例えば１フレーム毎に交互に高レベルに設定される極性制御信号ＰＯＬ１およびＰＯＬ２によりそれぞれ制御される。薄膜トランジスタＱ６は画素電極ＰＥとインバータ回路ＩＮＶ２の入力端並びに薄膜トランジスタＱ５を介してインバータ回路ＩＮＶ１の出力端との間に接続され、薄膜トランジスタＱ７は画素電極ＰＥとインバータ回路ＩＮＶ１の入力端並びにインバータ回路ＩＮＶ２の出力端との間に接続される。

この液晶表示装置では、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４を画素スイッチング素子１１１と同一のアレイ基板ＡＲ上に配置した駆動回路一体型となっている。ここで、走査線駆動回路１０３、信号線駆動回路１０４、スタティックメモリ部１１３、および接続制御部１１４は上述の実施例で説明したようなプロセスで一緒に形成される。従って、液晶表示装置の性能と共に生産性も向上できる。また、スタティックメモリ部１１３を設けたことにより、表示画素ＰＸに対して供給される映像信号を保持する機能を得ることができる。静止画表示モードでは、映像信号がスタティックメモリ部１１３から表示画素ＰＸに供給されることから、この状態で走査線駆動回路１０３および信号線駆動回路１０４をサスペンドさせることにより表示装置全体の消費電力を低減することが可能である。

尚、本発明は上述の実施例に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。

上述の実施例では、ランプとしてキセノンフラッシュランプを用いたが、他のフラッシュランプを用いることも可能である。また、レーザアニールのエネルギー光としてＫｒＦエキシマレーザ（λ＝２４８ｎｍ）を用いたが、他に例えばＸｅＣｌ（λ＝３０８ｎｍ）、ＸｅＦ（λ＝３５１）、ＡｒＦ（λ＝１９３）、Qスイッチ利用ＹＡＧ固体グリーンレーザー（λ＝５３２ｎｍ）も利用可能である。この場合、酸化膜４１は少なくともこれらエネルギー光の波長に対して透過性を有することが必要になる。更に、これらランプアニール、レーザアニールに限らず、高温ガス噴射を用いた対流による急速加熱（擬似ＲＴＡ）を用いることも可能である。

また、Ｓｉのイオン注入に限らず、Ｇｅのイオン注入を行うことも可能である。

本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第１の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第２の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 図１２に示す工程で用いるカーボン（ＤＬＣ）膜の光の透過吸収特性を示す図である。 図８に示す工程で用いる活性化熱処理用のキセノンフラッシュランプの分光分布を示す図である。 図８に示す工程で用いる活性化熱処理用のキセノンフラッシュランプの放射スペクトルとアニール用薄膜半導体であるシリコンの吸収特性の相互関係を示すグラフである。 本発明の第３及び第４の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 本発明の第２の実施例に係るポリシリコン薄膜トランジスタの製造工程を示す断面図である。 図１〜図１２に示す工程で形成される薄膜トランジスタを用いたアクティブマトリクス型液晶表示装置の概略的な回路構成を示す図である。 図１８に示す液晶表示装置の概略的な断面構造を示す図である。 図１８に示す表示画素周辺の等価回路を示す図である。

符号の説明

１０…透明絶縁性基板、１１…アンダーコート膜（ＳｉＮ膜）、１２…アンダーコート膜（ＳｉＯ_２膜）、１３…アニール用半導体薄膜（アモルファスシリコン層）、１４…光透過性絶縁膜（ＳｉＯ_２膜）、１５…アニール処理された半導体薄膜（ポリシリコン層）、１６…フォトレジストパターン、１７…ゲート絶縁膜、１８…フォトレジストパターン、１９ａ…ゲート電極膜、２０…フォトレジストパターン、２１ａ…フォトレジストパターン、２１ｂ…フォトレジストパターン、２２…サイドウォール形成用絶縁膜、２３…サイドウォールスペーサ、）、２４ａ…フォトレジストパターン、２４ｂ…フォトレジストパターン、２５ａ，２５ｂ…低濃度拡散領域、２６ａ，２６ｂ…高濃度拡散領域、２７…層間絶縁膜、２８…フォトレジストパターン、２９…コンタクトホール、３０…ソース領域、３１…ドレイン領域、３２…金属電極膜、３３…フォトレジストパターン、３２ａ…ソース電極、３２ｂ…ドレイン電極、４１…ＳｉＯ２系絶縁膜、４２…Ｔｉ又はＴｉＮ膜、４３…カーボン膜、１００…液晶表示パネル、１０２…液晶コントローラ、１０３…走査線駆動回路、１０４…信号線駆動回路、１１１…画素スイッチング素子、１１２…補助容量、１１３…スタティックメモリ部、１１４…接続制御部。

Claims (11)

1. 絶縁性基板と、
   この絶縁性基板上に設けられた結晶化された半導体薄膜と、
   この半導体薄膜に、相互に離隔して設けられたソース領域およびドレイン領域と、
   前記ソース領域およびドレイン領域間のチャネル領域上に設けられたゲート絶縁膜と、
   このゲート絶縁膜上に設けられたゲート電極と
   を具備し、
   前記ソース領域およびドレイン領域が設けられた前記半導体薄膜の下層部は結晶化された半導体層であり、上層部はＳｉ、Ｇｅ、Ａｒ、Ａｓ、Ｓｂ、Ｉｎ及びＫｒからなる群から選ばれた少なくとも一つの原子が混入した結晶化された半導体層であることを特徴とする薄膜半導体装置。
2. 絶縁性基板上に非単結晶半導体層を形成する工程と、
   前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、
   前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、
   前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、
   前記結晶化領域の所定の位置に不純物をドーピングする工程と、
   熱処理により前記結晶化領域の所定の位置にソース領域及びドレイン領域を形成する工程と
   を具備することを特徴とする薄膜半導体装置の製造方法。
3. 前記熱処理は、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により行われることを特徴とする請求項２に記載の薄膜半導体装置の製造方法。
4. 絶縁性基板上に非単結晶半導体層を形成する工程と、
   前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、
   前記結晶化領域上にゲート絶縁膜及びゲート電極を形成する工程と、
   前記結晶化領域の所定の位置の上層部を非結晶化するプリアモルファス化工程と、
   前記結晶化領域の所定の位置に不純物をドーピングする工程と、
   前記結晶化領域の所定の位置に絶縁膜を形成する工程と、
   少なくとも前記絶縁膜上に熱吸収層を形成する工程と、
   ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により熱処理して、前記不純物を活性化し、前記結晶化領域にソース領域及びドレイン領域を形成する工程と
   を具備することを特徴とする薄膜半導体装置の製造方法。
5. 前記熱吸収層は、カーボン膜であることを特徴とする請求項４に記載の薄膜半導体装置の製造方法。
6. 絶縁性基板上に非晶質半導体層を形成する工程と、
   前記非単結晶半導体層にレーザー光を照射して結晶化領域を形成する工程と、
   前記結晶化領域上にゲート絶縁膜を形成する工程と、
   前記結晶化領域の少なくともチャネル領域における上層部を非結晶化する第１のプリアモルファス化工程と、
   少なくともチャネル領域に、ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法による熱処理を施す第１の熱処理工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記結晶化領域の少なくともソース予定領域およびドレイン予定領域の上層部を非結晶化する第２のプリアモルファス化工程と、
   前記ソース予定領域およびドレイン予定領域にソース・ドレイン領域形成用不純物をドーピングする工程と、
   ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により熱処理し、ソース領域及びドレイン領域を形成する第２の熱処理工程と
   を具備することを特徴とする薄膜半導体装置の製造方法。
7. 透明絶縁性基板上に非晶質半導体層を形成する工程と、
   前記非晶質半導体層に結晶化領域を形成する工程と、
   前記結晶化領域上にゲート絶縁膜を形成する工程と、
   前記結晶化領域の少なくともチャネル領域における上層部を非結晶化する第１のプリアモルファス化工程と、
   前記結晶化領域にチャネルドーピング用不純物をドーピングするチャネルドーピング工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、
   前記結晶化領域の少なくともソース予定領域およびドレイン予定領域を非結晶化する第２のプリアモルファス化工程と、
   前記ソース予定領域およびドレイン予定領域にソース・ドレイン領域形成用不純物をドーピングする工程、
   ランプ光の照射、レーザー光の照射、及び高温ガス噴射からなる群から選ばれた加熱法により、前記結晶化領域中の不純物を活性化し、前記ゲート電極の両側の前記結晶化領域にソース領域及びドレイン領域を形成する熱処理工程と
   を具備することを特徴とする薄膜半導体装置の製造方法。
8. 前記ソース予定領域およびドレイン予定領域にソース・ドレイン領域形成用不純物をドーピングする工程は、前記ゲート電極をマスクとして前記結晶質化領域に低濃度で不純物をドーピングする第１のドーピング工程と、前記ゲート電極の側壁にサイドウォールスペーサーを形成する工程と、前記ゲート電極及びサイドウォールスペーサーをマスクとして高濃度で不純物をドーピングする第２のドーピング工程を備えることを特徴とする請求項６又は７に記載の薄膜半導体装置の製造方法。
9. 前記プリアモルファス化工程は、Ｓｉ、Ｇｅ、Ａｒ、Ａｓ、Ｓｂ、Ｉｎ及びＫｒからなる群から選ばれた少なくとも一つの原子をイオン注入する工程であることを特徴とする請求項２〜８のいずれかに記載の薄膜半導体装置の製造方法。
10. 前記プリアモルファス化工程は、前記結晶質化領域の膜厚方向の少なくとも１０％が種結晶として残留するように行われることを特徴とする請求項２〜９のいずれかに記載の薄膜半導体装置の製造方法。
11. 前記熱処理工程における熱処理温度は、４００〜５５０℃であることを特徴とする請求項２〜１０のいずれかに記載の薄膜半導体装置の製造方法。

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