JP2005183849A - 半導体装置及びその製造方法、並びに電子機器 - Google Patents

半導体装置及びその製造方法、並びに電子機器 Download PDF

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Abstract

【課題】 チップの接続端子と回路基板のランドとの解離をより抑止する。
【解決手段】 第１端子３１を複数設けられた基板３と、上記複数の第１端子３１のうち少なくとも２つの第１端子３１に跨って電気的に接続される第２端子２１を有するチップ２とを備える。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法、並びに電子機器に関するものである。
従来から、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Size Package）等のアレイ状の接続端子を有するチップを回路基板上に実装する場合には、回路基板に形成された複数のランドのうち、単一のランドにチップの単一の端子をはんだ等で接続することによって実装されている。
このように実装されたチップは、そのエッジ領域がヒートショックによる応力を強く受ける。このため、従来から、ヒートショックによって、チップのエッジ領域の位置する接続端子と回路基板のランドとが剥がれるという問題が生じている。
このような問題を解決するために、特開平９−４５８１０号公報には、チップのエッジ領域に位置する接続端子を大型化し、エッジ領域に位置する接続端子の強度を向上することによって、上述のヒートショックによる接続端子とランドとの解離を防止する技術が開示されている。
特開平９−４５８１０号公報
しかしながら、周知のように、ＢＧＡやＣＳＰ等のチップは、接続端子が密に配置されているため、エッジ領域に位置する接続端子をあまり大型化することは困難である。このため、ヒートショックに起因する応力に対する耐性を十分に得ることは難しい。
本発明は、上述する問題点に鑑みてなされたもので、チップの接続端子と回路基板のランドとの解離をより抑止することを目的とする。
上記目的を達成するために、本発明に係る半導体装置は、第１端子を複数設けられた基板と、上記複数の第１端子のうち少なくとも２つの第１端子に跨って電気的に接続される第２端子を有するチップとを備えたことを特徴とする。なお、ここで言うチップとは、集積回路とその集積回路のパッケージを含んだものである。
このような特徴を有する本発明に係る半導体装置によれば、チップが基板に複数形成された第１端子のうち少なくとも２つの第１端子に跨って電気的接続される第２端子を有している。このため、チップと基板との接触面積が大きくなり、半導体装置におけるヒートショック等に起因する応力に対する耐性を向上させることができる。したがって、本発明に係る半導体装置によれば強度が向上されるため、チップの接続端子と回路基板のランドとの解離をより抑止することが可能となる。
また、本発明に係る半導体装置においては、上記第２端子は上記チップの所定面のエッジ領域に設けられていることが好ましい。このように、チップの所定面のエッジ領域に回路基板に対する接触面積の広い第２端子を設けることによって、ヒートショックに起因する応力の影響を受け易いチップのエッジ領域に位置する接続端子と回路基板のランドとの解離を抑止することができる。
また、本発明に係る半導体装置においては、上記第２端子は上記チップの矩形状の所定面の四隅のそれぞれに設けられていても良い。このように、チップの矩形状の所定面の四隅のそれぞれに回路基板に対する接触面積の広い第２端子を設けることによって、チップのエッジ領域の中でも特にヒートショックに起因する応力の影響を受け易い四隅に位置する接続端子と回路基板のランドとの解離を防止することができる。
また、本発明に係る半導体装置は、上記第２端子は上記チップの所定面に複数設けられるとともに、上記所定面には上記第２端子よりも小さい第３端子が複数設けられ、上記複数の第２端子及び上記複数の第３端子の上記所定面に対する高さは互いに略同じであるという構成を採用することができる。
このような構成を採用することによって、例えば、チップのエッジ領域に位置する第２端子の下端とチップの中央領域に位置する第３端子の下端とを略同一とすることができるため、回路基板に対するチップの実装を容易に行うことができる。
また、本発明に係る半導体装置は、上記第２端子は複数設けられ、該複数の第２端子のそれぞれは互いに異なる形状を有するという構成を採用することができる。
このような構成を採用することによって、チップの位置に応じて任意に第２端子の形状を設定することができる。
また、本発明に係る半導体装置は、上記複数の第１端子の大きさは互いに略同じであるという構成を採用することができる。
次に、本発明に係る半導体装置の製造方法は、基板上に第１端子を複数設ける工程と、チップ上に上記複数の第１端子のうち少なくとも２つの第１端子に跨って電気的に接続可能な第２端子を設ける工程と、上記第１端子と上記第２端子とを電気的に接続する工程とを有することを特徴とする。
また、本発明に係る半導体装置の製造方法は、基板上に第１端子を複数設ける工程と、チップ上に上記複数の第１端子のそれぞれに電気的に接続可能な第３端子を複数設ける工程と、上記第１端子と上記第３端子とを電気的に接続する工程と、上記複数の第３端子同士の間を導電性材料で補完して少なくとも２つの第１端子に跨って電気的に接続される第２端子を形成する工程とを有することを特徴とする。
このように、本発明に係る半導体装置の製造方法は、チップ上に複数の第１端子のうち少なくとも２つの第１端子に跨って電気的に接続可能な第２端子が設け、続いて第２端子と第１端子とを電気的に接続させても良いし、また、チップ上に複数の第１端子のそれぞれに電気的に接続可能な第３端子を複数設け、この第３端子と第１端子とを電気的に接続した後に、複数の第３端子同士の間を導電性材料で補完して少なくとも２つの第１端子に跨って電気的に接続される第２端子を形成しても良い。
そして、このような特徴を有する本発明に係る半導体装置の製造方法によれば、チップと回路基板との接触面積を広げることができ、ヒートショック等に起因する応力に対する耐性が向上された半導体装置を製造することが可能となる。
次に、本発明に係る電子機器は、本発明に係る半導体装置を製造することを特徴とする。
このような特徴を有する本発明に係る電子機器によれば、チップの接続端子と回路基板のランドとの解離がより抑止された半導体装置を備えるため、信頼性が向上された電子機器となる。
以下、図面を参照して、本発明に係る半導体装置及びその製造方法、並びに電子機器の一実施形態について説明する。なお、以下の図面において、各部材を視認可能な大きさとするために、各部材の縮尺を適宜変更している。
（第１実施形態）
図１は、本実施形態に係る半導体装置１の側面図である。この図に示すように、本実施形態に係る半導体装置１は、チップ２と回路基板３とを備えており、チップ２が回路基板３上に実装された構造を有している。
図２は、図１における下方からチップ２を見た図であり、この図に示すように、チップ２の下面２ａには相対的に大型の接続端子２１（第２端子）と相対的に小型の接続端子２２（第３端子）とが形成されている。チップ２は、集積回路と当該集積回路を封止するパッケージとを備えており、アレイ状に複数形成された端子２３と上述の接続端子２１，２２とが接続されている。なお、複数の端子２３の大きさは互いに略同じとされている。
そして、図２に示すように、相対的に大型の接続端子２１（以下、大型端子２１と称する）は、複数の端子２３のうち少なくとも２つの端子２３に跨って電気的に接続されている。具体的には、図２における左上に位置する大型端子２１ａが端子２３ａ，２３ｂ，２３ｆに跨って形成されており、左下に位置する大型端子２１ｂが端子２３ｅ，２３ｊに跨って形成されており、右上に位置する大型端子２１ｃが端子２３ｐ，２３ｑ，２３ｕ，２３ｖに跨って形成されており、右下に位置する大型端子２１ｄが端子２３ｓ，２３ｔ，２３ｘ，２３ｙに跨って形成されている。すなわち、本実施形態において大型端子２１は、チップ２の矩形状の下面２ａ（所定面）の四隅に設けられており、これら複数の大型端子２１ａ〜２１ｄのそれぞれは、互いに異なる形状を有している。
また、図２に示すように、相対的に小型の接続端子２２（以下、小型端子２２と称する）の各々は、複数の端子２３のうち単一の端子２３と電気的に接続されている。具体的には、小型端子２２ａが端子２３ｃ上に形成され、小型端子２２ｂが端子２３ｄ上に形成され、小型端子２２ｃが端子２３ｇ上に形成され、小型端子２２ｄが端子２３ｈ上に形成され、小型端子２２ｅが端子２３ｉ上に形成され、小型端子２２ｆが端子２３ｋ上に形成され、小型端子２２ｇが端子２３ｌ上に形成され、小型端子２２ｈが端子２３ｍ上に形成され、小型端子２２ｉが端子２３ｎ上に形成され、小型端子２２ｊが端子２３ｏ上に形成され、小型端子２２ｋが端子２３ｒ上に形成され、小型端子２２ｌが端子２３ｗ上に形成されている。
そして、大型端子２１及び小型端子２２の下面２ａに対する高さは、略同じとなるように形成さており、各大型端子２１と各小型端子２２とは、回路基板３に形成された接続端子３１（第１端子）と接続されている。この接続端子３１（ランド）は、端子２３と同様にアレイ状に形成されている。このため、大型端子２１は回路基板３に複数形成された接続端子３１のうち少なくとも２つの接続端子３１に跨って電気的に接続され、小型端子２２は、回路基板３に複数形成された接続端子３１のうち単一の接続端子３１に対して電気的に接続される。なお、これら大型端子２１及び小型端子２２は、はんだ等の導電性を有する金属材料によって形成されている。
このような構成を有する本第１実施形態に係る半導体装置１によれば、チップ２が回路基板３に複数形成された接続端子３１のうち少なくとも２つの接続端子３１に跨って電気的接続される大型端子２１を有している。このため、チップ２と回路基板３との接触面積が大きくなり、半導体装置１におけるヒートショック等に起因する応力に対する耐性を向上させることができる。したがって、本第１実施形態に係る半導体装置１によれば強度が向上されるため、チップ２の大型端子２１及び小型端子２２と回路基板３の接続端子３１の解離をより抑止することが可能となる。
また、本第１実施形態に係る半導体装置１では、大型端子２１がチップ２の矩形状の下面２ａ（所定面）の四隅に設けられている。このため、チップ２の中でも特にヒートショックに起因する応力の影響を受け易い四隅に位置する大型端子２１及び小型端子２２と回路基板３の接続端子３１の解離を防止することができる。
次に、図３及び図４を参照して本第１実施形態に係る半導体装置１の製造方法について説明する。なお、図３及び図４において、（ａ）は側面図、（ｂ）は平面図である。また、本第１実施形態に係る半導体装置１の製造方法は、回路基板３上に接続端子３１を複数設ける工程と、チップ２上に複数の接続端子３１のうち少なくとも２つの接続端子３１に跨って電気的に接続可能な大型端子２１と複数の接続端子３１のうち単一の接続端子３１に電気的に接続可能な小型端子２２を設ける工程と、接続端子３１と大型端子２１と小型端子２２とを電気的に接続する工程とを有する。
まず、回路基板３上に接続端子３１を複数設ける工程では、例えば、導電層と絶縁層が積層されてなる回路基板３に対して所定のエッジング処理を行うことによって、絶縁層をエッチング処理し導電層を露出させることによって、図３に示すように、接続端子３１を複数設ける。
次に、チップ２上に複数の接続端子３１のうち少なくとも２つの接続端子３１に跨って電気的に接続可能な大型端子２１と複数の接続端子３１のうち単一の接続端子３１に電気的に接続可能な小型端子２２を設ける工程では、チップ２の下面２ａに形成された所定の端子２３ａ〜２３ｙに対してはんだ等の導電性金属を付着配置する。これによって、図４に示すように、少なくとも端子２３のうち少なくとも２つの端子２３に跨って形成される大型端子２１と単一の端子２３上に形成される小型端子２２とが設けられる。なお、本工程において、チップ２の下面２ａに対する大型端子２１の高さとチップ２の下面２ａに対する小型端子２２の高さとは略同一とされる。
そして、接続端子２１と小型端子２２とを電気的に接続する工程では、これら大型端子２１と小型端子２２が設けられたチップ２を回路基板３上の所定の位置に貼り合せることによって、回路基板３の接続端子３１に対して大型端子２１及び小型端子２２とが接続される。なお、ここで、前工程において、チップ２の下面２ａに対する大型端子２１の高さとチップ２の下面２ａに対する小型端子２２の高さとが略同一とされているために、チップ２を回路基板３に対して容易に実装することができる。
図５は、本実施形態に係る半導体装置１を内蔵するワープロ、パソコンなどの携帯型情報処理装置（電子機器）の一例を示した斜視図である。図５において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は上記の半導体装置を備える情報処理装置本体、符号１２０６は上記の電気光学装置を用いた表示部を示している。
このような携帯型情報処理装置１２００は、本第１実施形態に係る半導体装置１を内蔵しているため、ヒートショック等による熱応力に対する耐久性に優れている。このため、信頼性が向上される携帯型情報処理装置１２００とすることができる。
（第２実施形態）
次に、図６及び図７を参照して本発明の第２実施形態について説明する。なお、図６において、（ａ）は側面図、（ｂ）は平面図である。また、本第２実施形態において、上記第１実施形態と同様の部分については、その説明を省略あるいは簡略化する。
本第２実施形態と上記第１実施形態との相違点は、その製造方法であり、本第２実施形態は、回路基板３上に接続端子３１を複数設ける工程と、チップ２上に複数の接続端子３１のそれぞれに電気的に接続可能な小型端子２２を複数設ける工程と、接続端子３１と小型端子２２とを電気的に接続する工程と、複数の小型端子２２同士の間を導電性材料で補完して少なくとも２つの接続端子３１に跨って電気的に接続される大型端子２１を形成する工程とを有する。
まず、回路基板３上に接続端子３１を複数設ける工程では、上記第１実施形態と同様に、例えば、導電層と絶縁層が積層されてなる回路基板３に対して所定のエッジング処理を行うことによって、絶縁層をエッチング処理し導電層を露出させることによって、接続端子３１を複数設ける。
次に、チップ２上に複数の接続端子３１のそれぞれに電気的に接続可能な小型端子２２を複数設ける工程では、チップ２の下面２ａに形成された端子２３ａ〜２３ｙの各々に対してはんだ等の導電性金属を付着配置する。これによって、図６に示すように、接続端子３１のそれぞれに電気的に接続可能な小型端子２２が設けられる。なお、本工程において、チップ２の下面２ａに対する各小型端子２２の高さは略同一とされることが好ましい。
その後、接続端子３１と小型端子２２とを電気的に接続する工程では、小型端子２２が設けられたチップ２を回路基板３上の所定の位置に貼り合せることによって、図７に示すように、回路基板３の接続端子３１の各々に対して各小型端子２２が接続される。なお、ここで、前工程において、チップ２の下面２ａに対する小型端子２２の高さが略同一とされている場合には、チップ２を回路基板３に対して容易に実装することができる。
そして、複数の小型端子２２同士の間を導電性材料で補完して少なくとも２つの接続端子３１に跨って電気的に接続される大型端子２１を形成する工程では、所定（チップ２の下面２ａの四隅）の小型端子２２同士の間をはんだ等の導電性材料で補完することによって、図１に示す半導体装置１が製造される。
このように、予め形成された小型端子２２同士の間を導電性材料によって補完することで、上述の半導体装置１を製造しても良い。
以上、添付図面を参照しながら本発明に係る半導体装置及びその製造方法、並びに電子機器の好適な実施形態について説明したが、本発明は上記実施形態に限定されないことは言うまでもない。上述した実施形態において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。
例えば、上記実施形態においては、大型端子２１をチップ２の四隅に形成した。しかしながら、ヒートショックに起因する応力は、チップ２の四隅だけでなく、チップ２のエッジ領域にもかかる。したがって、本発明においては、チップ２のエッジ領域全体に大型端子２１を形成しても良い。なお、具体的には、例えば、チップ２が上記実施形態において示した端子２２ａ，２３ｂを跨ぐような大型端子２１を有しても良い。
本発明の一実施形態に係る半導体装置の側面図である。 図１における下方からチップ２を見た図である。 第１実施形態に係る半導体装置の製造方法について説明するための図である。 第１実施形態に係る半導体装置の製造方法について説明するための図である。 第１実施形態に係る半導体装置を備える電子機器の一例を示す図である。 第２実施形態に係る半導体装置の製造方法について説明するための図である。 第２実施形態に係る半導体装置の製造方法について説明するための図である。
符号の説明
１……半導体装置、２……チップ、２１……大型端子（第２端子）、２２……小型端子（第３端子）、２３……端子、３……回路基板（基板）、３１……接続端子（第３端子）

Claims (9)

  1. 第１端子を複数設けられた基板と、
    前記複数の第１端子のうち少なくとも２つの第１端子に跨って電気的に接続される第２端子を有するチップとを備えたことを特徴とする半導体装置。
  2. 前記第２端子は前記チップの所定面のエッジ領域に設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記第２端子は前記チップの矩形状の所定面の四隅のそれぞれに設けられていることを特徴とする請求項１記載の半導体装置。
  4. 前記第２端子は前記チップの所定面に複数設けられるとともに、前記所定面には前記第２端子よりも小さい第３端子が複数設けられ、
    前記複数の第２端子及び前記複数の第３端子の前記所定面に対する高さは互いに略同じであることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記第２端子は複数設けられ、該複数の第２端子のそれぞれは互いに異なる形状を有することを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 前記複数の第１端子の大きさは互いに略同じであることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
  7. 基板上に第１端子を複数設ける工程と、
    チップ上に前記複数の第１端子のうち少なくとも２つの第１端子に跨って電気的に接続可能な第２端子を設ける工程と、
    前記第１端子と前記第２端子とを電気的に接続する工程とを有することを特徴とする半導体装置の製造方法。
  8. 基板上に第１端子を複数設ける工程と、
    チップ上に前記複数の第１端子のそれぞれに電気的に接続可能な第３端子を複数設ける工程と、
    前記第１端子と前記第３端子とを電気的に接続する工程と、
    前記複数の第３端子同士の間を導電性材料で補完して少なくとも２つの第１端子に跨って電気的に接続される第２端子を形成する工程とを有することを特徴とする半導体装置の製造方法。
  9. 請求項１〜請求項６のいずれかに記載の半導体装置を備えることを特徴とする電子機器。

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