JP2005084869A - 定電圧電源回路 - Google Patents
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- 239000003990 capacitor Substances 0.000 claims abstract description 96
- 239000000872 buffer Substances 0.000 claims description 13
- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 25
- 230000007423 decrease Effects 0.000 description 24
- 230000001052 transient effect Effects 0.000 description 9
- 238000004891 communication Methods 0.000 description 6
- 102100038595 Estrogen receptor Human genes 0.000 description 4
- 101000882584 Homo sapiens Estrogen receptor Proteins 0.000 description 4
- 238000009499 grossing Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 230000033228 biological regulation Effects 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000009960 carding Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
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- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
【解決手段】制御信号S11に応じた安定化された出力電圧Voutを供給するP型MOSFETの出力制御用トランジスタMP1と、出力制御用トランジスタMP1の出力電圧を分圧する分圧回路12と、制御信号S11を生成する演算増幅回路11とを設け、演算増幅回路11には、分圧回路12により分圧された出力電圧および参照電圧Vrefの電圧差に応じた制御信号S1,S2を生成するOTAと、ゲート接地回路として動作し、カレントミラー回路CM1とカスコード接続し、OTAから入力された制御信号S1を、ミラー位相補償をさせる位相補償用キャパシタCcを介して入力された出力制御用トランジスタMP1の出力電圧の変動成分(信号Sc)を基に増幅し、制御信号S11を生成するMOSFETのトランジスタMN4を設ける。
【選択図】図6
Description
例えば携帯型端末装置等の小型化、低電圧化された電子機器等に安定化した電圧を供給する電源回路(シリーズレギュレータ電源回路)が知られている(例えば、特許文献1参照)。
しかし、出力段のトランジスタは、負荷の値に応じてコンダクタンスgmが変動することから位相補償が難しく、事実上3段アンプになるため不安定となりやすい。
また、出力段にN型MOSFETを使うレギュレータ回路と比べて、高速な負荷変動に対して過渡応答特性が悪化しやすい。
定電圧電源回路1eは、例えば図1に示すように、演算増幅回路としてのOTA(Operational trans conductance amp )、出力制御用のP型MOSFET(単にトランジスタとも言う)MP1、分圧回路12、および出力キャパシタ(平滑キャパシタとも言う)Cを有する。
また、トランジスタMP1は、例えば負荷部の負荷値に応じてコンダクタンスgmが変化する特性を有する。
分圧回路12は、例えば抵抗素子R1,R2を有し、トランジスタMP1の出力電圧を検出する。
トランジスタMP1のソースは電源電圧VDDに接続されている。トランジスタMP1のドレインは、直列接続された抵抗素子R1,R2を介して基準電位GNDに接続されている。また、トランジスタMP1のドレインは出力端子Toに接続されている。
例えば、不図示の参照電圧生成回路により参照電圧が生成され、参照電圧端子Trefに供給される。
出力キャパシタCは、詳細には容量成分であるキャパシタCload、および抵抗成分である等価直列抵抗ESR1を有し、それらが出力端子Toと基準電位GND間に直列接続しているとする。
例えばOTAは、出力端子Toの出力電圧Voutが、数式(1)に示すように制御信号Soutを出力する。
また、定電圧電源回路1eでは、OTAおよびトランジスタMP1により実質的に3段アンプ構成になるために、出力電圧Voutが不安定になりやすい。
また、出力段にN型MOSトランジスタを使う定電圧電源回路と比べて高速な負荷変動に対して過渡応答性が悪化しやすい。
図3(a)において縦軸はゲインの対数、横軸は周波数の対数を示し、図3(b)において縦軸は位相、横軸は周波数の対数を示す。
詳細には、図2に示すように、位相補償用のキャパシタCcの一端はOTAの出力端子およびトランジスタMP1のゲートに接続され他端はトランジスタMP1のドレインに接続されている。
定電圧電源回路1fでは、例えば位相補償自体は、出力トランジスタMP1のミラー補償を用いて極分離できて十分に位相余裕があるように思われるが、後述する問題点がある。
周波数P1aにおいて第1の極が存在し、周波数P1a付近で位相が180°から90°に減少し、周波数P1a〜P2a間では位相は略90°、利得は略第1所定値デシベル/デカード(dB/Decともいう)、本具体例では−20dB/Decで減少し、周波数fg0aにおいて利得は1(0dB)である。
周波数P2aにおいて第2の極(ポール)が存在し、周波数P2a付近で位相が90°から0°に減少し、周波数P2aより大きい周波数では、利得は第1所定値より小さい略第2所定値dB/Decで減少する。ここでデカードは10倍の周波数幅である。
詳細には、図3(a),(b)に示すように利得は周波数0〜周波数P1bには高負荷時よりも利得が低い一定値、本具体例では70dBであり、位相は180°である。
第1の極が周波数P1aよりも高い周波数P1bに移動し、周波数P1b付近で位相が180°から90°に減少し、周波数P1b〜周波数P2bでは利得は略第1所定値dB/Decで減少する。
周波数P2aよりも低い周波数P2bにおいて第2の極が存在し、周波数P2b付近で位相が90°から0°に減少する。周波数P2bより大きい周波数では、利得は第1所定値dB/Decより小さい略第3所定値dB/Decで減少し、周波数fg0bにおいて、利得は1(0dB)である。
定電圧電源回路1fにおいて、出力端子Toの出力電圧Voutは、基準電位GNDを基準としている。一方、出力段のトランジスタMP1のゲート電圧は、電源電圧VDDを基準にしている。
位相補償用キャパシタCcは、トランジスタMP1のゲートおよび出力端子To間に接続されているため、電源電圧VDDが変動した場合には、高周波領域においてその変動成分(変動信号)が、そのまま出力端子Toの電圧に影響を与えるため、PSRRが悪化する。ここでPSRRは電源電圧VDDの変化によって、出力電圧が増減する割合を表す値である。
図5に示した、本具体例に係る定電圧電源回路1gと、第1具体例に係る定電圧電源回路1eとの相違点は、OTA内部に、ミラー補償による位相補償がかけられている点である。第1具体例との相違点のみ説明し、同じ機能の構成要素については説明を省略する。
アンプAMPは例えば差動増幅回路であり、反転端子には参照電圧端子Trefが接続され、非反転端子にはノードn12が接続されている。
アンプAMPは2つの出力端子を有し、一方の出力端子はトランジスタMP2のゲートに接続され、他方の出力端子はトランジスタMN3のゲートに接続されている。トランジスタMP2のソースは電源電圧VDDに接続され、トランジスタMP2のドレインは、トランジスタMN3のドレインおよびトランジスタMP1のゲートに接続されている。トランジスタMN3のソースは基準電位GNDに接続されている。
位相補償用キャパシタCcの一端は、トランジスタMP2のゲートに接続され、他端はトランジスタMP2,MN3のドレイン、およびトランジスタMP1のゲートに接続されている。
このため定電圧電源回路1gは、第1具体例および第2具体例に係る定電圧電源回路における電源電圧VDDの変動による影響等の問題点を改善しているが後述する問題点を有する。
詳細には、例えば図2に示した第2具体例に係る定電圧電源回路1fでは、位相補償用キャパシタCcが出力端子Toに接続されていたが、図5に示す定電圧電源回路1gでは位相補償用キャパシタCcが出力端子Toに接続されていないために、出力端子Toの出力電圧Voutが負荷部LOADによる負荷変動のために変動したとしても、その変動による高周波信号の過渡的な動作は非常に遅くなる。
その結果、高速な負荷変動に対して定電圧電源回路1gが追従できず、出力電圧端子Toに大きなピーク電圧が発生する可能性がある。
図6は、本発明の定電圧電源回路に係る第1実施形態を示す回路図である。
以下、具体的に説明する。
演算増幅回路11は、例えば図6に示すように、OTA、カレントミラー回路CM1〜CM3、N型MOSFETトランジスタMN4、およびN型MOSFETトランジスタMN5を有する。分圧回路12は、例えば直列接続された抵抗素子R1,R2を有する。
このトランジスタMN5はオフセットやゲイン等を考慮すると設けることが好ましい。
上述した第1〜第3具体例に係る定電圧電源回路との相違点を中心に説明する。
例えばOTAは2つの出力端子を有し、一方の出力端子はカレントミラー回路CM1の入力端子IN1に接続し、他方の出力端子はカレントミラー回路CM2の入力端子IN2に接続されている。カレントミラー回路CM1の出力端子OUT1は、ノードncを介してトランジスタMN4のソースに接続されている。トランジスタMN4のドレインは、ノードnaを介してトランジスタMP1のゲートに接続されている。
詳細には、分圧回路12の内の抵抗素子R1の一端はP型MOSトランジスタMP1のドレインに接続され、他端はノードn12を介して抵抗素子R2の一端に接続され、抵抗素子R2の他端は基準電位GNDに接続されている。
また、P型MOSトランジスタMP1のドレインとN型MOSトランジスタMN4のソース間には、位相補償用キャパシタCcが接続されている。位相補償用キャパシタCcの両端のノードnb,ncはグランド(GND)基準となっている。
詳細には、第1の増幅回路であるOTAは、分圧回路12により分圧された出力制御用トランジスタMP1からの出力電圧Voutおよび参照電圧Vrefの電圧差に基づいて制御信号S1,S2を生成する。
より具体的には、OTAは、二つの入力電圧の差に応じた電流を出力する。
例えばOTAは、上述したように出力端子Toの出力電圧Voutが、数式(1)に示すように制御を行う。
ここでカレントミラー回路CM1〜CM3の出力電流は、入力信号の周波数や出力端子の電圧に依存しないことが好ましい。
ここでノードnaにおいて信号S14と信号S15とが加算された信号S11が、出力制御用トランジスタMP1のゲートに入力される。
出力制御用トランジスタMP1では、制御信号S11に応じた出力電圧を出力端子Toに供給する。
また、負荷変動による出力電圧の変動成分は、位相補償用キャパシタCcによる帰還ループによりノードncを介して、トランジスタMN4に入力される。
また、出力端子Toに接続された負荷部LOADは、無負荷から予め設定された最大電流を引けるようになっている。
定電圧電源回路1のAC特性の利得(GAIN)は、DCゲインA、OTAのトランスコンダクタンスgm0、トランジスタMN4のトランスコンダクタンスgm1、出力制御用トランジスタMP1のトランスコンダクタンスgm2、OTAの出力におけるAC的な出力インピーダンスRo0、トランジスタMN4の出力におけるAC的な出力インピーダンスRo1、トランジスタMP1の出力におけるAC的な出力インピーダンスRo2、第1の極(ポール)の周波数P1、第2の極(ポール)の周波数P2を基に、数式(2),(3)により導出される。
詳細には、主のポールである第1の極の周波数P1は、位相補償用キャパシタCcのキャパシタンスに反比例する。第2の極の周波数P2は、位相補償用キャパシタCcのキャパシタンスに比例する。
出力キャパシタCのキャパシタンスは、第2の極の周波数P2に影響を与える。さらに、等価直列抵抗ESR1はゼロ点を形成するが、ここでは簡単な説明のためにその影響は無視する。
本実施形態に係る定電圧電源回路1では、十分な位相余裕を持たせるように、位相補償用キャパシタCcのキャパシタンスを設定する。
1.Analog Integrated Circuit Design Chapter 5 : DAVID A. JOHNS & KEN MARTIN 著
2.CMOS Circuit Design, Layout, Simulation Chapter 25: R.Jacob Bakar Harry W.Li David E. Boyce 著
詳細には、位相補償用キャパシタCcによるミラー容量Ccaは、数式(4)により導出される。
本実施形態に係る定電圧電源回路1は、低負荷時や無負荷時に、ミラー容量が所定の値以上になり位相余裕が生じるように、出力制御用トランジスタMP1のトランスコンダクタンスgm2および出力インピーダンスRo2、トランジスタMN4のトランスコンダクタンスgm1および出力インピーダンスRo1、ならびに位相補償用キャパシタCcのキャパシタンスが設定されている。
このため本実施形態に係る定電圧電源回路1ではトランジスタMN4のトランスコンダクタンスgm1、およびトランジスタMP1の出力におけるAC的な出力インピーダンスRo1の値を、ミラー容量として成り立つような大きな値に設定することが好ましい。
図7(a),(b)を参照しながら、定電圧電源回路1の極分離について説明する。
周波数P1Hにおいて第1の極が存在し、周波数P1H付近で位相が180度から90に減少し、周波数P1H〜P2H間では位相は略90度、利得は略第1の所定値デシベル/デカード(dB/Dec)で減少する。また周波数fg0において利得は1(0dB)である。
周波数P2Hにおいて第2の極が存在し、周波数P2H付近で位相が90°から0°に減少する。
第1の極が周波数P1Hよりも高い周波数P1Lに移動し、周波数P1L付近で位相が180°から90°に減少する。周波数P1L〜周波数P2Lでは利得は略第1所定値dB/デカードで減少する。
周波数P2Hよりも低い周波数P2Lにおいて第2の極が存在し、周波数P2L付近で位相が90°から0°に減少する。周波数P2Lより大きい周波数では利得は第1所定値dB/デカードより大きい略第3所定値dB/デカードで減少する。
図8(a),(b)を参照しながら定電圧電源回路1のPSRR特性を説明する。
このため、位相補償用キャパシタCcの接続先のノードnb,ncはどちらもグランド基準であるので、定電圧電源回路1のPSRR特性は、例えば図8(b)に示すように、定電圧電源回路1fの図4(b)に示したPSRR特性よりも、高周波数領域まで良好である。
図9を参照しながら、定電圧電源回路に負荷変動時の動作を説明する。負荷変動時には、上述したようにAC特性の数式は成り立たないため、定性的に定電圧電源回路1の動作を説明する。
時間t1〜t2において、負荷変動により出力電流IminからImaxまで増加すると、その変動による高周波信号(変動成分)が位相補償用キャパシタCcを介して、カスコード接続されたトランジスタMN4に入力される。それによりトランジスタMN4のゲート電圧が、出力電圧の変動に応じて変化する。
その結果、ノードnb,位相補償用キャパシタCc,N型MOSトランジスタMN4,ノードna,およびP型MOSトランジスタMP1により形成される帰還ループでは、高速にその信号を増幅して出力電圧Voutの変動を除去する。
時間t3〜t4において、負荷変動により出力電流ImaxからIminまで減少すると同様に、その変動による高周波の信号が位相補償用キャパシタCcを介して、カスコード接続されたN型MOSトランジスタMN4に入力される。
詳細には、定電圧電源回路1gでは、時間t1〜t2の出力電流の変動により、例えば図9(b)の電圧曲線L1gに示すように、設定電圧Vnである3.00ボルトから略2.95Vまで減少した後(時間t1〜t25)、緩やかに設定電圧Vnまで増加する(時間t25〜t26)。
その後、時間t3〜t4の出力電流の変動により、電圧曲線L1gに示すように、出力電圧Voutが3.00Vから略3.05Vまで増加した後(時間t3〜t33)、緩やかに設定電圧Vnまで減少する(時間t33〜t43)。
また、位相補償キャパシタCcによるロールオフが起こらないために、高周波領域において高PSRR特性を実現することができる。
例えば、本実施形態に係る定電圧電源回路1を、携帯型電話や携帯型通信装置等の通信装置に採用した場合、実装面積の低減化、出力キャパシタCのキャパシタンスの低減化を行うことができ、さらにコスト削減にもなる。
本実施形態に係る定電圧電源回路1aは、第1実施形態に係る定電圧電源回路1と比べて、例えば図10に示すように、OTAの出力と、出力制御用トランジスタMP1との間にアナログバッファ回路Bufを設けた点である。詳細には、アナログバッファ回路Bufは、ノードnaと出力トランジスタMP1の間に設ける。
アナログバッファ回路Bufは、本発明に係るバッファ回路に相当する。
第1実施形態に係る定電圧電源回路1と同一機能の構成要素については説明を省略し、相違点のみ説明する。
本実施形態に係る定電圧電源回路1aでは、アナログバッファ回路Bufにより、駆動能力を高めているために出力トランジスタMP1のゲート電圧を、高速に駆動することができるために、第1実施形態に係る定電圧電源回路1と比べて出力電圧変動特性がさらに向上する。
また、定電圧電源回路1aでは、第1実施形態に係る定電圧電源回路1と比べて、過渡応答特性が改善されたため、出力キャパシタCloadのキャパシタンスを削減することができる。
第3実施形態に係る定電圧電源回路1bは、第2実施形態に係る定電圧電源回路1aの各構成要素をより具体的な回路により構成した点である。
N型MOSトランジスタMN11,MN12のゲートは共通に、トランジスタMN12のドレインおよびP型MOSトランジスタMP61のドレインに接続されている。
N型MOSトランジスタMN11,MN12のソースは共通に、基準電位GNDに接続されている。
N型MOSトランジスタMN11のドレインは、位相補償用キャパシタCcおよびN型MOSトランジスタMN4のソースに接続されている。
N型MOSトランジスタMN21,MN22のゲートは共通に、トランジスタMN22のドレインおよびP型MOSトランジスタMP62のドレインに接続されている。
N型MOSトランジスタMN21,MN22のソースは共通に、基準電位GNDに接続されている。
N型MOSトランジスタMN21のドレインは、N型MOSトランジスタMN5のソースに接続されている。
トランジスタMP31,MP32のソースは共通に電源電圧VDDに接続されている。
トランジスタMP31,MP32のゲートは共通に、トランジスタMP32のドレインに接続されている。トランジスタMP32のドレインは、トランジスタMN5のドレインに接続されている。
トランジスタMN31のドレインは、ノードNaを介してバッファ回路BufのトランジスタMP7のゲート、およびトランジスタMN4のドレインに接続されている。
定電流源Ibias1の入力端は電源電圧VDDに接続されている。定電流源Ibias1の出力端はトランジスタMP61,MP62のソースに共通に接続されている。
トランジスタMP61のドレインはカレントミラー回路CM1のトランジスタMN11,MN12のゲートに接続されている。トランジスタMP62のドレインはカレントミラー回路CM2のトランジスタMN21,MN22のゲートに接続されている。
定電流源Ibias2の入力端は電源電圧VDDに接続され、定電流源Ibias2の出力端はP型MOSトランジスタMP7のソースおよびトランジスタMP1のゲートに接続されている。
トランジスタMP7のゲートはノードnaに接続されている。トランジスタMP7のドレインは基準電位GNDに接続されている。
本実施形態に係る定電圧電源回路1cは、例えば図12に示すように、P型MOSFET(トランジスタともいう)MP1、演算増幅回路11、分圧回路12、位相補償用キャパシタCc、および平滑化用キャパシタCを有する。
演算増幅回路11は、第1の増幅回路111および第2の増幅回路112を有する。
第1の増幅回路111は本発明の第1の増幅回路111に相当し、第2の増幅回路112は本発明に係る第2の増幅回路に相当する。
定電圧電源回路1cの第1の増幅回路111は、第1実施形態に係る定電圧電源回路1のOTAと略同様の機能を有する。つまり、第1の増幅回路111は、分圧回路12により分圧された出力制御用トランジスタMP1からの出力電圧Voutおよび参照電圧Vrefの電圧差に基づいて制御信号S1,S2を生成する。
つまり、第2の増幅回路112は、第1の増幅回路111が生成した制御信号S1,S2、および位相補償用キャパシタを介して入力された出力制御用トランジスタMP1の出力電圧の変動成分(信号Sc)に基づいて、当該出力電圧の変動成分を除去させる制御信号S11を生成し、出力制御用トランジスタMP1のゲートに出力する。
その他の機能および作用は、第1実施形態と同じ機能および作用なので説明を省略する。
本実施形態では、第1の増幅回路は、出力制御用トランジスタMP1からの出力電圧Voutおよび参照電圧Vrefの電圧差に基づいて制御信号S1,S2を生成し、第2の増幅回路は、第1の増幅回路が生成した制御信号S1、S2、および位相補償用キャパシタCcを介して入力された出力制御用トランジスタMP1の出力電圧の変動成分(信号Sc)に基づいて、出力電圧の変動成分を除去させる制御信号S11を生成し、出力トランジスタMP1のゲートに出力したが、この形態に限られるものではない。
本発明に係る定電圧電源回路では、位相補償用キャパシタCcによる帰還ループとトランジスタMN4による第2の増幅回路を設けたことにより、高性能な、高周波数領域における過渡応答と、高周波数領域でのPSRR特性とを実現することができる。
Claims (6)
- 入力される制御信号に応じた電圧を出力する出力制御用トランジスタと、前記出力制御用トランジスタの出力電圧と参照電圧との差に応じた前記制御信号を生成する制御回路とを有する定電圧電源回路であって、
前記制御回路は、
前記出力電圧を帰還するキャパシタと、
前記キャパシタを介して帰還される電圧と、所定の電圧との差に応じた電流を、前記制御信号に重畳する増幅手段とを含む
定電圧電源回路。 - 第1の制御信号に応じた安定化された出力電圧を供給するP型MOSFETの出力制御用トランジスタと、
前記第1の制御信号を生成する演算増幅回路とを有する定電圧電源回路であって、
前記演算増幅回路は、
出力制御用トランジスタからの出力電圧および参照電圧の電圧差に基づいて第2の制御信号を生成する第1の増幅回路と、
前記第1の増幅回路が生成した第2の制御信号、および位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分に基づいて、当該出力電圧の変動成分を除去させる前記第1の制御信号を生成する第2の増幅回路とを含む
定電圧電源回路。 - ゲートに入力された第1の制御信号に応じた安定化された出力電圧を供給するP型MOSFETの出力制御用トランジスタと、
前記出力制御用トランジスタの出力電圧を分圧する分圧回路と、
前記第1の制御信号を生成する演算増幅回路とを有し、
前記演算増幅回路は、
前記分圧回路により分圧された出力電圧および参照電圧の電圧差に応じた第2の制御信号を生成する第1の増幅回路と、
ゲート接地回路として動作し、前記第1の増幅回路とカスコード接続し、前記第1の増幅回路から入力された第2の制御信号を、ミラー位相補償をさせる位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分を基に増幅して前記第1の制御信号を生成し、当該第1の制御信号を前記出力制御用トランジスタのゲートに入力するMOSFETにより構成された第2の増幅回路とを含む
定電圧電源回路。 - 前記第2の増幅回路から出力された第1の制御信号をバッファして、前記出力制御用トランジスタのゲートに入力するバッファ回路を有する
請求項3に記載の定電圧電源回路。 - 前記定電圧電源回路のミラー容量は、少なくとも、前記出力制御用トランジスタのトランスコンダクタンスおよび出力インピーダンス、前記第2の増幅回路のMOSFETのトランスコンダクタンスおよび出力インピーダンス、ならびに前記位相補償用キャパシタのキャパシタンスとの積に比例し、
低負荷時や無負荷時に、前記ミラー容量が所定の値以上になり位相余裕が生じるように、前記出力制御用トランジスタのトランスコンダクタンスおよび出力インピーダンス、前記第2の増幅回路のMOSFETのトランスコンダクタンスおよび出力インピーダンス、ならびに前記位相補償用キャパシタのキャパシタンスが設定されている
請求項3に記載の定電圧電源回路。 - 制御信号に応じた安定化された出力電圧を供給するP型MOSFETの出力制御用トランジスタと、
前記制御信号を生成する演算増幅回路とを有する定電圧電源回路であって、
前記演算増幅回路は、
出力制御用トランジスタからの出力電圧および参照電圧の電圧差に基づいて制御信号を生成する第1の増幅回路と、
位相補償用キャパシタを介して入力された前記出力制御用トランジスタの出力電圧の変動成分に基づいて、当該出力電圧の変動成分を除去させる制御信号を生成する第2の増幅回路とを含み、
前記P型MOSFETの出力制御用トランジスタは、前記第1の増幅回路が生成した制御回路および第2の増幅回路が生成した制御信号に基づいて、安定化された出力電圧を供給する
定電圧電源回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003315249A JP4029812B2 (ja) | 2003-09-08 | 2003-09-08 | 定電圧電源回路 |
US10/935,654 US7091709B2 (en) | 2003-09-08 | 2004-09-07 | Constant voltage power supply circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003315249A JP4029812B2 (ja) | 2003-09-08 | 2003-09-08 | 定電圧電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005084869A true JP2005084869A (ja) | 2005-03-31 |
JP4029812B2 JP4029812B2 (ja) | 2008-01-09 |
Family
ID=34415578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003315249A Expired - Lifetime JP4029812B2 (ja) | 2003-09-08 | 2003-09-08 | 定電圧電源回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7091709B2 (ja) |
JP (1) | JP4029812B2 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
JP4029812B2 (ja) | 2008-01-09 |
US7091709B2 (en) | 2006-08-15 |
US20050088153A1 (en) | 2005-04-28 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
|
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Free format text: PAYMENT UNTIL: 20121026 Year of fee payment: 5 |
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