JP7011489B2

JP7011489B2 - レギュレータ回路

Info

Publication number: JP7011489B2
Application number: JP2018029444A
Authority: JP
Inventors: 公義三添
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2018-02-22
Filing date: 2018-02-22
Publication date: 2022-01-26
Anticipated expiration: 2038-02-22
Also published as: JP2019144922A

Description

本発明は、誤差増幅器を使用せずに出力電圧を一定値に制御するシリーズタイプのレギュレータ回路に関する。

従来、ＬＳＩの内部電源生成用のシリーズタイプのレギュレータ回路は、特許文献１～３に記載されているような誤差増幅器を用いた回路がほとんどであった。図５に、従来のレギュレータ回路（特許文献２）を示す。３１は入力電圧ＶＩＮが入力する入力端子、３２は出力電圧ＶＲＥＧが出力する出力端子、３３は接地端子、３４は電流がＩ３１の電流源、３５は電圧がＶＲＥＦの基準電圧源である。

誤差増幅器は、差動接続のＮＭＯＳトランジスタＭ３１，Ｍ３２と、そのトランジスタＭ３１，Ｍ３２の能動負荷としてのカレントミラー接続のＰＭＯＳトランジスタＭ３３，Ｍ３４と、トランジスタＭ３１，Ｍ３２の共通ソースに接続される電流源としてのＮＭＯＳトランジスタＭ３５とで構成されている。トランジスタＭ３１のゲートには出力電圧ＶＲＥＧを抵抗Ｒ３１，Ｒ３２で分圧した帰還電圧ＶＦＢが入力し、トランジスタＭ３２のゲートには基準電圧源３５の電圧ＶＲＥＦが入力することで、それらの帰還電圧ＶＦＢと基準電圧ＶＲＥＦが比較される。

ＮＭＯＳトランジスタＭ３６は、トランジスタＭ３５、ＮＭＯＳトランジスタＭ３７とでカレントミラー回路を構成するトランジスタであり、電流源３４の電流Ｉ３１がトランジスタＭ３５，Ｍ３７にミラーされる。トランジスタＭ３２，Ｍ３４の共通ドレインには、帰還電圧ＶＦＢと基準電圧ＶＲＥＦの比較結果の電圧が現れて、ＰＭＯＳ出力トランジスタＭ３８のゲートを制御し、入力端子３１から出力端子３２に流れる電流量を決める。Ｃ３１は位相補償用のキャパシタである。

このレギュレータ回路は、ＶＦＢ＝ＶＲＥＦとなるように誤差増幅器（Ｍ３１～Ｍ３５）によって出力トランジスタＭ３８のゲートが制御される。これにより、出力電圧ＶＲＥＧが入力電圧ＶＩＮの変動に拘わらず一定値に制御される。

特開２００７－２６４７７６号公報特開２００７－２３３６５７号公報特開２００６－３１８３２７号公報

ところが、この図５のレギュレータ回路では、増幅箇所がトランジスタＭ３１～Ｍ３５による誤差増幅器と出力トランジスタＭ３８による出力回路の２極となるため、出力電圧ＶＲＥＧが印加される負荷が大きくなると位相余裕が少なくなり、発振するおそれがある。また、誤差増幅器の部分に多くの素子が必要となって回路規模が増大し、しかもその誤差増幅器では負荷が増加したときの位相補償が簡単にはできなかった。

本発明の目的は、誤差増幅器を不要にして回路構成を簡素化し、また位相補償も簡素化できるようにし、また負荷過度応答性を高くし、さらに位相補償用のキャパシタを低耐圧化できるようようにしたレギュレータ回路を提供することである。

上記目的を達成するために、請求項１にかかる発明は、入力端子と出力端子の間に接続された第１の導電型の出力トランジスタと、ゲートが基準電圧源を介して接地端子に接続された第１の導電型の第１トランジスタと、ゲートが前記出力端子に接続された第２の導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのソースとの間に接続された第１抵抗と、前記第１トランジスタのソースと前記第２トランジスタのゲートとの間に接続された第２抵抗と、前記第１トランジスタのドレイン電流に比例した電圧を前記出力トランジスタのゲートに印加するカレントミラー回路と、前記第２トランジスタのドレインと前記入力端子との間に接続された第１電流源と、前記出力トランジスタのゲートと前記接地端子との間に接続された第２電流源と、前記出力トランジスタのゲートにドレインが接続された第２導電型の第４トランジスタと、該第４トランジスタのゲートに固定バイアスを印加する電圧バイアス回路と、前記第４トランジスタのソースと前記出力端子との間に接続された位相補償用のキャパシタと、前記第４トランジスタのソースと前記接地端子との間に接続された第４電流源と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のレギュレータ回路において、前記電圧バイアス回路は、ドレインに第３電流源の電流が入力され、ソースに固定電圧が印加され、ドレインとゲートが前記第４トランジスタのゲートに接続された第２導電型の第１６トランジスタで構成されていることを特徴とする。
請求項３にかかる発明は、請求項２に記載のレギュレータ回路において、前記固定電圧は、前記基準電圧源の電圧に所定電圧を加算した電圧であることを特徴とする。
請求項４にかかる発明は、請求項３に記載のレギュレータ回路において、前記基準電圧源と前記電圧バイアス回路を構成する電圧制限回路は１又は２以上の直列接続のツェナーダイオードで構成されていることを特徴とする。
請求項５にかかる発明は、請求項２乃至４の何れか１つに記載のレギュレータ回路において、前記第１乃至第４電流源は、１つの基準電流源の電流を元に構成されていることを特徴とする。
請求項６にかかる発明は、請求項２乃至５のいずれか１つに記載のレギュレータ回路において、前記出力トランジスタ、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ及び前記第１６トランジスタをバイポーラトランジスタに置き換え、ソースをエミッタに、ドレインをコレクタに、ゲートをベースに置き換えたことを特徴とする。

本発明によれば、誤差増幅器が不要となるので回路構成を簡素化できる。また、回路系の極が１つになるので位相補償のための回路も簡素化できる。また、出力電圧が急速に変動したときその電圧変動に応じて出力トランジスタが出力電圧を元に戻すように制御されるので、負荷過度応答性を高くすることができる。さらに、位相補償用のキャパシタは出力端子と第４トランジスタのソースとの間に接続されるので、そのキャパシタに印加する電圧を小さくすることができ、そのキャパシタの低耐圧化を実現できる。

本発明の１つの実施例のレギュレータ回路の回路図である。図１のレギュレータ回路の動作特性図である。図１のレギュレータ回路の具体例の回路図である。図３のレギュレータ回路の具体例の回路図である。従来のレギュレータ回路の回路図である。

図１に本発明の１つの実施例のレギュレータ回路を示す。１は入力電圧ＶＩＮが入力する入力端子、２は出力電圧ＶＲＥＧが出力する出力端子、３は接地端子、４は電流がＩ１の第１電流源、５は電流がＩ２の第２電流源、６は電流がＩ３の第３電流源、７は電流がＩ４の第４電流源、８は電圧がＶＲＥＦの基準電圧源、９、１０はカレントミラー回路、１１は電圧バイアス回路である。

Ｍ１はＰＭＯＳトランジスタであり、ソースと出力端子２との間に抵抗Ｒ２が接続され、ゲートは基準電圧源８と抵抗Ｒ１の共通接続点に接続されている。そして、抵抗Ｒ１の他端にはＮＭＯＳトランジスタＭ２のソースが接続されている。このトランジスタＭ２はゲートが出力端子２に接続され、ドレインが電流源４を介して入力端子１に接続されている。トランジスタＭ１のドレインに流れる電流はカレントミラー回路９によりミラーされて、別のカレントミラー回路１０に比例した電流として出力する。Ｍ３はソースが入力端子１に接続されドレインが出力端子２に接続された出力用のＰＭＯＳトランジスタであり、ゲートがカレントミラー回路１０の出力側に接続されている。これにより出力トランジスタＭ３のゲートには、カレントミラー回路１０の出力電流から電流源５の電流Ｉ２を差し引いた電流に対応する電圧が印加する。ＺＤ１は出力トランジスタＭ３のソース・ゲート間の最大電圧値をクランプする保護用のツェナーダイオードである。Ｍ４はＮＭＯＳトランジスタであり、ドレインが出力トランジスタＭ３のゲートに接続され、ソースが電流源７に接続され、ゲートが電圧バイアス回路１１で固定バイアスされている。このトランジスタＭ４のソースと出力端子２との間には位相補償用のキャパシタＣ１が接続されている。

さて、初期状態では、接地端子３、入力端子１の順に下位電圧ＧＮＤ、入力電圧ＶＩＮが印加され、電流源４，５が動作する。その際、出力トランジスタＭ３は、そのゲートが電流源５の電流Ｉ２によりＧＮＤ電位となるが、ソース・ゲート間に必要な電圧が印加しないのでＯＦＦのままであり、したがって出力端子２の出力電圧ＶＲＥＧはＧＮＤ電位となる。このとき、トランジスタＭ２は、そのドレインが電流源４の電流Ｉ１により入力端子１の電圧ＶＩＮとなるが、出力端子２の電圧ＶＲＥＧがＧＮＤ電位のためＯＦＦ状態である。トランジスタＭ１は、基準電圧源８の電圧ＶＲＥＦがゲートに印加するが、ソースが抵抗Ｒ２を介してＧＮＤ電位の出力端子２に接続されているので、ソース・ゲート間に必要な電圧が印加せず、ＯＦＦ状態を維持する。従って初期状態では、カレントミラー回路９、１０も動作しない。

この後、入力電圧ＶＩＮが徐々に上昇し、出力トランジスタＭ３のソース・ゲート間電圧がその閾値電圧Ｖｔｐ３を超え始めると、その出力トランジスタＭ３が徐々にＯＮし、出力電圧ＶＲＥＧが入力電圧ＶＩＮの上昇に伴い上昇する。ここで、入力電圧ＶＩＮが十分に上昇すると、出力トランジスタＭ３のゲート電圧は入力電圧ＶＩＮからそのツェナーダイオードＺＤ１のツェナー電圧ＶＺ１分だけ低下した電圧（ＶＩＮ－ＶＺ１）にクランプされ、その出力トランジスタＭ３が破壊から保護される。

出力電圧ＶＲＥＧが上昇するトランジスタＭ２がＯＮする。ここで、トランジスタＭ２の閾値電圧をＶｔｎ２、抵抗Ｒ１に発生する電圧をＶＲ１とすると、出力電圧ＶＲＥＧの値が、
ＶＲＥＧ＝ＶＲＥＦ＋ＶＲ１＋Ｖｔｎ２（１）
に増大し、トランジスタＭ１のソース・ゲート間電圧がそのトランジスタＭ１の閾値電圧Ｖｔｐ１を超えると、そのトランジスタＭ１が動作を開始し、これによりカレントミラー回路９，１０も動作を開始する。

このカレントミラー回路９，１０の動作開始により、出力トランジスタＭ３のドレイン側の出力端子２の電圧ＶＲＥＧが、トランジスタＭ２のゲート→抵抗Ｒ１→トランジスタＭ１のゲート→トランジスタＭ１のドレイン→カレントミラー回路９→カレントミラー回路１０→出力トランジスタＭ３のゲート→出力トランジスタＭ３のドレインと伝わるフィードバックループが形成され、出力電圧ＶＲＥＧが安定状態となる。例えば、出力電圧ＶＲＥＧが低下したときは、トランジスタＭ２，Ｍ１の内部抵抗が大きくなってカレントミラー回路９，１０の出力電流が小さくなり、出力トランジスタＭ３の内部抵抗が小さくなって、出力電圧ＶＲＥＧが上昇する。出力電圧ＶＲＥＧが上昇したときは、トランジスタＭ２，Ｍ１の内部抵抗が小さくなってカレントミラー回路９，１０の出力電流が大きくなり、出力トランジスタＭ３の内部抵抗が大きくなって、出力電圧ＶＲＥＧが低下する。以上のようにして、式（１）の関係が維持されるよう安定制御が行われる。

さて、上記したように、トランジスタＭ２のゲートから始まるフィードバックループの中で、増幅動作をしているのは出力トランジスタＭ３のゲートからドレインへの経路だけであり、したがって、この回路系は１つの極しか有しない。これにより、キャパシタＣ１及びトランジスタＭ４と、電流源６及び電圧バイアス回路１１で構成されるトランジスタＭ４のゲートバイアス回路とで位相補償が行われるので、キャパシタＣ１には小さな容量のものが使用可能である。また、トランジスタＭ４は、その電圧バイアス回路１１によってゲート電圧が固定され、ソースと出力端子２の間の電圧が固定されるので、キャパシタＣ１を低耐圧化することができる。

さらに、出力電圧ＶＲＥＧが急激に変動した場合、出力負荷が重くなったときの出力電圧ＶＲＥＧの電圧下降変動に対しては、変動直後にはキャパシタＣ１に電圧変化が生じないので、トランジスタＭ４のソース電圧が下降する方向にシフトして、ゲート電圧が固定されたトランジスタＭ４のゲート・ソース間電圧が大きくなり、トランジスタＭ４のドレイン電流が大きくなることで、出力トランジスタＭ３のゲート電圧が低下して出力電圧ＶＲＥＧが高くなる。

逆に、出力負荷が軽くなったときの出力電圧ＶＲＥＧの電圧上昇変動に対しても、変動直後にはキャパシタＣ１に電圧変化が生じないので、トランジスタＭ４のソース電圧が上昇する方向にシフトして、ゲート電圧が固定されたトランジスタＭ４のゲート・ソース間電圧が小さくなり、トランジスタＭ４のドレイン電流が小さくなることで、出力トランジスタＭ３のゲート電圧が上昇して出力電圧ＶＲＥＧが低くなる。

以上のように、位相補償用のキャパシタＣ１に蓄積されている電圧によって出力トランジスタＭ３のゲートが制御されるので、負荷が急激に変動したときでも出力電圧ＶＲＥＧの変動を小さくすることができ、負荷過渡応答性を高くすることができる。

図３は、図１のレギュレータ回路におけるカレントミラー回路９，１０、電流源４～７、電圧バイアス回路１１を具体化した回路である。カレントミラー回路９はＮＭＯＳトランジスタＭ５，Ｍ６で構成し、カレントミラー回路１０はＰＭＯＳトランジスタＭ７，Ｍ８で構成する。電流源４～７は電流がＩ０の基準電流源１２を用いて、ＮＭＯＳトランジスタのＭ１１，Ｍ１２で構成したカレントミラー回路を基として構成する。電流源４は、トランジスタＭ１２のドレイン電流をＰＭＯＳトランジスタのＭ９，Ｍ１０で構成するカレントミラー回路で折り返して伝達したトランジスタＭ１０のドレイン電流を出力電流Ｉ１とする。電流源５は、トランジスタＭ１１のゲートを共通としたＮＭＯＳトランジスタＭ１３とで構成するカレントミラー回路の当該トランジスタＭ１３のドレイン電流を出力電流Ｉ２とする。電流源６は、トランジスタＭ９のゲートを共通としたＰＭＯＳトランジスタＭ１４とで構成するカレントミラー回路の当該トランジスタＭ１４のドレイン電流を出力電流Ｉ３とする。電流源７は、トランジスタＭ１１のゲートを共通としたＮＭＯＳトランジスタＭ１５とで構成するカレントミラー回路の当該トランジスタＭ１５のドレイン電流を出力電流Ｉ４とする。電圧バイアス回路１１は、基準電圧源８に接続した電圧制限回路１３と、ゲート・ドレインが共通接続されたＮＭＯＳトランジスタＭ１６とで構成される。トランジスタＭ１６は、ソースが電圧制限回路１３に接続され、ドレインがトランジスタＭ１４のドレインに接続され、ゲートがトランジスタＭ４のゲート接続される。

図３のレギュレータ回路では、トランジスタＭ４とトランジスタＭ１６のゲート・ソース間電圧がほぼ同じになるように、それらトランジスタＭ４，Ｍ１６のドレイン電流やトランジスタサイズを調整すると、トランジスタＭ４のソース電圧が、基準電圧源８の電圧ＶＲＥＦと電圧制限回路１３の電圧ＶＬの合計値とほぼ同じに設定され、トランジスタＭ４のゲート電圧を一定値に保持することができる。

図４は、図３のレギュレータ回路において、基準電圧源８をツェナーダイオードＺＤ２で構成し、電圧制限回路１３をツェナーダイオードＺＤ３で構成したものである。このように構成することで、最も回路規模、専有面積を小さくできる。

なお、ツェナーダイオードＺＤ１～ＺＤ３は、最適なウェハープロセス工程での熱履歴の問題から、必要な電圧を自由に作り出せない場合もあるため、２以上のツェナーダイオードを直列接続して使用する場合もある。また、以上の実施例では、入力端子１に接地端子３に対して正の入力電圧ＶＩＮが入力する場合について説明したが、負の入力電圧が入力する場合は、各ＭＯＳトランジスタをそれぞれ反対の導電型のトランジスタに置き換えればよい。また、ＰＭＯＳトランジスタはＰＮＰトランジスタに、ＮＭＯＳトランジスタはＮＰＮトランジスタにそれぞれ置き換えることができる。このとき、ソースはエミッタに、ドレインはコレクタに、ゲートはベースに置き換える。

１：入力端子、２：出力端子、３：接地端子、４～７：電流源、８：基準電圧源、９，１０：カレントミラー回路、１１：電圧バイアス回路、１２：電流源、１３：電圧制限回路
３１：入力端子、３２：出力端子、３３：接地端子、３４：電流源、３５：基準電圧源

Claims

入力端子と出力端子の間に接続された第１の導電型の出力トランジスタと、ゲートが基準電圧源を介して接地端子に接続された第１の導電型の第１トランジスタと、ゲートが前記出力端子に接続された第２の導電型の第２トランジスタと、前記第１トランジスタのゲートと前記第２トランジスタのソースとの間に接続された第１抵抗と、前記第１トランジスタのソースと前記第２トランジスタのゲートとの間に接続された第２抵抗と、前記第１トランジスタのドレイン電流に比例した電圧を前記出力トランジスタのゲートに印加するカレントミラー回路と、前記第２トランジスタのドレインと前記入力端子との間に接続された第１電流源と、前記出力トランジスタのゲートと前記接地端子との間に接続された第２電流源と、前記出力トランジスタのゲートにドレインが接続された第２導電型の第４トランジスタと、該第４トランジスタのゲートに固定バイアスを印加する電圧バイアス回路と、前記第４トランジスタのソースと前記出力端子との間に接続された位相補償用のキャパシタと、前記第４トランジスタのソースと前記接地端子との間に接続された第４電流源と、を備えることを特徴とするレギュレータ回路。
請求項１に記載のレギュレータ回路において、
前記電圧バイアス回路は、ドレインに第３電流源の電流が入力され、ソースに固定電圧が印加され、ドレインとゲートが前記第４トランジスタのゲートに接続された第２導電型の第１６トランジスタで構成されていることを特徴とするレギュレータ回路。
請求項２に記載のレギュレータ回路において、
前記固定電圧は、前記基準電圧源の電圧に所定電圧を加算した電圧であることを特徴とするレギュレータ回路。
請求項３に記載のレギュレータ回路において、
前記基準電圧源と前記電圧バイアス回路を構成する電圧制限回路は１又は２以上の直列接続のツェナーダイオードで構成されていることを特徴とするレギュレータ回路。
請求項２乃至４の何れか１つに記載のレギュレータ回路において、
前記第１乃至第４電流源は、１つの基準電流源の電流を元に構成されていることを特徴とするレギュレータ回路。
請求項２乃至５のいずれか１つに記載のレギュレータ回路において、
前記出力トランジスタ、前記第１トランジスタ、前記第２トランジスタ、前記第４トランジスタ及び前記第１６トランジスタをバイポーラトランジスタに置き換え、ソースをエミッタに、ドレインをコレクタに、ゲートをベースに置き換えたことを特徴とするレギュレータ回路。